JP3407493B2 - チャージポンプ回路およびｐｌｌ回路 - Google Patents
チャージポンプ回路およびｐｌｌ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
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Description
【０００１】
【発明の属する技術分野】この発明はＰＬＬ回路（Phas
e Locked Loop）に用いるチャージポンプ回路およびそ
のチャージポンプ回路を用いたＰＬＬ回路に関するもの
である。
e Locked Loop）に用いるチャージポンプ回路およびそ
のチャージポンプ回路を用いたＰＬＬ回路に関するもの
である。
【０００２】
【従来の技術】チャージポンプ回路はＰＬＬ回路の位相
比較器の出力側に内蔵された回路であって、ループフィ
ルタを駆動するための回路である。図１２に示すよう
に、ＰＬＬ回路は、デジタル位相比較器２１０、チャー
ジポンプ回路２２０、ローパスフィルタ３００及び電圧
制御発振器４００から構成される。
比較器の出力側に内蔵された回路であって、ループフィ
ルタを駆動するための回路である。図１２に示すよう
に、ＰＬＬ回路は、デジタル位相比較器２１０、チャー
ジポンプ回路２２０、ローパスフィルタ３００及び電圧
制御発振器４００から構成される。
【０００３】チャージポンプ回路２２０は、位相比較器
のUP端子、DOWN端子から入力されるアップ信号UP及びダ
ウン信号DOWNに応じてノードＮ１から電流の引き込みま
たは供給を行う。
のUP端子、DOWN端子から入力されるアップ信号UP及びダ
ウン信号DOWNに応じてノードＮ１から電流の引き込みま
たは供給を行う。
【０００４】デジタル位相比較器２１０は入力信号Ａ及
び入力信号Ｂを受け、入力信号Ａと入力信号Ｂとの位相
差に基づき、アップ信号UP及びダウン信号DOWNをそれぞ
れ活性状態/非活性状態にして、チャージポンプ回路２
２０に出力する。
び入力信号Ｂを受け、入力信号Ａと入力信号Ｂとの位相
差に基づき、アップ信号UP及びダウン信号DOWNをそれぞ
れ活性状態/非活性状態にして、チャージポンプ回路２
２０に出力する。
【０００５】チャージポンプ回路２２０は、定電流源２
２１、２２２及びスイッチ手段２２３、２２４から構成
される。スイッチ手段２２３、定電流源２２１、定電流
源２２２及びスイッチ手段２２４は電源Ｖccと接地間に
挿入される。スイッチ手段２２３はアップ信号UPの活性
状態時にオンし、出力部であるノードＮ１に定電流源２
２１から定電流Ｉ０を供給する。また、スイッチ手段２
２４はダウン信号DOWNの活性状態時にオンし、定電流源
２２２によってノードＮ１から定電流Ｉ０を引き抜く。
２１、２２２及びスイッチ手段２２３、２２４から構成
される。スイッチ手段２２３、定電流源２２１、定電流
源２２２及びスイッチ手段２２４は電源Ｖccと接地間に
挿入される。スイッチ手段２２３はアップ信号UPの活性
状態時にオンし、出力部であるノードＮ１に定電流源２
２１から定電流Ｉ０を供給する。また、スイッチ手段２
２４はダウン信号DOWNの活性状態時にオンし、定電流源
２２２によってノードＮ１から定電流Ｉ０を引き抜く。
【０００６】図１９は、入力信号Ａ及び入力信号Ｂに基
づくチャージポンプ回路２２０の動作の一例を示すタイ
ミングチャートである。図１９に示すように、入力信号
Ａの立ち上がりに対し、入力信号Ｂの立ち上がりが遅れ
ている期間は、アップ信号UPが活性状態となってノード
Ｎ１に定電流Ｉ０を供給し（＋Ｉ０）、入力信号Ａの立
ち上がりに対し、入力信号Ｂの立ち上がりが進んでいる
期間は、ダウン信号DOWNが活性状態となってノードＮ１
から定電流Ｉ０が引き抜かれる（−Ｉ０）。
づくチャージポンプ回路２２０の動作の一例を示すタイ
ミングチャートである。図１９に示すように、入力信号
Ａの立ち上がりに対し、入力信号Ｂの立ち上がりが遅れ
ている期間は、アップ信号UPが活性状態となってノード
Ｎ１に定電流Ｉ０を供給し（＋Ｉ０）、入力信号Ａの立
ち上がりに対し、入力信号Ｂの立ち上がりが進んでいる
期間は、ダウン信号DOWNが活性状態となってノードＮ１
から定電流Ｉ０が引き抜かれる（−Ｉ０）。
【０００７】ローパスフィルタ３００はキャパシタ３１
１、３１３及び抵抗３１２を有し、チャージポンプ回路
２２０のノードＮ１より得られる電圧を平滑化して制御
電圧ＳＶを電圧制御発振器（ＶＣＯ）４００に出力す
る。電圧制御発振器４００は制御電圧ＳＶに比例した周
波数の信号Ｂを出力し、ディジタル位相比較器２１０の
１つの入力端子に送出する。
１、３１３及び抵抗３１２を有し、チャージポンプ回路
２２０のノードＮ１より得られる電圧を平滑化して制御
電圧ＳＶを電圧制御発振器（ＶＣＯ）４００に出力す
る。電圧制御発振器４００は制御電圧ＳＶに比例した周
波数の信号Ｂを出力し、ディジタル位相比較器２１０の
１つの入力端子に送出する。
【０００８】このような構成のＰＬＬ回路においては、
（１）入力信号Ａに対し入力信号Ｂの位相が遅れている
場合は、デジタル位相比較器２１０から活性状態のアッ
プ信号UPが出力され、それによってローパスフィルタ３
００は制御電圧ＳＶを上昇させて電圧制御発振器（ＶＣ
Ｏ）４００の出力信号Ｂの周波数を上昇させる。また、
（２）入力信号Ａに対し入力信号Ｂの位相が進んでいる
場合は、デジタル位相比較器２１０から活性状態のダウ
ン信号DOWNが出力され、それによってローパスフィルタ
３００は制御電圧ＳＶを下降させて、電圧制御発振器
（ＶＣＯ）４００の出力信号Ｂの周波数を下降させる。
その結果、ＰＬＬ回路は入力信号Ａと入力信号Ｂとの位
相差をなくす方向に作用し、最終的に、入力信号Ａに位
相が同期した入力信号Ｂが得られる。
（１）入力信号Ａに対し入力信号Ｂの位相が遅れている
場合は、デジタル位相比較器２１０から活性状態のアッ
プ信号UPが出力され、それによってローパスフィルタ３
００は制御電圧ＳＶを上昇させて電圧制御発振器（ＶＣ
Ｏ）４００の出力信号Ｂの周波数を上昇させる。また、
（２）入力信号Ａに対し入力信号Ｂの位相が進んでいる
場合は、デジタル位相比較器２１０から活性状態のダウ
ン信号DOWNが出力され、それによってローパスフィルタ
３００は制御電圧ＳＶを下降させて、電圧制御発振器
（ＶＣＯ）４００の出力信号Ｂの周波数を下降させる。
その結果、ＰＬＬ回路は入力信号Ａと入力信号Ｂとの位
相差をなくす方向に作用し、最終的に、入力信号Ａに位
相が同期した入力信号Ｂが得られる。
【０００９】図１３は、チャージポンプ回路２２０の具
体的な内部構成を示す回路図である。図１３に示すよう
に、ＰＮＰバイポーラトランジスタ２３及び２５はベー
スを共通接続してカレントミラー回路を構成する。ＰＮ
Ｐバイポーラトランジスタ２３のエミッタは抵抗２２を
介して電源ＶＣＣに接続される。ＰＮＰバイポーラトラ
ンジスタ２５のエミッタは抵抗２４を介して電源ＶＣＣ
に接続され、そのコレクタは出力端子２０に接続され
る。
体的な内部構成を示す回路図である。図１３に示すよう
に、ＰＮＰバイポーラトランジスタ２３及び２５はベー
スを共通接続してカレントミラー回路を構成する。ＰＮ
Ｐバイポーラトランジスタ２３のエミッタは抵抗２２を
介して電源ＶＣＣに接続される。ＰＮＰバイポーラトラ
ンジスタ２５のエミッタは抵抗２４を介して電源ＶＣＣ
に接続され、そのコレクタは出力端子２０に接続され
る。
【００１０】ＮＰＮバイポーラトランジスタ２６とＮＰ
Ｎバイポーラトランジスタ２７とは互いに差動対を構成
し、ＮＰＮバイポーラトランジスタ２６及び２７のベー
スはそれぞれダウン信号DOWN及び反転ダウン信号/DOWN
（図中のバー記号は明細書中では/と表記する）を受け
る。ＮＰＮバイポーラトランジスタ２６のコレクタは出
力端子２０に接続され、ＮＰＮバイポーラトランジスタ
２７のコレクタは電源Ｖccに接続される。そして、ＮＰ
Ｎバイポーラトランジスタ２６及び２７のエミッタは共
通に接続される。
Ｎバイポーラトランジスタ２７とは互いに差動対を構成
し、ＮＰＮバイポーラトランジスタ２６及び２７のベー
スはそれぞれダウン信号DOWN及び反転ダウン信号/DOWN
（図中のバー記号は明細書中では/と表記する）を受け
る。ＮＰＮバイポーラトランジスタ２６のコレクタは出
力端子２０に接続され、ＮＰＮバイポーラトランジスタ
２７のコレクタは電源Ｖccに接続される。そして、ＮＰ
Ｎバイポーラトランジスタ２６及び２７のエミッタは共
通に接続される。
【００１１】また、ＮＰＮバイポーラトランジスタ２８
とＮＰＮバイポーラトランジスタ２９とは互いに差動対
を構成しＮＰＮバイポーラトランジスタ２８及び２９の
ベースはそれぞれアップ信号UP及び反転アップ信号/UP
を受ける。ＮＰＮバイポーラトランジスタ２８のコレク
タは電源Ｖccに接続され、ＮＰＮバイポーラトランジス
タ２９のコレクタは出力端子２０に接続される。そし
て、ＮＰＮバイポーラトランジスタ２８及び２９のエミ
ッタは共通に接続される。
とＮＰＮバイポーラトランジスタ２９とは互いに差動対
を構成しＮＰＮバイポーラトランジスタ２８及び２９の
ベースはそれぞれアップ信号UP及び反転アップ信号/UP
を受ける。ＮＰＮバイポーラトランジスタ２８のコレク
タは電源Ｖccに接続され、ＮＰＮバイポーラトランジス
タ２９のコレクタは出力端子２０に接続される。そし
て、ＮＰＮバイポーラトランジスタ２８及び２９のエミ
ッタは共通に接続される。
【００１２】ベース、コレクタが接続されたＮＰＮバイ
ポーラトランジスタ３０のベースに、ＮＰＮバイポーラ
トランジスタ３２、３５及び３６のベースが共通接続さ
れることにより、ＮＰＮバイポーラトランジスタ３２、
３５及び３６はＮＰＮバイポーラトランジスタ３０に対
しカレントミラー接続される。
ポーラトランジスタ３０のベースに、ＮＰＮバイポーラ
トランジスタ３２、３５及び３６のベースが共通接続さ
れることにより、ＮＰＮバイポーラトランジスタ３２、
３５及び３６はＮＰＮバイポーラトランジスタ３０に対
しカレントミラー接続される。
【００１３】ＮＰＮバイポーラトランジスタ３０のコレ
クタは定電流源１３を介して電源Ｖccに接続され、その
エミッタは抵抗３１を介して接地される。ＮＰＮバイポ
ーラトランジスタ３２のコレクタはＮＰＮバイポーラト
ランジスタ２３のコレクタ及びベースに接続され、一
方、エミッタは抵抗３３を介して接地される。ＮＰＮバ
イポーラトランジスタ３５のコレクタはＮＰＮバイポー
ラトランジスタ２６及び２７の共通エミッタに接続さ
れ、そのエミッタは抵抗３４を介して接地される。ＮＰ
Ｎバイポーラトランジスタ３６のコレクタは、ＮＰＮバ
イポーラトランジスタ２８及び２９の共通エミッタに接
続され、一方、エミッタは抵抗３７を介して接地され
る。
クタは定電流源１３を介して電源Ｖccに接続され、その
エミッタは抵抗３１を介して接地される。ＮＰＮバイポ
ーラトランジスタ３２のコレクタはＮＰＮバイポーラト
ランジスタ２３のコレクタ及びベースに接続され、一
方、エミッタは抵抗３３を介して接地される。ＮＰＮバ
イポーラトランジスタ３５のコレクタはＮＰＮバイポー
ラトランジスタ２６及び２７の共通エミッタに接続さ
れ、そのエミッタは抵抗３４を介して接地される。ＮＰ
Ｎバイポーラトランジスタ３６のコレクタは、ＮＰＮバ
イポーラトランジスタ２８及び２９の共通エミッタに接
続され、一方、エミッタは抵抗３７を介して接地され
る。
【００１４】なお、ＰＮＰバイポーラトランジスタ２３
及び２５のトランジスタサイズは同一であり、ＮＰＮバ
イポーラトランジスタ２６〜３６のトランジスタサイズ
は同一である。
及び２５のトランジスタサイズは同一であり、ＮＰＮバ
イポーラトランジスタ２６〜３６のトランジスタサイズ
は同一である。
【００１５】このような構成のチャージポンプ回路は、
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ３２、３５及び３６がカレントミラ
ー接続されるため、ＰＮＰバイポーラトランジスタ２
５、ＮＰＮバイポーラトランジスタ３５、３６のコレク
タ電流は定電流源１３の定電流Ｉ０に等しい電流とな
る。
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ３２、３５及び３６がカレントミラ
ー接続されるため、ＰＮＰバイポーラトランジスタ２
５、ＮＰＮバイポーラトランジスタ３５、３６のコレク
タ電流は定電流源１３の定電流Ｉ０に等しい電流とな
る。
【００１６】一方、図１９に示すように入力信号Ａに対
し入力信号Ｂが遅れている場合、デジタル位相比較器２
１０のアップ信号UPは活性状態（Ｈレベル）となり、ダ
ウン信号DOWNは非活性状態（Ｌレベル）となる。
し入力信号Ｂが遅れている場合、デジタル位相比較器２
１０のアップ信号UPは活性状態（Ｈレベル）となり、ダ
ウン信号DOWNは非活性状態（Ｌレベル）となる。
【００１７】上記のように構成された回路において、上
述の図１９に示すような、入力信号Ａに対し、入力信号
Ｂが進んでいる場合のアップ信号UP（Ｈ）およびダウン
信号DOWN（Ｌ）がチャージポンプ回路２２０のアップ端
子１４およびダウン端子１５に入力すると、ＮＰＮバイ
ポーラトランジスタ２６，２７にはダウン信号DOWN
（Ｌ）および反転ダウン信号DOWN（Ｈ）が印加され、Ｎ
ＰＮバイポーラトランジスタ２６、２７はそれぞれオ
フ、オンし、一方、ＮＰＮバイポーラトランジスタ２
８，２９にはUP信号（Ｈ）および反転UP信号（Ｌ）が印
加され、ＮＰＮバイポーラトランジスタ２８、２９はそ
れぞれオン、オフする。したがって、ＮＰＮバイポーラ
トランジスタ２６、２９のいずれにも電流が流れないの
で、図１６に示すように、出力端子２０にはＰＮＰバイ
ポーラトランジスタ２５のコレクタからのみ定電流Ｉ０
が供給される。
述の図１９に示すような、入力信号Ａに対し、入力信号
Ｂが進んでいる場合のアップ信号UP（Ｈ）およびダウン
信号DOWN（Ｌ）がチャージポンプ回路２２０のアップ端
子１４およびダウン端子１５に入力すると、ＮＰＮバイ
ポーラトランジスタ２６，２７にはダウン信号DOWN
（Ｌ）および反転ダウン信号DOWN（Ｈ）が印加され、Ｎ
ＰＮバイポーラトランジスタ２６、２７はそれぞれオ
フ、オンし、一方、ＮＰＮバイポーラトランジスタ２
８，２９にはUP信号（Ｈ）および反転UP信号（Ｌ）が印
加され、ＮＰＮバイポーラトランジスタ２８、２９はそ
れぞれオン、オフする。したがって、ＮＰＮバイポーラ
トランジスタ２６、２９のいずれにも電流が流れないの
で、図１６に示すように、出力端子２０にはＰＮＰバイ
ポーラトランジスタ２５のコレクタからのみ定電流Ｉ０
が供給される。
【００１８】また、図１９に示すように入力信号Ａに対
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、ＮＰＮバイポーラトランジスタ２６，２７にはダウ
ン信号DOWN（Ｈ）および反転ダウン信号DOWN（Ｌ）が印
加され、ＮＰＮバイポーラトランジスタ２６、２７はそ
れぞれオン、オフし、一方、ＮＰＮバイポーラトランジ
スタ２８，２９にはUP信号（Ｌ）および反転UP信号
（Ｈ）が印加され、ＮＰＮバイポーラトランジスタ２
８、２９はそれぞれオフ、オンする。したがって、ＮＰ
Ｎバイポーラトランジスタ２６、２９のいずれにも電流
が流れるので、図１７に示すように、出力端子２０には
ＰＮＰバイポーラトランジスタ２５のコレクタからのみ
定電流Ｉ０が供給されるとともに、ＮＰＮバイポーラト
ランジスタ２６、２９から２Ｉ０が引き抜かれるので、
全体としてはＩ０−２Ｉ０＝−Ｉ０となり、出力端子２
０から定電流Ｉ０が引き抜かれることになる。
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、ＮＰＮバイポーラトランジスタ２６，２７にはダウ
ン信号DOWN（Ｈ）および反転ダウン信号DOWN（Ｌ）が印
加され、ＮＰＮバイポーラトランジスタ２６、２７はそ
れぞれオン、オフし、一方、ＮＰＮバイポーラトランジ
スタ２８，２９にはUP信号（Ｌ）および反転UP信号
（Ｈ）が印加され、ＮＰＮバイポーラトランジスタ２
８、２９はそれぞれオフ、オンする。したがって、ＮＰ
Ｎバイポーラトランジスタ２６、２９のいずれにも電流
が流れるので、図１７に示すように、出力端子２０には
ＰＮＰバイポーラトランジスタ２５のコレクタからのみ
定電流Ｉ０が供給されるとともに、ＮＰＮバイポーラト
ランジスタ２６、２９から２Ｉ０が引き抜かれるので、
全体としてはＩ０−２Ｉ０＝−Ｉ０となり、出力端子２
０から定電流Ｉ０が引き抜かれることになる。
【００１９】なお、また、入力信号Ａにと入力信号Ｂの
同期がとれているときには、アップ信号UP（Ｌ）および
ダウン信号DOWN（Ｌ）またはアップ信号UP（Ｈ）および
ダウン信号DOWN（Ｈ）になるので、詳細説明は省略する
が、図１８に示すように、出力端子２０にはＰＮＰバイ
ポーラトランジスタ２５のコレクタから供給される定電
流Ｉ０とＮＰＮバイポーラトランジスタ２６，２７にい
ずれから引き抜かれる定電流Ｉ０が同じになり、全体と
してはＩ０−Ｉ０＝０となり、出力端子２０からは定電
流が供給されないことになる。
同期がとれているときには、アップ信号UP（Ｌ）および
ダウン信号DOWN（Ｌ）またはアップ信号UP（Ｈ）および
ダウン信号DOWN（Ｈ）になるので、詳細説明は省略する
が、図１８に示すように、出力端子２０にはＰＮＰバイ
ポーラトランジスタ２５のコレクタから供給される定電
流Ｉ０とＮＰＮバイポーラトランジスタ２６，２７にい
ずれから引き抜かれる定電流Ｉ０が同じになり、全体と
してはＩ０−Ｉ０＝０となり、出力端子２０からは定電
流が供給されないことになる。
【００２０】このように、チャージポンプ回路２２０
は、デジタル位相比較器２１０のアップ信号UP及びダウ
ン信号DOWNの各モードに基づき、出力端子２０から定電
流Ｉ０の供給または引き抜きを行う。以上の様子を、表
にまとめたものが図１５である。図１５は従来のチャー
ジポンプ回路における各モード時のスイッチと出力電流
との関係を示す。
は、デジタル位相比較器２１０のアップ信号UP及びダウ
ン信号DOWNの各モードに基づき、出力端子２０から定電
流Ｉ０の供給または引き抜きを行う。以上の様子を、表
にまとめたものが図１５である。図１５は従来のチャー
ジポンプ回路における各モード時のスイッチと出力電流
との関係を示す。
【００２１】図２０は、従来のチャージポンプ回路２２
０における出力電圧２０のダイナミックレンジを求める
ための図である。図２０の（ａ）に示すように、この回
路での出力端子２０の出力電圧レンジは、式（１）で求
められる。
０における出力電圧２０のダイナミックレンジを求める
ための図である。図２０の（ａ）に示すように、この回
路での出力端子２０の出力電圧レンジは、式（１）で求
められる。
【００２２】
Ｖcc−３ＶＢＥ−２ΔＶＲ （１）
ここで、ΔＶＲ：トランジスタのエミッタ抵抗に発生す
る電圧（＝約0.3Ｖ）、 ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
る電圧（＝約0.3Ｖ）、 ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
【００２３】図２０の（ｂ）に示すように、ダイナミッ
クレンジの上限ＶＵＰは、ＶＵＰ＝ＶＣＣ−（ＶＢＥ＋
ΔＶＲ）＝５Ｖ−（０．７Ｖ＋０．３Ｖ）＝４Ｖ、ダイ
ナミックレンジの下限ＶＤＯＷＮは、ＶＤＯＷＮ＝Ｖ
ＣＣ−（３ＶＢＥ＋２ΔＶＲ）＝５Ｖ−（３×０．７Ｖ
＋２×０．３Ｖ）＝１．７Ｖとなる。したがって、ダイ
ナミックレンジＶＤは、ＶＤ＝ダイナミックレンジの上
限ＶＵＰ−ダイナミックレンジの下限ＶＤＯＷＮ＝４Ｖ
−１．７Ｖ＝２．３Ｖとなっていた。
クレンジの上限ＶＵＰは、ＶＵＰ＝ＶＣＣ−（ＶＢＥ＋
ΔＶＲ）＝５Ｖ−（０．７Ｖ＋０．３Ｖ）＝４Ｖ、ダイ
ナミックレンジの下限ＶＤＯＷＮは、ＶＤＯＷＮ＝Ｖ
ＣＣ−（３ＶＢＥ＋２ΔＶＲ）＝５Ｖ−（３×０．７Ｖ
＋２×０．３Ｖ）＝１．７Ｖとなる。したがって、ダイ
ナミックレンジＶＤは、ＶＤ＝ダイナミックレンジの上
限ＶＵＰ−ダイナミックレンジの下限ＶＤＯＷＮ＝４Ｖ
−１．７Ｖ＝２．３Ｖとなっていた。
【００２４】
【発明が解決しようとする課題】従って、従来の回路に
おけるダイナミックレンジは、電源と接地間に３段に従
属接続されたトランジスタのベース・エミッタ電圧３Ｖ
ＢＥによって影響を受け、ダイナミックレンジは２．３
Ｖしかなかった。通常ＰＬＬとしてＶＣＯが入力周波数
に追従できる範囲をＰＬＬのロックレンジと呼ぶが、出
力端子２０の出力ダイナミックレンジが小さいと、この
ロックレンジを狭くしてしまうという問題があった。こ
の現象は、特にＰＬＬ回路の減電圧動作時または低電圧
動作において顕著になるという欠点があった。
おけるダイナミックレンジは、電源と接地間に３段に従
属接続されたトランジスタのベース・エミッタ電圧３Ｖ
ＢＥによって影響を受け、ダイナミックレンジは２．３
Ｖしかなかった。通常ＰＬＬとしてＶＣＯが入力周波数
に追従できる範囲をＰＬＬのロックレンジと呼ぶが、出
力端子２０の出力ダイナミックレンジが小さいと、この
ロックレンジを狭くしてしまうという問題があった。こ
の現象は、特にＰＬＬ回路の減電圧動作時または低電圧
動作において顕著になるという欠点があった。
【００２５】本発明においては、上記の問題点を解決す
るために成されたものであり、出力電圧のダイナミック
レンジを広く設定することが可能なチャージポンプ回路
およびロックレンジを広く設定することが可能なＰＬＬ
回路を提供することを目的とする。
るために成されたものであり、出力電圧のダイナミック
レンジを広く設定することが可能なチャージポンプ回路
およびロックレンジを広く設定することが可能なＰＬＬ
回路を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明に係る請求項１記
載のチャージポンプ回路は、出力端子に第１の定電流を
供給する第１の回路と、出力端子に第２の定電流を供給
する第２の回路と、出力端子に第３の定電流を供給する
第３の回路と、第１の回路とカレントミラー接続されそ
の第１の回路に定電流を供給するトランジスタとそのト
ランジスタに定電流を供給するためのトランジスタを含
む第４の回路と、定電流源と直列に接続されたトランジ
スタとから構成され、このトランジスタは、第４の回路
中のトランジスタ，第２の回路中のトランジスタおよび
第３の回路中のトランジスタとカレントミラー接続さ
れ、第２，第３および第４の回路に定電流を供給する第
５の回路とを有し、第１，第２および第３の回路を構成
するトランジスタの一端は出力端子に接続され、第１の
回路を構成するトランジスタの他端は電源に接続され、
第２の回路を構成するトランジスタの他端は第１のＴ／
Ｍ回路を介して接地され、第３の回路を構成するトラン
ジスタの他端は第２のＴ／Ｍ回路を介して接地され、第
１のＴ／Ｍ回路に反転UP信号を印加し、第２のＴ／Ｍ回
路にDOWN信号を印加することによって、出力端子に電流
を供給しまたは端子から電流を引き抜くように構成され
る。
載のチャージポンプ回路は、出力端子に第１の定電流を
供給する第１の回路と、出力端子に第２の定電流を供給
する第２の回路と、出力端子に第３の定電流を供給する
第３の回路と、第１の回路とカレントミラー接続されそ
の第１の回路に定電流を供給するトランジスタとそのト
ランジスタに定電流を供給するためのトランジスタを含
む第４の回路と、定電流源と直列に接続されたトランジ
スタとから構成され、このトランジスタは、第４の回路
中のトランジスタ，第２の回路中のトランジスタおよび
第３の回路中のトランジスタとカレントミラー接続さ
れ、第２，第３および第４の回路に定電流を供給する第
５の回路とを有し、第１，第２および第３の回路を構成
するトランジスタの一端は出力端子に接続され、第１の
回路を構成するトランジスタの他端は電源に接続され、
第２の回路を構成するトランジスタの他端は第１のＴ／
Ｍ回路を介して接地され、第３の回路を構成するトラン
ジスタの他端は第２のＴ／Ｍ回路を介して接地され、第
１のＴ／Ｍ回路に反転UP信号を印加し、第２のＴ／Ｍ回
路にDOWN信号を印加することによって、出力端子に電流
を供給しまたは端子から電流を引き抜くように構成され
る。
【００２７】本発明に係る請求項２記載のチャージポン
プ回路においては、トランジスタはそれぞれバイポーラ
トランジスタで構成される。
プ回路においては、トランジスタはそれぞれバイポーラ
トランジスタで構成される。
【００２８】本発明に係る請求項３記載のチャージポン
プ回路においては、トランジスタはそれぞれＭＯＳトラ
ンジスタで構成される。
プ回路においては、トランジスタはそれぞれＭＯＳトラ
ンジスタで構成される。
【００２９】本発明に係る請求項４記載のチャージポン
プ回路は、出力端子に第１の定電流を供給する第１の回
路と、出力端子に第２の定電流を供給する第２の回路
と、第１の回路とカレントミラー接続されその第１の回
路に定電流を供給するトランジスタおよびそのトランジ
スタに定電流を供給するための定電流源とを含む第３の
回路と、定電流源と直列接続された第１のＴ／Ｍ回路お
よび定電流源３ｂと直列接続された第２のＴ／Ｍ回路と
が並列接続されトランジスタに定電流を供給し、このト
ランジスタがカレントミラー接続された第２の回路中の
トランジスタに定電流を供給する第４の回路とを有し、
第１のＴ／Ｍ回路に反転UP信号を印加し、第２のＴ／Ｍ
回路にDOWN信号を印加することによって、出力端子に電
流を供給しまたは端子から電流を引き抜くように構成さ
れる。
プ回路は、出力端子に第１の定電流を供給する第１の回
路と、出力端子に第２の定電流を供給する第２の回路
と、第１の回路とカレントミラー接続されその第１の回
路に定電流を供給するトランジスタおよびそのトランジ
スタに定電流を供給するための定電流源とを含む第３の
回路と、定電流源と直列接続された第１のＴ／Ｍ回路お
よび定電流源３ｂと直列接続された第２のＴ／Ｍ回路と
が並列接続されトランジスタに定電流を供給し、このト
ランジスタがカレントミラー接続された第２の回路中の
トランジスタに定電流を供給する第４の回路とを有し、
第１のＴ／Ｍ回路に反転UP信号を印加し、第２のＴ／Ｍ
回路にDOWN信号を印加することによって、出力端子に電
流を供給しまたは端子から電流を引き抜くように構成さ
れる。
【００３０】本発明に係る請求項５記載のチャージポン
プ回路において、トランジスタはそれぞれバイポーラト
ランジスタで構成される。
プ回路において、トランジスタはそれぞれバイポーラト
ランジスタで構成される。
【００３１】本発明に係る請求項６記載のチャージポン
プ回路において、トランジスタはそれぞれＭＯＳトラン
ジスタで構成される。
プ回路において、トランジスタはそれぞれＭＯＳトラン
ジスタで構成される。
【００３２】本発明に係る請求項７記載のチャージポン
プ回路は、第１および第２の入力信号を受け、第１およ
び第２の入力信号の位相差に基づいて制御信号を出力す
る位相比較手段と、その比較信号に基づき制御電圧を出
力するチャージポンプ回路と、出力電圧をフィルタリン
グ処理して制御電圧を得るフィルタリング回路と、その
制御電圧に基づく周波数で発振する第２の入力信号を出
力する発振手段を備えたＰＬＬ回路において、チャージ
ポンプ回路は、出力端子に第１の定電流を供給する第１
の回路と、出力端子に第２の定電流を供給する第２の回
路と、出力端子に第３の定電流を供給する第３の回路
と、第１の回路とカレントミラー接続されその第１の回
路に定電流を供給するトランジスタとそのトランジスタ
に定電流を供給するためのトランジスタを含む第４の回
路と、定電流源と直列に接続されたトランジスタとから
構成され、このトランジスタは、第４の回路中のトラン
ジスタ、第２の回路中のトランジスタおよび第３の回路
中のトランジスタとカレントミラー接続され、第２，第
３および第４の回路に定電流を供給する第５の回路とを
有し、第１，第２および第３の回路を構成するトランジ
スタの一端は出力端子に接続され、第１の回路を構成す
るトランジスタの他端は抵抗を介して電源に接続され、
第２の回路を構成するトランジスタの他端は第１のＴ／
Ｍ回路を介して接地され、第３の回路を構成するトラン
ジスタの他端は第２のＴ／Ｍ回路を介して接地され、第
１のＴ／Ｍ回路に反転UP信号を印加し、第２のＴ／Ｍ回
路にDOWN信号を印加することによって、出力端子に電流
を供給しまたは端子から電流を引き抜くように構成され
る。
プ回路は、第１および第２の入力信号を受け、第１およ
び第２の入力信号の位相差に基づいて制御信号を出力す
る位相比較手段と、その比較信号に基づき制御電圧を出
力するチャージポンプ回路と、出力電圧をフィルタリン
グ処理して制御電圧を得るフィルタリング回路と、その
制御電圧に基づく周波数で発振する第２の入力信号を出
力する発振手段を備えたＰＬＬ回路において、チャージ
ポンプ回路は、出力端子に第１の定電流を供給する第１
の回路と、出力端子に第２の定電流を供給する第２の回
路と、出力端子に第３の定電流を供給する第３の回路
と、第１の回路とカレントミラー接続されその第１の回
路に定電流を供給するトランジスタとそのトランジスタ
に定電流を供給するためのトランジスタを含む第４の回
路と、定電流源と直列に接続されたトランジスタとから
構成され、このトランジスタは、第４の回路中のトラン
ジスタ、第２の回路中のトランジスタおよび第３の回路
中のトランジスタとカレントミラー接続され、第２，第
３および第４の回路に定電流を供給する第５の回路とを
有し、第１，第２および第３の回路を構成するトランジ
スタの一端は出力端子に接続され、第１の回路を構成す
るトランジスタの他端は抵抗を介して電源に接続され、
第２の回路を構成するトランジスタの他端は第１のＴ／
Ｍ回路を介して接地され、第３の回路を構成するトラン
ジスタの他端は第２のＴ／Ｍ回路を介して接地され、第
１のＴ／Ｍ回路に反転UP信号を印加し、第２のＴ／Ｍ回
路にDOWN信号を印加することによって、出力端子に電流
を供給しまたは端子から電流を引き抜くように構成され
る。
【００３３】
【発明の実施の形態】実施の形態１．
以下、この発明の実施の形態１について説明する。図１
は、本発明のチャージポンプ回路２２０の具体的な内部
構成を示す回路図である。図１に示すように、ＰＮＰバ
イポーラトランジスタ２３及び２５はベースを共通接続
してカレントミラー回路を構成する。ＰＮＰバイポーラ
トランジスタ２３のエミッタは抵抗２２を介して電源Ｖ
ＣＣに接続され、ＰＮＰバイポーラトランジスタ２５の
エミッタは抵抗２４を介して電源ＶＣＣに接続される。
ＰＮＰバイポーラトランジスタ２３のベース及びコレク
タはＮＰＮバイポーラトランジスタ３２に接続される。
ＰＮＰバイポーラトランジスタ２５のコレクタは出力端
子２０に接続される。
は、本発明のチャージポンプ回路２２０の具体的な内部
構成を示す回路図である。図１に示すように、ＰＮＰバ
イポーラトランジスタ２３及び２５はベースを共通接続
してカレントミラー回路を構成する。ＰＮＰバイポーラ
トランジスタ２３のエミッタは抵抗２２を介して電源Ｖ
ＣＣに接続され、ＰＮＰバイポーラトランジスタ２５の
エミッタは抵抗２４を介して電源ＶＣＣに接続される。
ＰＮＰバイポーラトランジスタ２３のベース及びコレク
タはＮＰＮバイポーラトランジスタ３２に接続される。
ＰＮＰバイポーラトランジスタ２５のコレクタは出力端
子２０に接続される。
【００３４】ベース、コレクタた接続されたＮＰＮバイ
ポーラトランジスタ３０のベースに、ＮＰＮバイポーラ
トランジスタ３２、１６及び１７のベースが共通接続さ
れることにより、ＮＰＮバイポーラトランジスタ３２、
１６及び１７はＮＰＮバイポーラトランジスタ３０に対
しカレントミラー接続される。
ポーラトランジスタ３０のベースに、ＮＰＮバイポーラ
トランジスタ３２、１６及び１７のベースが共通接続さ
れることにより、ＮＰＮバイポーラトランジスタ３２、
１６及び１７はＮＰＮバイポーラトランジスタ３０に対
しカレントミラー接続される。
【００３５】ＮＰＮバイポーラトランジスタ３０のコレ
クタは定電流源Ｉ０を介して電源Ｖccに接続され、エミ
ッタはＴ／Ｍ回路７を介して接地される。ＮＰＮバイポ
ーラトランジスタ３２のコレクタはＮＰＮバイポーラト
ランジスタ２３のコレクタ及びベースに接続され、一
方、エミッタはＴ／Ｍ回路８を介して接地される。ＮＰ
Ｎバイポーラトランジスタ１６のコレクタは出力端子２
０に接続され、一方、エミッタはＴ／Ｍ回路９を介して
接地される。ＮＰＮバイポーラトランジスタ１７のコレ
クタは、出力端子２０に接続され、一方、エミッタはＴ
／Ｍ回路１０を介して接地される。
クタは定電流源Ｉ０を介して電源Ｖccに接続され、エミ
ッタはＴ／Ｍ回路７を介して接地される。ＮＰＮバイポ
ーラトランジスタ３２のコレクタはＮＰＮバイポーラト
ランジスタ２３のコレクタ及びベースに接続され、一
方、エミッタはＴ／Ｍ回路８を介して接地される。ＮＰ
Ｎバイポーラトランジスタ１６のコレクタは出力端子２
０に接続され、一方、エミッタはＴ／Ｍ回路９を介して
接地される。ＮＰＮバイポーラトランジスタ１７のコレ
クタは、出力端子２０に接続され、一方、エミッタはＴ
／Ｍ回路１０を介して接地される。
【００３６】なお、ＰＮＰバイポーラトランジスタ２３
及び２５のトランジスタサイズは同一であり、ＮＰＮバ
イポーラトランジスタ３０，３２，１６，１７のトラン
ジスタサイズは同一である。
及び２５のトランジスタサイズは同一であり、ＮＰＮバ
イポーラトランジスタ３０，３２，１６，１７のトラン
ジスタサイズは同一である。
【００３７】このような構成のチャージポンプ回路は、
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ３２、１６及び１７がカレントミラ
ー接続されるため、ＰＮＰバイポーラトランジスタ２
５、ＮＰＮバイポーラトランジスタ１６、１７のコレク
タ電流は定電流源１３の定電流Ｉ０に等しい電流とな
る。
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ３２、１６及び１７がカレントミラ
ー接続されるため、ＰＮＰバイポーラトランジスタ２
５、ＮＰＮバイポーラトランジスタ１６、１７のコレク
タ電流は定電流源１３の定電流Ｉ０に等しい電流とな
る。
【００３８】図２はトランスミッションゲート（ｔｒａ
ｎｓｍｉｓｓｉｏｎ ｇａｔｅ）回 路（以下、Ｔ／Ｍ回
路という）７〜１０の回路構成および動作を説明するた
めの図である。図２について説明すると、（ａ）のよう
にＰチャンネルとＮチャンネルのＣＭＯＳが並列に接続
されたＴ／Ｍ回路においては、入力信号が論理「１」、
すなわち「Ｈレベル」である場合はスイッチはオンとな
り、一方、入力信号が論理「０」、すなわち「Ｌレベ
ル」である場合はスイッチはオフとなる。（ｂ）のよう
にＰチャンネルのＣＭＯＳの前段にインバータが接続さ
れたＴ／Ｍ回路においては、入力信号が論理「１」、す
なわち「Ｈレベル」である場合はスイッチはオフとな
り、一方、入力信号が論理「０」、すなわち「Ｌレベ
ル」である場合はスイッチはオンとなる。また、（ｃ）
のようにＮチャンネルのＣＭＯＳによって構成されるＴ
／Ｍ回路においては、入力信号が論理「１」、すなわち
「Ｈレベル」である場合はスイッチはオンとなり、一
方、入力信号が論理「０」、すなわち「Ｌレベル」であ
る場合はスイッチはオフとなる。
ｎｓｍｉｓｓｉｏｎ ｇａｔｅ）回 路（以下、Ｔ／Ｍ回
路という）７〜１０の回路構成および動作を説明するた
めの図である。図２について説明すると、（ａ）のよう
にＰチャンネルとＮチャンネルのＣＭＯＳが並列に接続
されたＴ／Ｍ回路においては、入力信号が論理「１」、
すなわち「Ｈレベル」である場合はスイッチはオンとな
り、一方、入力信号が論理「０」、すなわち「Ｌレベ
ル」である場合はスイッチはオフとなる。（ｂ）のよう
にＰチャンネルのＣＭＯＳの前段にインバータが接続さ
れたＴ／Ｍ回路においては、入力信号が論理「１」、す
なわち「Ｈレベル」である場合はスイッチはオフとな
り、一方、入力信号が論理「０」、すなわち「Ｌレベ
ル」である場合はスイッチはオンとなる。また、（ｃ）
のようにＮチャンネルのＣＭＯＳによって構成されるＴ
／Ｍ回路においては、入力信号が論理「１」、すなわち
「Ｈレベル」である場合はスイッチはオンとなり、一
方、入力信号が論理「０」、すなわち「Ｌレベル」であ
る場合はスイッチはオフとなる。
【００３９】上記のように構成された回路において、図
１９に示すように、入力信号Ａに対し、入力信号Ｂが進
んでいる場合のアップ信号UP（Ｈ）およびダウン信号DO
WN（Ｌ）がチャージポンプ回路２２０のアップ端子１４
およびダウン端子１５に入力すると、Ｔ／Ｍ回路９には
反転UP信号（Ｌ）が印加され、Ｔ／Ｍ回路１０にはダウ
ン信号DOWN（Ｌ）が印加されＴ／Ｍ回路９，１０は共に
オフになる（図１６参照）。したがって、Ｔ／Ｍ回路
９、Ｔ／Ｍ回路１０は共に電流が流れない状態になるの
で、出力端子２０にはＰＮＰバイポーラトランジスタ２
５のコレクタ電流Ｉ０のみが供給される。
１９に示すように、入力信号Ａに対し、入力信号Ｂが進
んでいる場合のアップ信号UP（Ｈ）およびダウン信号DO
WN（Ｌ）がチャージポンプ回路２２０のアップ端子１４
およびダウン端子１５に入力すると、Ｔ／Ｍ回路９には
反転UP信号（Ｌ）が印加され、Ｔ／Ｍ回路１０にはダウ
ン信号DOWN（Ｌ）が印加されＴ／Ｍ回路９，１０は共に
オフになる（図１６参照）。したがって、Ｔ／Ｍ回路
９、Ｔ／Ｍ回路１０は共に電流が流れない状態になるの
で、出力端子２０にはＰＮＰバイポーラトランジスタ２
５のコレクタ電流Ｉ０のみが供給される。
【００４０】また、図１９に示すように入力信号Ａに対
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、Ｔ／Ｍ回路９には反転UP信号（Ｈ）が印加され、Ｔ
／Ｍ回路１０にはダウン信号DOWN（Ｈ）が印加されＴ／
Ｍ回路９，１０は共にオンになる（図１７参照）。した
がって、Ｔ／Ｍ回路９、Ｔ／Ｍ回路１０は共に電流が流
れる状態になるので、出力端子２０にはＰＮＰバイポー
ラトランジスタ２５からコレクタ電流Ｉ０が供給される
とともに、Ｔ／Ｍ回路９、Ｔ／Ｍ回路１０から２Ｉ０が
引き抜かれるので、全体としてはＩ０−２Ｉ０＝−Ｉ０
となり、出力端子２０から定電流Ｉ０が引き抜かれるこ
とになる。
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、Ｔ／Ｍ回路９には反転UP信号（Ｈ）が印加され、Ｔ
／Ｍ回路１０にはダウン信号DOWN（Ｈ）が印加されＴ／
Ｍ回路９，１０は共にオンになる（図１７参照）。した
がって、Ｔ／Ｍ回路９、Ｔ／Ｍ回路１０は共に電流が流
れる状態になるので、出力端子２０にはＰＮＰバイポー
ラトランジスタ２５からコレクタ電流Ｉ０が供給される
とともに、Ｔ／Ｍ回路９、Ｔ／Ｍ回路１０から２Ｉ０が
引き抜かれるので、全体としてはＩ０−２Ｉ０＝−Ｉ０
となり、出力端子２０から定電流Ｉ０が引き抜かれるこ
とになる。
【００４１】このように、チャージポンプ回路２２０
は、デジタル位相比較器２１０の比較出力信号であるア
ップ信号UP及びダウン信号DOWNの各モードに基づき、出
力端子２０から定電流Ｉ０の供給または引き抜きを行
う。
は、デジタル位相比較器２１０の比較出力信号であるア
ップ信号UP及びダウン信号DOWNの各モードに基づき、出
力端子２０から定電流Ｉ０の供給または引き抜きを行
う。
【００４２】図３は、本発明の実施の形態１における出
力レンジを求めるための図である。図３の（ａ）に示す
ように、この回路での出力端子２０の出力ダイナミック
レンジは、式（２）で求められる。
力レンジを求めるための図である。図３の（ａ）に示す
ように、この回路での出力端子２０の出力ダイナミック
レンジは、式（２）で求められる。
【００４３】
Ｖcc−２ＶＢＥ−（ΔＶＲ＋ΔＶＭ） （２）
ここで、ΔＶＲ：トランジスタのエミッタ抵抗に発生す
る電圧（＝約0.3Ｖ）、 ΔＶＭ：トランジスタのエミッタ抵抗に接続されている
トランス ミッションゲートのON抵抗により発生する電圧（＝約0.
3Ｖ）、 （通常、ΔＶＲとΔＶＭはほぼ等しくなるように選ばれ
る。） ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
る電圧（＝約0.3Ｖ）、 ΔＶＭ：トランジスタのエミッタ抵抗に接続されている
トランス ミッションゲートのON抵抗により発生する電圧（＝約0.
3Ｖ）、 （通常、ΔＶＲとΔＶＭはほぼ等しくなるように選ばれ
る。） ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
【００４４】具体的にダイナミックレンジの幅を計算し
てみると、図３の（ｂ）に示すように、ダイナミックレ
ンジの上限ＶＵＰは、ＶＣＣ−（ＶＢＥ＋ΔＶＲ）＝５
Ｖ−（０．７Ｖ＋０．３Ｖ）＝３Ｖ、ダイナミックレン
ジの下限ＶＤＯＷＮは、ＶＢＥ＋ΔＶＭ＝０．７Ｖ＋
０．３Ｖ＝１Ｖとなる。したがって、ダイナミックレン
ジＶＤは、ダイナミックレンジの上限ＶＵＰ−ダイナミ
ックレンジの下限ＶＤＯＷＮ＝４Ｖ−１Ｖ＝３Ｖとな
る。従って、従来の回路におけるダイナミックレンジは
２．３Ｖと比べると、本発明においては、ＶＢＥ（０．
７Ｖ）だけダイナミックレンジが改善されていることが
分かる。
てみると、図３の（ｂ）に示すように、ダイナミックレ
ンジの上限ＶＵＰは、ＶＣＣ−（ＶＢＥ＋ΔＶＲ）＝５
Ｖ−（０．７Ｖ＋０．３Ｖ）＝３Ｖ、ダイナミックレン
ジの下限ＶＤＯＷＮは、ＶＢＥ＋ΔＶＭ＝０．７Ｖ＋
０．３Ｖ＝１Ｖとなる。したがって、ダイナミックレン
ジＶＤは、ダイナミックレンジの上限ＶＵＰ−ダイナミ
ックレンジの下限ＶＤＯＷＮ＝４Ｖ−１Ｖ＝３Ｖとな
る。従って、従来の回路におけるダイナミックレンジは
２．３Ｖと比べると、本発明においては、ＶＢＥ（０．
７Ｖ）だけダイナミックレンジが改善されていることが
分かる。
【００４５】その結果、図１９で示すＰＬＬ回路におい
て、チャージポンプ回路２２０として実施の様態１のチ
ャージポンプ回路を用いることにより、電圧制御発振器
４００の制御電圧ＳＶの電圧レンジは広がり、電圧制御
発振器４００の出力である入力信号Ｂの発振周波数の幅
も広がるため、ＰＬＬ回路のロックレンジを従来より広
く設定することができる効果を奏する。この効果はＰＬ
Ｌ回路を減圧動作あるいは低電圧動作させる場合に特に
有効となる。
て、チャージポンプ回路２２０として実施の様態１のチ
ャージポンプ回路を用いることにより、電圧制御発振器
４００の制御電圧ＳＶの電圧レンジは広がり、電圧制御
発振器４００の出力である入力信号Ｂの発振周波数の幅
も広がるため、ＰＬＬ回路のロックレンジを従来より広
く設定することができる効果を奏する。この効果はＰＬ
Ｌ回路を減圧動作あるいは低電圧動作させる場合に特に
有効となる。
【００４６】実施の形態２．
図４は、実施の形態１のチャージポンプ回路２２０にお
けるＰＮＰバイポーラトランジスタ２３、２５をそれぞ
れＣＭＯＳトランジスタ２３，２５で置き換え、さら
に、ＮＰＮバイポーラトランジスタ３０，３２，１６，
１７をそれぞれＣＭＯＳトランジスタ３０，３２，１
６，１７で置き換えた回路である。この実施の形態２の
回路の動作は実施の形態１の回路の動作と同じであるの
で、詳細な説明は省略する。実施の形態２においては、
全ての回路をＣＭＯＳで構成したので、実施の形態１と
比べて製造が容易になる効果がある。
けるＰＮＰバイポーラトランジスタ２３、２５をそれぞ
れＣＭＯＳトランジスタ２３，２５で置き換え、さら
に、ＮＰＮバイポーラトランジスタ３０，３２，１６，
１７をそれぞれＣＭＯＳトランジスタ３０，３２，１
６，１７で置き換えた回路である。この実施の形態２の
回路の動作は実施の形態１の回路の動作と同じであるの
で、詳細な説明は省略する。実施の形態２においては、
全ての回路をＣＭＯＳで構成したので、実施の形態１と
比べて製造が容易になる効果がある。
【００４７】実施の形態３．
従来の技術では位相誤差信号がない時、出力はハイイン
ピーダンス状態でないため、多少のリーク電流が発生す
る可能性があり、位相オフセットを生じる可能性があっ
たが、本実施の形態３では出力をハイインピーダンスに
することが可能であり、精度の良いＰＬＬを構成出来
る。
ピーダンス状態でないため、多少のリーク電流が発生す
る可能性があり、位相オフセットを生じる可能性があっ
たが、本実施の形態３では出力をハイインピーダンスに
することが可能であり、精度の良いＰＬＬを構成出来
る。
【００４８】図５は、ＯＵＴ端子２０のインピーダンス
をハイインピーダンスにできる実施の形態３を示す図で
ある。図５は、実施の形態３のチャージポンプ回路２２
０の具体的な内部構成を示す回路図であり、図１におけ
る抵抗２２，２４をそれぞれＴ／Ｍ回路３８、３９で置
き換え、さらに、ＮＰＮバイポーラトランジスタ１６お
よびＴ／Ｍ回路９を取り去った回路である。以下、この
発明の実施の形態３について説明する。
をハイインピーダンスにできる実施の形態３を示す図で
ある。図５は、実施の形態３のチャージポンプ回路２２
０の具体的な内部構成を示す回路図であり、図１におけ
る抵抗２２，２４をそれぞれＴ／Ｍ回路３８、３９で置
き換え、さらに、ＮＰＮバイポーラトランジスタ１６お
よびＴ／Ｍ回路９を取り去った回路である。以下、この
発明の実施の形態３について説明する。
【００４９】図５に示すように、ＰＮＰバイポーラトラ
ンジスタ２３及び２５はベースを共通接続してカレント
ミラー回路を構成する。ＰＮＰバイポーラトランジスタ
２３のエミッタはＴ／Ｍ３８回路を介して電源ＶＣＣに
接続され、ＰＮＰバイポーラトランジスタ２５のエミッ
タはＴ／Ｍ回路３９を介して電源ＶＣＣに接続され、Ｐ
ＮＰバイポーラトランジスタ２３のベース及びコレクタ
はＮＰＮバイポーラトランジスタ３２のコレクタに接続
され、ＰＮＰバイポーラトランジスタ２５のコレクタは
出力端子２０に接続される。
ンジスタ２３及び２５はベースを共通接続してカレント
ミラー回路を構成する。ＰＮＰバイポーラトランジスタ
２３のエミッタはＴ／Ｍ３８回路を介して電源ＶＣＣに
接続され、ＰＮＰバイポーラトランジスタ２５のエミッ
タはＴ／Ｍ回路３９を介して電源ＶＣＣに接続され、Ｐ
ＮＰバイポーラトランジスタ２３のベース及びコレクタ
はＮＰＮバイポーラトランジスタ３２のコレクタに接続
され、ＰＮＰバイポーラトランジスタ２５のコレクタは
出力端子２０に接続される。
【００５０】ベース、コレクタ共通のＮＰＮバイポーラ
トランジスタ３０のベースに、ＮＰＮバイポーラトラン
ジスタ３２および１７のベースが共通接続されることに
より、ＮＰＮバイポーラトランジスタ３２および１７は
ＮＰＮバイポーラトランジスタ３０に対しカレントミラ
ー接続される。
トランジスタ３０のベースに、ＮＰＮバイポーラトラン
ジスタ３２および１７のベースが共通接続されることに
より、ＮＰＮバイポーラトランジスタ３２および１７は
ＮＰＮバイポーラトランジスタ３０に対しカレントミラ
ー接続される。
【００５１】ＮＰＮバイポーラトランジスタ３０のコレ
クタは定電流源Ｉ０を介して電源Ｖccに接続され、コレ
クタはＴ／Ｍ回路７を介して接地される。ＮＰＮバイポ
ーラトランジスタ３２のコレクタはＮＰＮバイポーラト
ランジスタ２３のコレクタ及びベースに接続され、一
方、エミッタはＴ／Ｍ回路８を介して接地される。ＮＰ
Ｎバイポーラトランジスタ１７のコレクタは、出力端子
２０に接続され、一方、エミッタはＴ／Ｍ回路１０を介
して接地される。
クタは定電流源Ｉ０を介して電源Ｖccに接続され、コレ
クタはＴ／Ｍ回路７を介して接地される。ＮＰＮバイポ
ーラトランジスタ３２のコレクタはＮＰＮバイポーラト
ランジスタ２３のコレクタ及びベースに接続され、一
方、エミッタはＴ／Ｍ回路８を介して接地される。ＮＰ
Ｎバイポーラトランジスタ１７のコレクタは、出力端子
２０に接続され、一方、エミッタはＴ／Ｍ回路１０を介
して接地される。
【００５２】なお、ＰＮＰバイポーラトランジスタ２３
及び２５のトランジスタサイズは同一であり、ＮＰＮバ
イポーラトランジスタ３０，３２，１７のトランジスタ
サイズは同一である。
及び２５のトランジスタサイズは同一であり、ＮＰＮバ
イポーラトランジスタ３０，３２，１７のトランジスタ
サイズは同一である。
【００５３】このような構成のチャージポンプ回路は、
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ３２及び１７がカレントミラー接続
されるため、ＰＮＰバイポーラトランジスタ２５、ＮＰ
Ｎバイポーラトランジスタ１７のコレクタ電流は定電流
源１３の定電流Ｉ０に等しい電流となる。
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ３２及び１７がカレントミラー接続
されるため、ＰＮＰバイポーラトランジスタ２５、ＮＰ
Ｎバイポーラトランジスタ１７のコレクタ電流は定電流
源１３の定電流Ｉ０に等しい電流となる。
【００５４】上記のように構成された回路において、図
１９に示すように、入力信号Ａに対し、入力信号Ｂが進
んでいる場合のアップ信号UP（Ｈ）およびダウン信号DO
WN（Ｌ）がチャージポンプ回路２２０のアップ端子１４
およびダウン端子１５に入力すると、Ｔ／Ｍ回路３９に
はUP信号（Ｈ）が印加され、Ｔ／Ｍ回路１０にはダウン
信号DOWN（Ｌ）が印加され、Ｔ／Ｍ回路９はオン、Ｔ／
Ｍ回路１０はオフになる。したがって、Ｔ／Ｍ回路３９
のみに電流が流れ、Ｔ／Ｍ回路１０は電流が流れない状
態になるので、出力端子２０にはＰＮＰバイポーラトラ
ンジスタ２５のコレクタ電流Ｉ０のみが供給される。
１９に示すように、入力信号Ａに対し、入力信号Ｂが進
んでいる場合のアップ信号UP（Ｈ）およびダウン信号DO
WN（Ｌ）がチャージポンプ回路２２０のアップ端子１４
およびダウン端子１５に入力すると、Ｔ／Ｍ回路３９に
はUP信号（Ｈ）が印加され、Ｔ／Ｍ回路１０にはダウン
信号DOWN（Ｌ）が印加され、Ｔ／Ｍ回路９はオン、Ｔ／
Ｍ回路１０はオフになる。したがって、Ｔ／Ｍ回路３９
のみに電流が流れ、Ｔ／Ｍ回路１０は電流が流れない状
態になるので、出力端子２０にはＰＮＰバイポーラトラ
ンジスタ２５のコレクタ電流Ｉ０のみが供給される。
【００５５】また、図１９に示すように入力信号Ａに対
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、Ｔ／Ｍ回路３９にはUP信号（Ｌ）が印加され、Ｔ／
Ｍ回路１０にはダウン信号DOWN（Ｈ）が印加され、Ｔ／
Ｍ回路９はオフ、Ｔ／Ｍ回路１０はオンになる。したが
って、Ｔ／Ｍ回路１０のみに電流が流れ、Ｔ／Ｍ回路３
９は電流が流れない状態になるので、出力端子２０には
ＮＰＮバイポーラトランジスタ１７のコレクタ電流Ｉ０
によって、出力端子２０からは定電流Ｉ０が引き抜かれ
ることになる。
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、Ｔ／Ｍ回路３９にはUP信号（Ｌ）が印加され、Ｔ／
Ｍ回路１０にはダウン信号DOWN（Ｈ）が印加され、Ｔ／
Ｍ回路９はオフ、Ｔ／Ｍ回路１０はオンになる。したが
って、Ｔ／Ｍ回路１０のみに電流が流れ、Ｔ／Ｍ回路３
９は電流が流れない状態になるので、出力端子２０には
ＮＰＮバイポーラトランジスタ１７のコレクタ電流Ｉ０
によって、出力端子２０からは定電流Ｉ０が引き抜かれ
ることになる。
【００５６】このように、チャージポンプ回路２２０
は、デジタル位相比較器２１０のアップ信号UP及びダウ
ン信号DOWNのモードに基づき、出力端子２０への定電流
Ｉ０の供給または出力端子２０からの定電流Ｉ０の引き
抜きを行う。
は、デジタル位相比較器２１０のアップ信号UP及びダウ
ン信号DOWNのモードに基づき、出力端子２０への定電流
Ｉ０の供給または出力端子２０からの定電流Ｉ０の引き
抜きを行う。
【００５７】図７は、本発明の実施の形態３における出
力レンジを求めるための図である。図７の（ａ）に示す
ように、この回路での出力端子２０の出力ダイナミック
レンジは、式（３）で求められる。
力レンジを求めるための図である。図７の（ａ）に示す
ように、この回路での出力端子２０の出力ダイナミック
レンジは、式（３）で求められる。
【００５８】
Ｖcc−（２ＶＢＥ＋２ΔＶＭ） （３）
ここで、ΔＶＭ：トランジスタのエミッタ抵抗に接続さ
れているトランス ミッションゲートのON抵抗により発生する電圧（＝約0.
3Ｖ）、 ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
れているトランス ミッションゲートのON抵抗により発生する電圧（＝約0.
3Ｖ）、 ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
【００５９】具体的にダイナミックレンジの幅を計算し
てみると、図７の（ｂ）に示すように、ダイナミックレ
ンジの上限ＶＵＰは、ＶＵＰ＝ＶＣＣ−（ＶＢＥ＋ΔＶ
Ｍ）＝５Ｖ−（０．７Ｖ＋０．３Ｖ）＝３Ｖ、ダイナミ
ックレンジの下限ＶＤＯＷＮは、ＶＤＯＷＮ＝ＶＢＥ＋
ΔＶＭ＝０．７Ｖ＋０．３Ｖ＝１Ｖとなる。したがっ
て、ダイナミックレンジＶＤは、ＶＤ＝ダイナミックレ
ンジの上限ＶＵＰ−ダイナミックレンジの下限Ｖ
ＤＯＷＮ＝４Ｖ−１Ｖ＝３Ｖとなり、実施に形態１と同
じ値になる。従って、従来の回路におけるダイナミック
レンジは２．３Ｖと比べると、本発明においては、Ｖ
ＢＥ（０．７Ｖ）だけダイナミックレンジが改善されて
いることが分かる。
てみると、図７の（ｂ）に示すように、ダイナミックレ
ンジの上限ＶＵＰは、ＶＵＰ＝ＶＣＣ−（ＶＢＥ＋ΔＶ
Ｍ）＝５Ｖ−（０．７Ｖ＋０．３Ｖ）＝３Ｖ、ダイナミ
ックレンジの下限ＶＤＯＷＮは、ＶＤＯＷＮ＝ＶＢＥ＋
ΔＶＭ＝０．７Ｖ＋０．３Ｖ＝１Ｖとなる。したがっ
て、ダイナミックレンジＶＤは、ＶＤ＝ダイナミックレ
ンジの上限ＶＵＰ−ダイナミックレンジの下限Ｖ
ＤＯＷＮ＝４Ｖ−１Ｖ＝３Ｖとなり、実施に形態１と同
じ値になる。従って、従来の回路におけるダイナミック
レンジは２．３Ｖと比べると、本発明においては、Ｖ
ＢＥ（０．７Ｖ）だけダイナミックレンジが改善されて
いることが分かる。
【００６０】この実施に形態３の回路でもダイナミック
レンジを広くとる効果があり、また、Ｔ／Ｍ回路３９、
Ｔ／Ｍ回路１０をオフにすることにより出力端子のイン
ピーダンスをハイインピーダンス状態に出来る効果があ
る。
レンジを広くとる効果があり、また、Ｔ／Ｍ回路３９、
Ｔ／Ｍ回路１０をオフにすることにより出力端子のイン
ピーダンスをハイインピーダンス状態に出来る効果があ
る。
【００６１】実施の形態４．
図６は、実施の形態３のチャージポンプ回路２２０にお
けるＰＮＰバイポーラトランジスタ２３、２５をそれぞ
れＣＭＯＳトランジスタ２３，２５で置き換え、さら
に、ＮＰＮバイポーラトランジスタ３０，３２，１７を
それぞれＣＭＯＳトランジスタ３０，３２，１７で置き
換えた回路である。この実施の形態４の回路の動作は実
施の形態３の回路の動作と同じであるので、詳細な説明
は省略する。実施の形態４においては、全ての回路をＣ
ＭＯＳで構成したので、実施の形態３と比べて製造が容
易になる効果がある。また、実施の形態３と同様に、２
つのＴ／Ｍ回路をオフにすることにより出力端子のイン
ピーダンスをハイインピーダンス状態に出来る効果があ
る。
けるＰＮＰバイポーラトランジスタ２３、２５をそれぞ
れＣＭＯＳトランジスタ２３，２５で置き換え、さら
に、ＮＰＮバイポーラトランジスタ３０，３２，１７を
それぞれＣＭＯＳトランジスタ３０，３２，１７で置き
換えた回路である。この実施の形態４の回路の動作は実
施の形態３の回路の動作と同じであるので、詳細な説明
は省略する。実施の形態４においては、全ての回路をＣ
ＭＯＳで構成したので、実施の形態３と比べて製造が容
易になる効果がある。また、実施の形態３と同様に、２
つのＴ／Ｍ回路をオフにすることにより出力端子のイン
ピーダンスをハイインピーダンス状態に出来る効果があ
る。
【００６２】実施の形態５．
図８は実施の形態５を示す図である。以下、この発明の
実施の形態５について説明する。図８は、実施の形態５
のチャージポンプ回路２２０の具体的な内部構成を示す
回路図である。図８に示すように、ＰＮＰバイポーラト
ランジスタ２３及び２５はベースを共通接続してカレン
トミラー回路を構成する。ＰＮＰバイポーラトランジス
タ２３のエミッタは抵抗２２を介して電源ＶＣＣに接続
され、ＰＮＰバイポーラトランジスタ２５のエミッタは
抵抗２４を介して電源ＶＣＣに接続され、ＰＮＰバイポ
ーラトランジスタ２３のベース及びコレクタは定電流源
１３に接続され、その定電流源１３の他端は接地され、
ＰＮＰバイポーラトランジスタ２５のコレクタは出力端
子２０に接続される。
実施の形態５について説明する。図８は、実施の形態５
のチャージポンプ回路２２０の具体的な内部構成を示す
回路図である。図８に示すように、ＰＮＰバイポーラト
ランジスタ２３及び２５はベースを共通接続してカレン
トミラー回路を構成する。ＰＮＰバイポーラトランジス
タ２３のエミッタは抵抗２２を介して電源ＶＣＣに接続
され、ＰＮＰバイポーラトランジスタ２５のエミッタは
抵抗２４を介して電源ＶＣＣに接続され、ＰＮＰバイポ
ーラトランジスタ２３のベース及びコレクタは定電流源
１３に接続され、その定電流源１３の他端は接地され、
ＰＮＰバイポーラトランジスタ２５のコレクタは出力端
子２０に接続される。
【００６３】ベース、コレクタ共通のＮＰＮバイポーラ
トランジスタ３０のベースに、ＮＰＮバイポーラトラン
ジスタ１７のベースが共通接続されることにより、ＮＰ
Ｎバイポーラトランジスタ１７はＮＰＮバイポーラトラ
ンジスタ３０に対しカレントミラー接続される。
トランジスタ３０のベースに、ＮＰＮバイポーラトラン
ジスタ１７のベースが共通接続されることにより、ＮＰ
Ｎバイポーラトランジスタ１７はＮＰＮバイポーラトラ
ンジスタ３０に対しカレントミラー接続される。
【００６４】ＮＰＮバイポーラトランジスタ３０のコレ
クタは定電流源Ｉ０を介して電源Ｖccに接続され、エミ
ッタは抵抗４０を介して接地される。ＮＰＮバイポーラ
トランジスタ１７のコレクタは出力端子２０に接続さ
れ、一方、エミッタは抵抗４１を介して接地される。
クタは定電流源Ｉ０を介して電源Ｖccに接続され、エミ
ッタは抵抗４０を介して接地される。ＮＰＮバイポーラ
トランジスタ１７のコレクタは出力端子２０に接続さ
れ、一方、エミッタは抵抗４１を介して接地される。
【００６５】このような構成のチャージポンプ回路は、
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ１７がカレントミラー接続されるた
め、ＰＮＰバイポーラトランジスタ２５、ＮＰＮバイポ
ーラトランジスタ１７のコレクタ電流は定電流源１３ａ
と１３ｂの定電流Ｉ０のから得られる電流、すなわち、
Ｉ０、２Ｉ０または０のいずれかの値をとる電流とな
る。
ＮＰＮバイポーラトランジスタ３０に対し、ＮＰＮバイ
ポーラトランジスタ１７がカレントミラー接続されるた
め、ＰＮＰバイポーラトランジスタ２５、ＮＰＮバイポ
ーラトランジスタ１７のコレクタ電流は定電流源１３ａ
と１３ｂの定電流Ｉ０のから得られる電流、すなわち、
Ｉ０、２Ｉ０または０のいずれかの値をとる電流とな
る。
【００６６】上記のように構成された回路において、図
１９に示すように、入力信号Ａに対し、入力信号Ｂが進
んでいる場合のアップ信号UP（Ｈ）およびダウン信号DO
WN（Ｌ）がチャージポンプ回路２２０のアップ端子１４
およびダウン端子１５に入力すると、Ｔ／Ｍ回路４２に
は反転アップ信号/UP（Ｌ）が印加され、Ｔ／Ｍ回路４
３にはダウン信号DOWN（Ｌ）が印加されるので、Ｔ／Ｍ
回路４２，４３共にオフになる。したがって、ＮＰＮバ
イポーラトランジスタ３０，１７には電流が流れない状
態になるので、出力端子２０にはＰＮＰバイポーラトラ
ンジスタ２５のコレクタ電流Ｉ０のみが供給される。
１９に示すように、入力信号Ａに対し、入力信号Ｂが進
んでいる場合のアップ信号UP（Ｈ）およびダウン信号DO
WN（Ｌ）がチャージポンプ回路２２０のアップ端子１４
およびダウン端子１５に入力すると、Ｔ／Ｍ回路４２に
は反転アップ信号/UP（Ｌ）が印加され、Ｔ／Ｍ回路４
３にはダウン信号DOWN（Ｌ）が印加されるので、Ｔ／Ｍ
回路４２，４３共にオフになる。したがって、ＮＰＮバ
イポーラトランジスタ３０，１７には電流が流れない状
態になるので、出力端子２０にはＰＮＰバイポーラトラ
ンジスタ２５のコレクタ電流Ｉ０のみが供給される。
【００６７】一方、図１９に示すように入力信号Ａに対
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、Ｔ／Ｍ回路４２には反転アップ信号/UP（Ｈ）が印
加され、Ｔ／Ｍ回路４３にはダウン信号DOWN（Ｈ）が印
加されるので、Ｔ／Ｍ回路４２，４３共にオンになる。
この状態を図１０に示す。したがって、ＮＰＮバイポー
ラトランジスタ１７には２Ｉ０が流れる。このために、
出力端子２０にはＰＮＰバイポーラトランジスタ２５か
らコレクタ電流Ｉ０が供給されるとともに、ＮＰＮバイ
ポーラトランジスタ１７から２Ｉ０が引き抜かれるの
で、全体としてはＩ０−２Ｉ０＝−Ｉ０となり、出力端
子２０から定電流Ｉ０が引き抜かれることになる。な
お、図１０から理解できるように、入力信号Ａと入力信
号Ｂの同期がとれている状態では、アップ信号UPおよび
ダウン信号DOWNの双方とも（Ｌ）または（Ｈ）になるの
で、出力端子２０からのＩＯＵＴは０となる。
し、入力信号Ｂが進んでいる場合のアップ信号UP（Ｌ）
およびダウン信号DOWN（Ｈ）がチャージポンプ回路２２
０のアップ端子１４およびダウン端子１５に入力する
と、Ｔ／Ｍ回路４２には反転アップ信号/UP（Ｈ）が印
加され、Ｔ／Ｍ回路４３にはダウン信号DOWN（Ｈ）が印
加されるので、Ｔ／Ｍ回路４２，４３共にオンになる。
この状態を図１０に示す。したがって、ＮＰＮバイポー
ラトランジスタ１７には２Ｉ０が流れる。このために、
出力端子２０にはＰＮＰバイポーラトランジスタ２５か
らコレクタ電流Ｉ０が供給されるとともに、ＮＰＮバイ
ポーラトランジスタ１７から２Ｉ０が引き抜かれるの
で、全体としてはＩ０−２Ｉ０＝−Ｉ０となり、出力端
子２０から定電流Ｉ０が引き抜かれることになる。な
お、図１０から理解できるように、入力信号Ａと入力信
号Ｂの同期がとれている状態では、アップ信号UPおよび
ダウン信号DOWNの双方とも（Ｌ）または（Ｈ）になるの
で、出力端子２０からのＩＯＵＴは０となる。
【００６８】図１１は、本発明の実施の形態５における
出力レンジを求めるための図である。図１１の（ａ）に
示すように、この回路での出力端子２０の出力ダイナミ
ックレンジは、式（３）で求められる。
出力レンジを求めるための図である。図１１の（ａ）に
示すように、この回路での出力端子２０の出力ダイナミ
ックレンジは、式（３）で求められる。
【００６９】
Ｖcc−（２ＶＢＥ＋２ΔＶＲ） （３）
ここで、ΔＶＲ：トランジスタのエミッタ抵抗に発生す
る電圧（＝約0.3Ｖ）、 ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
る電圧（＝約0.3Ｖ）、 ＶＢＥ：トランジスタのベースエミッタ間電圧（＝約0.
7Ｖ）
【００７０】具体的にダイナミックレンジの幅を計算し
てみると、図１１の（ｂ）に示すように、ダイナミック
レンジの上限ＶＵＰは、ＶＵＰ＝ＶＣＣ−（ＶＢＥ＋Δ
ＶＲ）＝５Ｖ−（０．７Ｖ＋０．３Ｖ）＝４Ｖ、ダイナ
ミックレンジの下限ＶＤＯＷＮは、ＶＤＯＷＮ＝ＶＢＥ
＋ΔＶＲ＝０．７Ｖ＋０．３Ｖ＝１Ｖとなる。したがっ
て、ダイナミックレンジＶＤは、ＶＤ＝ダイナミックレ
ンジの上限ＶＵＰ−ダイナミックレンジの下限Ｖ
ＤＯＷＮ＝４Ｖ−１Ｖ＝３Ｖとなる。従って、従来の回
路におけるダイナミックレンジは２．３Ｖと比べると、
ＶＢＥ（０．７Ｖ）だけダイナミックレンジが改善され
ていることが分かる。
てみると、図１１の（ｂ）に示すように、ダイナミック
レンジの上限ＶＵＰは、ＶＵＰ＝ＶＣＣ−（ＶＢＥ＋Δ
ＶＲ）＝５Ｖ−（０．７Ｖ＋０．３Ｖ）＝４Ｖ、ダイナ
ミックレンジの下限ＶＤＯＷＮは、ＶＤＯＷＮ＝ＶＢＥ
＋ΔＶＲ＝０．７Ｖ＋０．３Ｖ＝１Ｖとなる。したがっ
て、ダイナミックレンジＶＤは、ＶＤ＝ダイナミックレ
ンジの上限ＶＵＰ−ダイナミックレンジの下限Ｖ
ＤＯＷＮ＝４Ｖ−１Ｖ＝３Ｖとなる。従って、従来の回
路におけるダイナミックレンジは２．３Ｖと比べると、
ＶＢＥ（０．７Ｖ）だけダイナミックレンジが改善され
ていることが分かる。
【００７１】その結果、図１９で示すＰＬＬ回路におい
て、チャージポンプ回路２２０として実施の様態１のチ
ャージポンプ回路を用いることにより、電圧制御発振器
４００の制御電圧ＳＶの電圧レンジは広がり、電圧制御
発振器４００の出力である入力信号Ｂの発振周波数の幅
も広がるため、ＰＬＬ回路のロックレンジを従来より広
く設定することができる効果を奏する。この効果はＰＬ
Ｌ回路を減圧動作あるいは低電圧動作させる場合に特に
有効となる。
て、チャージポンプ回路２２０として実施の様態１のチ
ャージポンプ回路を用いることにより、電圧制御発振器
４００の制御電圧ＳＶの電圧レンジは広がり、電圧制御
発振器４００の出力である入力信号Ｂの発振周波数の幅
も広がるため、ＰＬＬ回路のロックレンジを従来より広
く設定することができる効果を奏する。この効果はＰＬ
Ｌ回路を減圧動作あるいは低電圧動作させる場合に特に
有効となる。
【００７２】実施の形態６．
図９は、実施の形態５のチャージポンプ回路２２０にお
けるＰＮＰバイポーラトランジスタ２３、２５をそれぞ
れＣＭＯＳトランジスタ２３，２５で置き換え、さら
に、ＮＰＮバイポーラトランジスタ３０，１７をそれぞ
れＣＭＯＳトランジスタ３０，１７で置き換えた回路で
ある。この実施の形態６の回路の動作は実施の形態５の
回路の動作と同じであるので、詳細な説明は省略する。
実施の形態６においては、全ての回路をＣＭＯＳで構成
したので、実施の形態５と比べて製造が容易になる効果
がある。
けるＰＮＰバイポーラトランジスタ２３、２５をそれぞ
れＣＭＯＳトランジスタ２３，２５で置き換え、さら
に、ＮＰＮバイポーラトランジスタ３０，１７をそれぞ
れＣＭＯＳトランジスタ３０，１７で置き換えた回路で
ある。この実施の形態６の回路の動作は実施の形態５の
回路の動作と同じであるので、詳細な説明は省略する。
実施の形態６においては、全ての回路をＣＭＯＳで構成
したので、実施の形態５と比べて製造が容易になる効果
がある。
【００７３】
【発明の効果】本発明に係る請求項１記載のチャージポ
ンプ回路は、定電流を供給する第１の回路と定電流を引
き抜く第２オン第３の回路が出力端子に直接接続され、
第１の回路はトランジスタと抵抗との直列回路で構成さ
れ、第２の回路オン第３の回路はトランジスタとＴ／Ｍ
回路の直列回路で構成されるので、電圧制御発振器への
制御入力電圧のダイナミックレンジが広がる。従って、
電圧制御発振器の出力の発振周波数の幅も広がるため、
ＰＬＬ回路のロックレンジを従来より広く設定すること
ができる効果を奏する。この効果はＰＬＬ回路を減圧動
作あるいは低電圧動作させる場合に特に有効となる。
ンプ回路は、定電流を供給する第１の回路と定電流を引
き抜く第２オン第３の回路が出力端子に直接接続され、
第１の回路はトランジスタと抵抗との直列回路で構成さ
れ、第２の回路オン第３の回路はトランジスタとＴ／Ｍ
回路の直列回路で構成されるので、電圧制御発振器への
制御入力電圧のダイナミックレンジが広がる。従って、
電圧制御発振器の出力の発振周波数の幅も広がるため、
ＰＬＬ回路のロックレンジを従来より広く設定すること
ができる効果を奏する。この効果はＰＬＬ回路を減圧動
作あるいは低電圧動作させる場合に特に有効となる。
【００７４】本発明に係る請求項２記載のチャージポン
プ回路においては、トランジスタはバイポーラトランジ
スタで構成されるので、電圧制御発振器への制御入力電
圧のダイナミックレンジが広がると共に、動作速度が速
くなる効果がある。
プ回路においては、トランジスタはバイポーラトランジ
スタで構成されるので、電圧制御発振器への制御入力電
圧のダイナミックレンジが広がると共に、動作速度が速
くなる効果がある。
【００７５】本発明に係る請求項３記載のチャージポン
プ回路においては、トランジスタはＭＯＳトランジスタ
で構成されるので、電圧制御発振器への制御入力電圧の
ダイナミックレンジが広がると共に、製造が容易になる
効果がある。
プ回路においては、トランジスタはＭＯＳトランジスタ
で構成されるので、電圧制御発振器への制御入力電圧の
ダイナミックレンジが広がると共に、製造が容易になる
効果がある。
【００７６】本発明に係る請求項４記載のチャージポン
プ回路は、定電流を供給する第１の回路と定電流を引き
抜く第２の回路が出力端子に直接接続され、第１の回路
はトランジスタと抵抗との直列回路で構成され、同様に
第２の回路もトランジスタと抵抗との直列回路で構成さ
れるので、電圧制御発振器への制御入力電圧のダイナミ
ックレンジが広がる。従って、電圧制御発振器の出力の
発振周波数の幅も広がり、ＰＬＬ回路のロックレンジを
従来より広く設定することができる効果を奏する。この
効果はＰＬＬ回路を減圧動作あるいは低電圧動作させる
場合に特に有効となる。
プ回路は、定電流を供給する第１の回路と定電流を引き
抜く第２の回路が出力端子に直接接続され、第１の回路
はトランジスタと抵抗との直列回路で構成され、同様に
第２の回路もトランジスタと抵抗との直列回路で構成さ
れるので、電圧制御発振器への制御入力電圧のダイナミ
ックレンジが広がる。従って、電圧制御発振器の出力の
発振周波数の幅も広がり、ＰＬＬ回路のロックレンジを
従来より広く設定することができる効果を奏する。この
効果はＰＬＬ回路を減圧動作あるいは低電圧動作させる
場合に特に有効となる。
【００７７】本発明に係る請求項５記載のチャージポン
プ回路においては、トランジスタはバイポーラトランジ
スタで構成されるので、電圧制御発振器への制御入力電
圧のダイナミックレンジが広がると共に、動作速度が速
くなる効果がある。
プ回路においては、トランジスタはバイポーラトランジ
スタで構成されるので、電圧制御発振器への制御入力電
圧のダイナミックレンジが広がると共に、動作速度が速
くなる効果がある。
【００７８】本発明に係る請求項６記載のチャージポン
プ回路においては、トランジスタはＭＯＳトランジスタ
で構成されるので、電圧制御発振器への制御入力電圧の
ダイナミックレンジが広がると共に、製造が容易になる
効果がある。
プ回路においては、トランジスタはＭＯＳトランジスタ
で構成されるので、電圧制御発振器への制御入力電圧の
ダイナミックレンジが広がると共に、製造が容易になる
効果がある。
【００７９】本発明に係る請求項７記載のＰＬＬ回路に
おけるチャージポンプ回路は、定電流を供給する第１の
回路と定電流を引き抜く第２オン第３の回路が出力端子
に直接接続され、第１の回路はトランジスタと抵抗との
直列回路で構成され、第２の回路オン第３の回路はトラ
ンジスタとＴ／Ｍ回路の直列回路で構成されるので、電
圧制御発振器への制御入力電圧のダイナミックレンジが
広がる。従って、電圧制御発振器の出力の発振周波数の
幅も広がるため、ＰＬＬ回路のロックレンジを従来より
広く設定することができる効果を奏する。この効果はＰ
ＬＬ回路を減圧動作あるいは低電圧動作させる場合に特
に有効となる。
おけるチャージポンプ回路は、定電流を供給する第１の
回路と定電流を引き抜く第２オン第３の回路が出力端子
に直接接続され、第１の回路はトランジスタと抵抗との
直列回路で構成され、第２の回路オン第３の回路はトラ
ンジスタとＴ／Ｍ回路の直列回路で構成されるので、電
圧制御発振器への制御入力電圧のダイナミックレンジが
広がる。従って、電圧制御発振器の出力の発振周波数の
幅も広がるため、ＰＬＬ回路のロックレンジを従来より
広く設定することができる効果を奏する。この効果はＰ
ＬＬ回路を減圧動作あるいは低電圧動作させる場合に特
に有効となる。
【図１】 本発明の実施の形態１のチャージポンプ回路
の具体的な内部構成を示す図である。
の具体的な内部構成を示す図である。
【図２】 Ｔ／Ｍ回路の回路構成および動作を説明する
ための図である。
ための図である。
【図３】 本発明の実施の形態１，２における出力ダイ
ナミックレンジを求めるための図である。
ナミックレンジを求めるための図である。
【図４】 本発明の実施の形態２のチャージポンプ回路
の具体的な内部構成を示す図である。
の具体的な内部構成を示す図である。
【図５】 本発明の実施の形態３のチャージポンプ回路
の具体的な内部構成を示す図である。
の具体的な内部構成を示す図である。
【図６】 本発明の実施の形態４のチャージポンプ回路
の具体的な内部構成を示す図である。
の具体的な内部構成を示す図である。
【図７】 本発明の実施の形態３，４における出力ダイ
ナミックレンジを求めるための図である。
ナミックレンジを求めるための図である。
【図８】 実施の形態５のチャージポンプ回路の具体的
な内部構成を示す図である。
な内部構成を示す図である。
【図９】 本発明の実施の形態６のチャージポンプ回路
の具体的な内部構成を示す図である。
の具体的な内部構成を示す図である。
【図１０】 本発明の実施の形態５，６のチャージポン
プ回路における各モード時のＴ／Ｍ回路と出力電流との
関係を示す図である。
プ回路における各モード時のＴ／Ｍ回路と出力電流との
関係を示す図である。
【図１１】 本発明の実施の形態５，６における出力ダ
イナミックレンジを求めるための図である。
イナミックレンジを求めるための図である。
【図１２】 デジタル位相比較器、チャージポンプ回
路、ローパスフィルタ及び電圧制御発振器から構成され
る従来のＰＬＬ回路の実施の一形態を示す図である。
路、ローパスフィルタ及び電圧制御発振器から構成され
る従来のＰＬＬ回路の実施の一形態を示す図である。
【図１３】 従来のチャージポンプ回路の具体的な内部
構成を示す図である。
構成を示す図である。
【図１４】 従来のチャージポンプ回路における定電流
源とスイッチと出力電流との接続制御関係を示す図であ
る。
源とスイッチと出力電流との接続制御関係を示す図であ
る。
【図１５】 従来のチャージポンプ回路における各モー
ド時のスイッチと出力電流との関係を示す図である。
ド時のスイッチと出力電流との関係を示す図である。
【図１６】 従来のチャージポンプ回路におけるＵＰモ
ード時のスイッチと出力電流との関係を示す図である。
ード時のスイッチと出力電流との関係を示す図である。
【図１７】 従来のチャージポンプ回路におけるＤＯＷ
Ｎモード時のスイッチと出力電流との関係を示す図であ
る。
Ｎモード時のスイッチと出力電流との関係を示す図であ
る。
【図１８】 従来のチャージポンプ回路における同期モ
ード時のスイッチと出力電流との関係を示す図である。
ード時のスイッチと出力電流との関係を示す図である。
【図１９】 入力信号Ａ及び入力信号Ｂに基づくチャー
ジポンプ回路の動作の一例を示すタイミングチャートで
ある。
ジポンプ回路の動作の一例を示すタイミングチャートで
ある。
【図２０】 従来のチャージポンプ回路における出力電
圧のダイナミックレンジを求めるための図である。
圧のダイナミックレンジを求めるための図である。
７，８，９，１０，３８，３９，４２，４３ トランス
ミッションゲート回路（Ｔ／Ｍ回路） １３，１３ａ，１３ｂ，１３ｃ 定電流源 ２０ 出力端子 ２２，２４，３１，３３，３４，３７，４０，４１ 抵
抗 ２３，２５ ＰＮＰバイポーラトランジスタ ３０，３２，３５，１６，１７ ＮＰＮバイポーラトラ
ンジスタ ３０，３２，３５，１６，１７ ＣＭＯＳトランジスタ ２１０ デジタル位相比較器 ２２０ チャージポンプ回路 ２２１、２２２ 定電流源 ２２３、２２４ スイッチ ３００ ローパスフィルタ ４００ 電圧制御発振器
ミッションゲート回路（Ｔ／Ｍ回路） １３，１３ａ，１３ｂ，１３ｃ 定電流源 ２０ 出力端子 ２２，２４，３１，３３，３４，３７，４０，４１ 抵
抗 ２３，２５ ＰＮＰバイポーラトランジスタ ３０，３２，３５，１６，１７ ＮＰＮバイポーラトラ
ンジスタ ３０，３２，３５，１６，１７ ＣＭＯＳトランジスタ ２１０ デジタル位相比較器 ２２０ チャージポンプ回路 ２２１、２２２ 定電流源 ２２３、２２４ スイッチ ３００ ローパスフィルタ ４００ 電圧制御発振器
Claims (7)
- 【請求項１】 出力端子（２０）に第１の定電流を供給
する第１の回路と、 出力端子（２０）に第２の定電流を供給する第２の回路
と、 出力端子（２０）に第３の定電流を供給する第３の回路
と、 前記第１の回路とカレントミラー接続されその第１の回
路に定電流を供給するトランジスタ（２３）とそのトラ
ンジスタ（２３）に定電流を供給するためのトランジス
タ（３２）を含む第４の回路と、 定電流源（１３）と直列に接続されたトランジスタ（３
０）とから構成され、このトランジスタ（３０）は、第
４の回路中のトランジスタ（３２），第２の回路中のト
ランジスタ（１６）および第３の回路中のトランジスタ
（１７）とカレントミラー接続され、前記第２，第３お
よび第４の回路に定電流を供給する第５の回路（１３，
３０）とを有し、 前記第１，第２および第３の回路を構成するトランジス
タ（２５,１６,１７）の一端は出力端子（２０）に接続
され、前記第１の回路を構成するトランジスタ（２５）
の他端は電源に接続され、前記第２の回路を構成するト
ランジスタ（１６）の他端は第１のＴ／Ｍ回路（９）を
介して接地され、前記第３の回路を構成するトランジス
タ（１７）の他端は第２のＴ／Ｍ回路（１０）を介して
接地され、前記第１のＴ／Ｍ回路（９）に反転UP信号を
印加し、前記第２のＴ／Ｍ回路（１０）にDOWN信号を印
加することによって、前記出力端子（２０）に電流を供
給しまたは前記端子から電流を引き抜くことを特徴とす
るチャージポンプ回路。 - 【請求項２】 請求項１記載のチャージポンプ回路にお
いて、 前記トランジスタ（２３，２５，３０，３２，１６，１
７）はそれぞれバイポーラトランジスタ（２３，２５，
３０，３２，１６，１７）で構成されることを特徴とす
るチャージポンプ回路。 - 【請求項３】 請求項１記載のチャージポンプ回路にお
いて、 前記トランジスタ（２３，２５，３０，３２，１６，１
７）はそれぞれＭＯＳトランジスタ（２３，２５，３
０，３２，１６，１７）で構成されることを特徴とする
チャージポンプ回路。 - 【請求項４】 出力端子（２０）に第１の定電流を供給
する第１の回路と、 出力端子（２０）に第２の定電流を供給する第２の回路
と（１７）、 前記第１の回路とカレントミラー接続されその第１の回
路に定電流を供給するトランジスタ（２３）およびその
トランジスタ（２３）に定電流を供給するための定電流
源（１３ｃ）とを含む第３の回路と、 定電流源（１３ａ）と直列接続された第１のＴ／Ｍ回路
（４２）および定電流源（１３ｂ）と直列接続された第
２のＴ／Ｍ回路（４３）とが並列接続されトランジスタ
（３０）に定電流を供給し、このトランジスタ（３０）
がカレントミラー接続される前記第２の回路中のトラン
ジスタ（１７）に定電流を供給する第３の回路とを有
し、 前記第１のＴ／Ｍ回路に反転UP信号を印加し、前記第２
のＴ／Ｍ回路にDOWN信号を印加することによって、前記
出力端子に電流を供給しまたは前記端子から電流を引き
抜くことを特徴とするチャージポンプ回路。 - 【請求項５】 請求項７記載のチャージポンプ回路にお
いて、 前記トランジスタ（２３，２５，３０，１７）はそれぞ
れバイポーラトランジスタ（２３，２５，３０，１７）
で構成されることを特徴とするチャージポンプ回路。 - 【請求項６】 請求項７記載のチャージポンプ回路にお
いて、 前記トランジスタ（２３，２５，３０，１７）はそれぞ
れＭＯＳトランジスタ（２３，２５，３０，１７）で構
成されることを特徴とするチャージポンプ回路。 - 【請求項７】 第１および第２の入力信号を受け、前記
第１および第２の入力信号の位相差に基づいて比較信号
を出力する位相比較手段と、 前記比較信号に基づき電圧を出力するチャージポンプ回
路と、 前記出力電圧をフィルタリング処理して制御電圧を得る
フィルタリング回路と、 前記制御電圧に基づく周波数で発振する前記第２の入力
信号を出力する発振手段を備えたＰＬＬ回路において、 前記チャージポンプ回路は、 出力端子（２０）に第１の定電流を供給する第１の回路
と、 出力端子（２０）に第２の定電流を供給する第２の回路
（１６）と、 出力端子（２０）に第３の定電流を供給する第３の回路
と（１７）、 前記第１の回路とカレントミラー接続されその第１の回
路に定電流を供給するトランジスタ（２３）とそのトラ
ンジスタ（２３）に定電流を供給するためのトランジス
タ（３２）を含む第４の回路と、 定電流源（１３）と直列に接続されたトランジスタ（３
０）とから構成され、このトランジスタ（３０）は、第
４の回路中のトランジスタ（３２），第２の回路中のト
ランジスタ（１６）および第３の回路中のトランジスタ
（１７）とカレントミラー接続され、前記第２，第３お
よび第４の回路に定電流を供給する第５の回路（１３，
３０）とを有し、 前記第１，第２および第３の回路を構成するトランジス
タの一端は出力端子（２０）に接続され、前記第１の回
路を構成するトランジスタの他端は抵抗（２４）を介し
て電源に接続され、前記第２の回路を構成するトランジ
スタの他端は第１のＴ／Ｍ回路（９）を介して接地さ
れ、前記第３の回路を構成するトランジスタの他端は第
２のＴ／Ｍ回路（１０）を介して接地され、前記第１の
Ｔ／Ｍ回路に反転UP信号を印加し、前記第２のＴ／Ｍ回
路にDOWN信号を印加することによって、前記出力端子に
電流を供給しまたは前記端子から電流を引き抜くことを
特徴とするＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352895A JP3407493B2 (ja) | 1995-08-22 | 1995-08-22 | チャージポンプ回路およびｐｌｌ回路 |
| US08/589,244 US5663686A (en) | 1995-08-22 | 1996-01-23 | Charge pump circuit and phase locked loop circuit using the charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352895A JP3407493B2 (ja) | 1995-08-22 | 1995-08-22 | チャージポンプ回路およびｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964728A JPH0964728A (ja) | 1997-03-07 |
| JP3407493B2 true JP3407493B2 (ja) | 2003-05-19 |
Family
ID=16640691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21352895A Expired - Fee Related JP3407493B2 (ja) | 1995-08-22 | 1995-08-22 | チャージポンプ回路およびｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5663686A (ja) |
| JP (1) | JP3407493B2 (ja) |
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| US6124741A (en) * | 1999-03-08 | 2000-09-26 | Pericom Semiconductor Corp. | Accurate PLL charge pump with matched up/down currents from Vds-compensated common-gate switches |
| JP3959886B2 (ja) | 1999-03-24 | 2007-08-15 | 松下電工株式会社 | 照明器具 |
| DE19934723A1 (de) * | 1999-07-23 | 2001-02-01 | Infineon Technologies Ag | Steuerbare Stromquellenschaltung und hiermit ausgestatteter Phasenregelkreis |
| JP3356277B2 (ja) * | 1999-09-14 | 2002-12-16 | 日本電気株式会社 | チャージポンプ回路及びｐｌｌ回路 |
| US6229345B1 (en) | 1999-09-15 | 2001-05-08 | Cypress Semiconductor Corp. | High speed charge-pump |
| FR2807587B1 (fr) * | 2000-04-11 | 2002-06-28 | Thomson Csf | Synthetiseur fractionnaire comportant une compensation de la gigue de phase |
| JP2003218694A (ja) * | 2002-01-28 | 2003-07-31 | Sony Corp | チャージポンプ回路およびこれを用いたｐｌｌ回路 |
| TWI266484B (en) * | 2004-12-07 | 2006-11-11 | Via Tech Inc | A fast-switch charge pump and loop filter for high-speed dual-power phase lock loop |
| US7777541B1 (en) | 2006-02-01 | 2010-08-17 | Cypress Semiconductor Corporation | Charge pump circuit and method for phase locked loop |
| US8217691B2 (en) * | 2009-10-30 | 2012-07-10 | Texas Instruments Incorporated | Low power clocking scheme for a pipelined ADC |
| WO2020215294A1 (zh) | 2019-04-25 | 2020-10-29 | 华为技术有限公司 | 电荷泵、锁相环电路及时钟控制装置 |
| US11088696B2 (en) * | 2019-12-31 | 2021-08-10 | Texas Instruments Incorporated | Charge pump |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758594B2 (ja) * | 1985-11-21 | 1998-05-28 | 日本電気株式会社 | チャージポンプ回路 |
| US5362990A (en) * | 1993-06-02 | 1994-11-08 | Motorola, Inc. | Charge pump with a programmable pump current and system |
| US5497127A (en) * | 1994-12-14 | 1996-03-05 | David Sarnoff Research Center, Inc. | Wide frequency range CMOS relaxation oscillator with variable hysteresis |
-
1995
- 1995-08-22 JP JP21352895A patent/JP3407493B2/ja not_active Expired - Fee Related
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1996
- 1996-01-23 US US08/589,244 patent/US5663686A/en not_active Expired - Fee Related
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