JP3931025B2 - 自己バイアス調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路に関し、特に、内部回路に適切な信号を供給する自己バイアス調整回路に関するものである。
【０００２】
【従来の技術】
従来の自己バイアス調整回路として、たとえば、文献「Design Considerations for Very-High-Speed Si-Bipolar IC’s Operating up to 50Gb/s」、H.-M.Rein著（IEEE Journal of Solid-State Circuits,vol.31,no.8,pp.1076-1090,August 1996）に開示された自己バイアス調整回路が知られている。図６は、この従来の自己バイアス調整回路を含む集積回路の概略構成を示す図である。この集積回路８２は、他の集積回路８１の出力回路８４からの信号電流Ｉ８０を、信号伝送線路８６を介して入力する入力端子８７と、集積回路８２の電源の高電位側８２ａと入力端子８７との間に設けた終端抵抗８８（抵抗値ＲＳ８０）と、内部回路８９とを備えている。
【０００３】
集積回路８１の電源の低電位側８１ｂと集積回路８２の電源の低電位側８２ｂとの間には、電位差ＶＧＡＰ８０が生じる。集積回路８１の出力回路８４は、信号電流源８５を有し、信号電流源８５から信号伝送線路８６に信号電流Ｉ８０を出力する。終端抵抗８８は自己バイアス調整回路９１を構成する。集積回路８１の電源電圧と集積回路８２の電源電圧は等しい。すなわち、式（１）が成り立つ。
（ＶＣＣ８１−ＶＥＥ８１）＝（ＶＣＣ８２−ＶＥＥ８２） ・・・(１）
【０００４】
ただし、ＶＣＣ８１は、集積回路８１の電源の高電位側８１ａの電圧であり、ＶＥＥ８１は、集積回路８１の電源の低電位側８１ｂの電圧であり、ＶＣＣ８２は、集積回路８２の電源の高電位側８２ａの電圧であり、ＶＥＥ８２は、集積回路８２の電源の低電位側８２ｂの電圧である。内部回路８９は、単相出力のものであってもよいし、差動出力のものであってもよい。出力回路８４の出力インピーダンスは信号伝送線路８６のインピーダンスに等しい。また、終端抵抗８８のインピーダンスは信号伝送線路８６のインピーダンスに等しい。内部回路８９は、数ＫΩ以上の高入力インピーダンスを有する。
【０００５】
出力回路８４から出力される信号電流Ｉ８０は、信号伝送線路８６，入力端子８７および終端抵抗８８を介して集積回路８２の電源の高電位側８２ａに流れる。電位差ＶＧＡＰ８０が０ボルトであるとすると、入力端子８７および９０における直流電圧ＶＤＣ８０は式（２）で表すことができる。また、入力端子８７および９０における信号振幅（信号電圧の振幅）ＶＡＣ８０は式（３）で表すことができる。
【０００６】
ＶＤＣ８０＝ＶＣＣ８２−（Ｉ８０×ＲＳ８０）／２ ・・・（２）
ＶＡＣ８０＝Ｉ８０×ＲＳ８０ ・・・（３）
式（２）および式（３）で表される信号電圧に対応して内部回路８９のバイアス設計を行うことによって、内部回路８９を正常に動作させることができる。このように、インピーダンス整合の機能と終端の機能とを兼ね備えた終端抵抗８８による簡単な回路で自己バイアス調整回路を構成することができる。
【０００７】
ここで、集積回路８１と集積回路８２は、必ずしも同一基板上あるいは同一筐体内に実装されるとは限らない。また、集積回路８１と集積回路８２が同一の基板上に実装されている場合であっても、基板上でパターンを引き回すために、パターン抵抗による電圧降下が生じる場合がある。これらの理由から、電位差ＶＧＡＰ８０が０ボルトにならない場合がある。この場合、電圧ＶＥＥ８２を基準とすると、直流電圧ＶＤＣ８０および信号振幅ＶＡＣ８０は、式（４）および式（５）でそれぞれ表すことができる。
【０００８】
式（４）式から、入力端子８７および９０における直流電圧ＶＤＣ８０は、内部回路８９が正常に動作することが可能な設計値からＶＧＡＰ８０ボルトだけずれる。また式（５）式から、入力端子８７および９０における信号振幅ＶＡＣ８０は、設計値から（−２×ＶＧＡＰ８０）ボルトだけずれる。
【０００９】
このような、電位差ＶＧＡＰ８０による信号電圧のずれを回避する従来の自己バイアス調整回路として、入力信号を伝達する信号線路上にコンデンサを挿入し、そのコンデンサを信号成分が透過したあと、その信号成分に、式（２）に示した直流電圧を重畳するものがある。この自己バイアス調整回路では、信号線路上に挿入したコンデンサによって、電位差ＶＧＡＰ８０の影響を抑えている。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述した従来の自己バイアス調整回路（Design Considerations for Very-High-Speed Si-Bipolar IC’s Operating up to 50Gb/s」）によれば、電位差ＶＧＡＰ８０の影響を抑える機能を持たないため、内部回路８９の入力端子９０におけるバイアス電圧および信号振幅のずれが発生し、内部回路８９が適切に動作しない場合があり、また、信号振幅が劣化するという問題点があった。
【００１１】
また、前述したコンデンサを有する従来の自己バイアス調整回路によれば、入力信号を伝達する信号線路上にコンデンサを挿入するため、入力信号が広帯域の周波数成分を有する場合、入力信号の低周波成分が減衰し、入力信号が劣化するという問題点があった。また、広帯域な信号成分を通過させることができるように、コンデンサの容量値を大きく設定すると（たとえば、１ｎＦ以上）、コンデンサが大型化するため、集積回路内部にコンデンサを形成することが困難となり、集積回路外部にコンデンサを設けなければならず、周辺機器が大型化し、また、コストが上昇するという問題点があった。
【００１２】
この発明は、上記に鑑みてなされたものであって、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することが可能な自己バイアス調整回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、この発明にかかる自己バイアス調整回路にあっては、内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路において、前記入力信号のバイアス電圧を検出する検出手段と、前記検出手段の検出結果に基づいて、前記バイアス電圧を所定値に補正する補正電圧を前記入力信号に重畳し、該重畳した信号を前記内部回路に出力する重畳手段と、を具備し、前記重畳手段は、前記入力信号を入力する入力端子と前記内部回路の入力端子との間に設けた第１の抵抗と、前記第１の抵抗に並列接続した容量と、前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する直流電流出力手段と、を有することを特徴とする。
【００１４】
この発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。また、重畳手段が、入力信号を入力する入端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００１５】
つぎの発明にかかる自己バイアス調整回路にあっては、内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路において、前記入力信号のバイアス電圧を検出する検出手段と、前記検出手段の検出結果に基づいて、前記入力信号を駆動する低電位側の電源電圧と前記内部回路を駆動する低電位側の電源電圧との電位差に応ずる前記バイアス電圧への補正電圧を前記入力信号に重畳し、該重畳した信号を前記内部回路に出力する重畳手段と、を具備することを特徴とする。
【００１６】
この発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、入力信号を駆動する低電位側の電源電圧と前記内部回路を駆動する低電位側の電源電圧との電位差に応ずるバイアス電圧への補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００１７】
つぎの発明にかかる自己バイアス調整回路にあっては、前記重畳手段が、前記入力信号を入力する入力端子と前記内部回路の入力端子との間に設けた第１の抵抗と、前記第１の抵抗に並列接続した容量と、前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する直流電流出力手段と、を有することを特徴とする。
【００１８】
この発明によれば、重畳手段が、入力信号を入力する入力端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００１９】
つぎの発明にかかる自己バイアス調整回路にあっては、前記直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第２の抵抗および第３の抵抗と、前記第２の抵抗の他端をエミッタに接続し、前記第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、前記第３の抵抗の他端をエミッタに接続し、前記第１のトランジスタのベースをベースおよびコレクタに接続した第２のトランジスタと、前記第２のトランジスタのコレクタと前記検出手段との間に設けた第４の抵抗と、を有することを特徴とする。
【００２０】
この発明によれば、直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第２の抵抗および第３の抵抗と、第２の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第３の抵抗の他端をエミッタに接続し、第１のトランジスタのベースをベースおよびコレクタに接続した第２のトランジスタと、第２のトランジスタのコレクタと前記検出手段との間に設けた第４の抵抗とを有する。これにより、検出結果に応じた直流電流を出力することができる。
【００２１】
つぎの発明にかかる自己バイアス調整回路にあっては、前記入力信号は、正相入力信号および逆相入力信号を含み、前記検出手段が、前記正相入力信号を入力する正相入力端子と前記逆相入力信号を入力する逆相入力端子との間に直列に設けた複数の終端抵抗を有し、該複数の終端抵抗によって入力信号を終端するとともに、該複数の終端抵抗によって分圧した分圧電圧を検出結果として出力することを特徴とする。
【００２２】
この発明によれば、検出手段が、正相入力信号を入力する正相入力端子と逆相入力信号を入力する逆相入力端子との間に直列に設けた複数の終端抵抗を有し、該複数の終端抵抗によって入力信号を終端するとともに、該複数の終端抵抗によって分圧した分圧電圧を検出結果として出力する。これにより、簡単な回路によって検出手段を構成することができる。
【００２３】
つぎの発明にかかる自己バイアス調整回路にあっては、前記入力信号が、正相入力信号および逆相入力信号を含み、前記重畳手段が、前記正相入力信号を入力する正相入力端子と前記内部回路の正相入力端子との間に設けた第１の抵抗と、前記第１の抵抗に並列接続した第１の容量と、前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する第１の直流電流出力手段と、前記逆相入力信号を入力する逆相入力端子と前記内部回路の逆相入力端子との間に設けた第２の抵抗と、前記第２の抵抗に並列接続した第２の容量と、前記第２の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する第２の直流電流出力手段と、を有することを特徴とする。
【００２４】
この発明によれば、重畳手段が、正相入力信号を入力する正相入力端子と内部回路の正相入力端子との間に設けた第１の抵抗と、第１の抵抗に並列接続した第１の容量と、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第１の直流電流出力手段と、逆相入力信号を入力する逆相入力端子と内部回路の逆相入力端子との間に設けた第２の抵抗と、第２の抵抗に並列接続した第２の容量と、第２の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第２の直流電流出力手段と、を有する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００２５】
つぎの発明にかかる自己バイアス調整回路にあっては、前記第１の直流電流出力手段および前記第２の直流電流出力手段が、一体に設けられ、電源の低電位側または電源の高電位側を一端に接続した第３の抵抗，第４の抵抗および第５の抵抗と、前記第３の抵抗の他端をエミッタに接続し、前記第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、前記第４の抵抗の他端をエミッタに接続し、前記第２の抵抗の内部回路側端子をコレクタに接続した第２のトランジスタと、前記第５の抵抗の他端をエミッタに接続し、前記第１のトランジスタおよび前記第２のトランジスタのベースをベースおよびコレクタに接続した第３のトランジスタと、前記第３のトランジスタのコレクタと前記検出手段との間に設けた第６の抵抗と、を有することを特徴とする。
【００２６】
この発明によれば、第１の直流電流出力手段および第２の直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第３の抵抗，第４の抵抗および第５の抵抗と、第３の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第４の抵抗の他端をエミッタに接続し、第２の抵抗の内部回路側端子をコレクタに接続した第２のトランジスタと、第５の抵抗の他端をエミッタに接続し、第１のトランジスタおよび第２のトランジスタのベースをベースおよびコレクタに接続した第３のトランジスタと、第３のトランジスタのコレクタと検出手段との間に設けた第６の抵抗と、を有する。これにより、検出結果に応じた直流電流を出力することができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照して詳細に説明する。なお、この実施の形態により、この発明が限定されるものではない。
【００２８】
実施の形態１．
図１は、この発明の実施の形態１にかかる集積回路の概略構成を示す図である。この集積回路２は、他の集積回路１の出力回路４からの信号電流Ｉ１を、信号伝送線路６を介して入力する入力端子７と、集積回路２の電源の高電位側２ａと入力端子７との間に設けた終端抵抗８（抵抗値ＲＳ１）と、内部回路９と、入力端子７を介して入力された入力信号のバイアス電圧を検出する検出回路１１ａと、集積回路２の入力端子７と内部回路９の入力端子１０との間に設けられ、検出回路１１ａの検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳する重畳回路１１ｂとを備えている。
【００２９】
集積回路１の電源の低電位側１ｂと集積回路２の電源の低電位側２ｂとの間には、電位差ＶＧＡＰ１が生じる。集積回路１の出力回路４は、信号電流源５を有し、信号電流源５から信号伝送線路６に信号電流Ｉ１を出力する。終端抵抗８，検出回路１１ａおよび重畳回路１１ｂは、自己バイアス調整回路１１を構成する。集積回路１の電源電圧と集積回路２の電源電圧は等しい。すなわち、式（６）が成り立つ。
（ＶＣＣ１−ＶＥＥ１）＝（ＶＣＣ２−ＶＥＥ２） ・・・（６）
【００３０】
ただし、ＶＣＣ１は、集積回路１の電源の高電位側１ａの電圧であり、ＶＥＥ１は、集積回路１の電源の低電位側１ｂの電圧であり、ＶＣＣ２は、集積回路２の電源の高電位側２ａの電圧であり、ＶＥＥ２は、集積回路２の電源の低電位側２ｂの電圧である。内部回路９は、単相出力のものであってもよいし、差動出力のものであってもよい。出力回路４の出力インピーダンスは信号伝送線路６のインピーダンスに等しい。また、終端抵抗８のインピーダンスは信号伝送線路６のインピーダンスに等しい。内部回路９は、数ＫΩ以上の高入力インピーダンスを有する。
【００３１】
出力回路４から出力される信号電流Ｉ１は、信号伝送線路６，入力端子７および終端抵抗８を介して集積回路２の電源の高電位側２ａに流れる。電位差ＶＧＡＰ１が０ボルトであるとすると、入力端子７における直流電圧ＶＤＣ１は式（７）で表すことができる。また、入力端子７における信号振幅ＶＡＣ１は式（８）で表すことができる。
ＶＤＣ１＝ＶＣＣ２−（Ｉ１×ＲＳ１）／２ ・・・（７）
ＶＡＣ１＝Ｉ１×ＲＳ１ ・・・（８）
【００３２】
式（７）および式（８）で表される信号電圧に対応して内部回路９のバイアス設計を行う。しかし、前述した従来の集積回路と同様に、電位差ＶＧＡＰ１が０ボルトにならない場合がある。この場合、電圧ＶＥＥ２を基準とすると、直流電圧ＶＤＣ１および信号振幅ＶＡＣ１は、式（９）および式（１０）でそれぞれ表すことができる。
ＶＤＣ１＝ＶＣＣ２−（Ｉ１×ＲＳ１）／２＋ＶＧＡＰ１ ・・・（９）
ＶＡＣ１＝（Ｉ１×ＲＳ１）−２ＶＧＡＰ１ ・・・（１０）
【００３３】
検出回路１１ａは、高入力インピーダンスを有し、入力端子７における入力信号のバイアス電圧を検出する。重畳回路１１ｂは、検出回路１１ａの検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳する。すなわち、電位差ＶＧＡＰ１の逆符号の値（−ＶＧＡＰ１）ボルトの電圧を入力信号に重畳する。これにより、電位差ＶＧＡＰ１が発生しても、入力信号のバイアス電圧を補正し、式（７）を満足するバイアス電圧を有する信号を内部回路９に出力することができ、内部回路９を適切に動作させることができる。
【００３４】
また、重畳回路１１ｂは、電圧を入力信号に重畳する際に、入力端子７における入力信号のバイアス電圧を変動させないように、高入力インピーダンスに設定する。ただし、重畳回路１１ｂは、通過帯域の劣化を防止するために、高周波成分に対しては低入力インピーダンスに設定する。集積回路２の入力インピーダンスは、終端抵抗８の抵抗値ＲＳ１によって定まり、信号伝送線路６に対するインピーダンス整合がとれ、入力端子７において低反射特性が得られる。これにより、高周波の信号成分を有する信号に対しても自己バイアス調整回路１１を適用することが可能となる。
【００３５】
図２は、図１に示した検出回路１１ａおよび重畳回路１１ｂの概略構成を示す図である。検出回路１１ａは、入力端子７と電源の低電位側２ｂとの間に直列に設けた抵抗２２，２３（抵抗値Ｒ１，Ｒ２）を備える。また、重畳回路１１ｂは、集積回路２の入力端子７と内部回路９の入力端子１０との間に設けた抵抗２１（抵抗値ＲＰ）と、抵抗２１に並列接続したコンデンサ２４と、抵抗２１の内部回路側端子に、検出回路１１ａの検出結果に応じた直流電流を出力する直流電流出力回路２５とを備える。
【００３６】
検出回路１１ａは、抵抗２２，２３によって分圧した分圧電圧を検出結果として重畳回路１１ｂの直流電流出力回路２５に出力する。直流電流出力回路２５は、検出回路１１ａの検出結果に応じた直流電流を出力する。抵抗２１，２２および２３の抵抗値は、数ＫΩ程度であり、コンデンサ２４の容量値は、数百ｎＦ程度である。直流電流出力回路２５は、数ＫΩ程度の高入力インピーダンスを有する。
【００３７】
図３は、図２に示した直流電流出力回路２５の概略構成を示す図である。直流電流出力回路２５は、電源の高電位側２ａを一端に接続した抵抗３１，３２（抵抗値Ｒ３，Ｒ４）と、抵抗３１の他端をエミッタに接続し、内部回路９の入力端子１０をコレクタに接続したＰＮＰ型トランジスタ３３と、抵抗３２の他端をエミッタに接続し、ＰＮＰ型トランジスタ３３のベースをベースおよびコレクタに接続したＰＮＰ型トランジスタ３４と、ＰＮＰ型トランジスタ３４のコレクタと検出回路１１ａとの間に設けた抵抗３０（抵抗値Ｒ５）とを備える。ＰＮＰ型トランジスタ３３および３４は、サイズが同一であり、カレントミラー回路を構成する。
【００３８】
以上の構成において、実施の形態１の動作について説明する。実施の形態１の動作では、まず、検出回路１１ａが入力信号のバイアス電圧を検出する。すなわち、分割抵抗２２，２３によって分圧電圧ＶＣを生成し、分圧電圧ＶＣを検出結果として直流電流出力回路２５の電流制御端子（抵抗３０の一端）に出力する。電圧ＶＣは、式（１１）で表される。
ＶＣ＝（（ＶＣＣ２−（Ｉ１×ＲＳ１）／２）＋ＶＧＡＰ１）×（Ｒ２／（Ｒ１＋Ｒ２）） ・・・（１１）
電圧ＶＣは電位差ＶＧＡＰ１の増加にともなって増加する。
【００３９】
直流電流出力回路２５の出力電流ＩＰは、電流制御端子の電圧ＶＣによって制御される。ＰＮＰ型トランジスタ３３，３４のベース・エミッタ間電圧をＶＢＥ１とすると、電流ＩＰは、式（１２）で表される。
ＩＰ＝（ＶＣＣ２−ＶＣ−ＶＢＥ１）／（Ｒ４＋Ｒ５） ・・・（１２）
電流ＩＰは、電圧ＶＣが低下するに従って上昇し、電圧ＶＣが上昇するに従って低下する。電流ＩＰは、集積回路１の出力回路４からの信号電流Ｉ１の１／１０以下の値になるように設定する。これにより、集積回路２の入力端子７における信号電圧レベルの変動を無視することができる。さらに、電流ＩＰは、内部回路９の引き込み電流の１０倍以上の値になるように設定する。これにより、内部回路９の入力端子１０における信号電圧レベル変動を無視することができる。
【００４０】
直流電流出力回路２５から出力された電流ＩＰは、抵抗２１を流れる。これにより、入力端子７に発生した信号電圧に対し、式（１３）で表される直流電圧ＶＰが重畳される。
ＶＰ＝ＲＰ×ＩＰ ・・・（１３）
直流電流出力回路２５は、電圧ＶＣの変化にともなって電流ＩＰを変化させ、直流電圧ＶＰを変化させる。ＶＰ＝（−ＶＧＡＰ１）になるように直流電流出力回路２５を設定することによって、入力信号のバイアス電圧を補正することができ、ＶＧＡＰ１が０ボルトの場合の信号電圧に対応してバイアス設計した内部回路９を適切に動作させることができる。
【００４１】
また、高抵抗値を有する抵抗２１を信号線路上に挿入すると、信号周波数成分の通過帯域に劣化が生じるので、通過帯域を向上させるために、高周波成分に対して低インピーダンスになるように、コンデンサ２４の容量値を設定する。これにより、高周波信号成分に対して低インピーダンスを実現し、高周波信号成分を劣化させずに、直流電圧成分だけを抵抗２１を介して入力信号に重畳することができる。
【００４２】
前述したように、実施の形態１によれば、高入力インピーダンスを有する検出回路１１ａと低周波成分に対して高入力インピーダンスを有する重畳回路１１ｂとを用いることによって、集積回路２の入力端子７における入力信号のバイアス電圧の変動を防ぎ、また、簡単な終端構成を実現することができる。また、検出回路１１ａが、入力信号のバイアス電圧を検出し、重畳回路１１ｂが、検出回路１１ａの検出結果に基づいて、電位差ＶＧＡＰ１と逆符号の（−ＶＧＡＰ１）ボルトの直流電圧を入力信号に重畳するため、電位差ＶＧＡＰ１による内部回路９の動作不良および信号振幅の劣化を防ぐことができる。さらに、大容量のコンデンサを信号線路に挿入する必要がないため、周辺回路の増大を抑え、集積回路内部において、高周波から低周波に至るまで広帯域な信号周波数成分に対し、信号振幅を劣化させずに入力信号のバイアス電圧を補正することができる。
【００４３】
なお、前述した実施の形態１では、終端抵抗８の一端を電源の高電位側２ａに接続した例を挙げたが、集積回路２の終端条件に応じて終端抵抗８の一端を電源の低電位側２ｂまたは任意のバイアス電圧端子に接続してもよく、同様の効果を得ることができる。また、ＰＮＰ型トランジスタを用い、カレントミラー電流源の抵抗３１，３２の一端を電源の高電位側２ａに接続し，抵抗２３の一端を電源の低電位側２ｂに接続した例を挙げたが、集積回路２の内部回路構成に応じて、ＰＮＰ型トランジスタに代えてＮＰＮ型トランジスタを用い、カレントミラー電流源の抵抗３１，３２の一端を電源の低電位側２ｂに接続し、抵抗２３の一端を電源の高電位側２ａに接続してもよく、同様の効果を得ることができる。
【００４４】
実施の形態２．
図４は、この発明の実施の形態２にかかる集積回路の概略構成を示す図である。この集積回路４２は、差動信号を取り扱う他の集積回路４１の差動出力回路４４からの正相信号を、正相信号伝送線路４６ａを介して入力する正相入力端子４７ａと、差動出力回路４４の逆相信号を、逆相信号伝送線路４６ｂを介して入力する逆相入力端子４７ｂと、正相入力端子４７ａと逆相入力端子４７ｂとの間に直列に設けた終端抵抗４８ａ，４８ｂ（抵抗値ＲＳＰ，ＲＳＮ）と、差動内部回路４９と、集積回路４２の正相入力端子４７ａおよび逆相入力端子４７ｂと差動内部回路４９の正相入力端子５０ａおよび逆相入力端子５０ｂとの間に設けられ、バイアス電圧を所定値に補正する補正電圧を正相入力信号および逆相入力信号にそれぞれ重畳する重畳回路５１ｂとを備えている。
【００４５】
集積回路４１の電源の低電位側４１ｂと集積回路４２の電源の低電位側４２ｂとの間には、電位差ＶＧＡＰ４０が生じる。集積回路４１の差動出力回路４４は、差動信号を取り扱い、正相信号伝送線路４６ａに正相信号を出力し、逆相信号伝送線路４６ｂに逆相信号を出力する。終端抵抗４８ａ，４８ｂは、入力信号のバイアス電圧を検出する検出回路５１ａを構成する。検出回路５１ａおよび重畳回路５１ｂは、自己バイアス調整回路５１を構成する。
【００４６】
集積回路４１の電源電圧と集積回路４２の電源電圧は等しい。すなわち、式（１４）が成り立つ。
（ＶＣＣ４１−ＶＥＥ４１）＝（ＶＣＣ４２−ＶＥＥ４２）・・・（１４）
ただし、ＶＣＣ４１は、集積回路４１の電源の高電位側４１ａの電圧であり、ＶＥＥ４１は、集積回路４１の電源の低電位側４１ｂの電圧であり、ＶＣＣ４２は、集積回路４２の電源の高電位側４２ａの電圧であり、ＶＥＥ４２は、集積回路４２の電源の低電位側４２ｂの電圧である。
【００４７】
重畳回路５１ｂは、集積回路４２の正相入力端子４７ａと差動内部回路４９の正相入力端子５０ａとの間に設けた抵抗６１ａ（抵抗値ＲＰＰ）と、抵抗６１ａに並列接続したコンデンサ６４ａと、抵抗６１ａの内部回路側端子に、検出回路５１ａの検出結果に応じた直流電流ＩＰＰを出力する直流電流出力回路６５ａと、集積回路４２の逆相入力端子４７ｂと差動内部回路４９の逆相入力端子５０ｂとの間に設けた抵抗６１ｂ（抵抗値ＲＰＮ）と、抵抗６１ｂに並列接続したコンデンサ６４ｂと、抵抗６１ｂの内部回路側端子に、検出回路５１ａの検出結果に応じた直流電流ＩＰＮを出力する直流電流出力回路６５ｂとを備え、検出回路５１ａの検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を正相入力信号および逆相入力信号にそれぞれ重畳する。
【００４８】
終端抵抗４８ａの抵抗値は、正相信号伝送線路４６ａのインピーダンス値に等しい。また、終端抵抗４８ｂの抵抗値は、逆相信号伝送線路４６ｂのインピーダンス値に等しい。抵抗６１ａ，６１ｂは、数ＫΩ程度の抵抗値を有する。コンデンサ６４ａ，６４ｂは、数百ｎＦ程度の容量値を有する。直流電流出力回路６５ａ，６５ｂは、数ＫΩ程度の高入力インピーダンスを有する。内部回路９は、高入力インピーダンスを有する。これにより、集積回路４２の正相入力端子４７ａおよび逆相入力端子４７ｂの入力インピーダンスは、終端抵抗４８ａおよび４８ｂによって定まり、正相信号伝送線路４６ａおよび逆相信号伝送線路４６ｂに対してインピーダンス整合がとれる。
【００４９】
高周波の周波数成分を有する信号においても、集積回路４２の正相入力端子４７ａ，逆相入力端子４７ｂにおいて、それぞれ低反射特性が得られ、抵抗６１ａ，６１ｂおよびコンデンサ６４ａ，６４ｂを付加することによる高周波信号成分の劣化はない。集積回路４１からの信号電流ＩＤは、正相入力端子４７ａ，終端抵抗４８ａおよび４８ｂを介し、逆相入力端子４７ｂに流れ込む状態と、逆相入力端子４７ｂから引き込む状態をつくり出し、式（１５）で表される差動信号電圧ＶＤを発生させる。
ＶＤ＝ＩＤ×（ＲＳＰ＋ＲＳＮ） ・・・（１５）
抵抗６１ａ，６１ｂおよびコンデンサ６４ａ，６４ｂを付加することによる差動信号電圧ＶＤの劣化はない。
【００５０】
図５は、図４に示した直流電流出力回路６５ａ，６５ｂの概略構成を示す図である。直流電流出力回路６５ａ，６５ｂは、一体に設けられ、電源の高電位側４２ａを一端に接続した抵抗７２，７３，７４（抵抗値Ｒ１１，Ｒ１２，Ｒ１３）と、抵抗７２の他端をエミッタに接続し、差動内部回路４９の正相入力端子５０ａをコレクタに接続したＰＮＰ型トランジスタ７５と、抵抗７４の他端をエミッタに接続し、差動内部回路４９の逆相入力端子５０ｂをコレクタに接続したＰＮＰ型トランジスタ７７と、抵抗７３の他端をエミッタに接続し、ＰＮＰ型トランジスタ７５および７７のベースをベースおよびコレクタに接続したＰＮＰ型トランジスタ７６と、ＰＮＰ型トランジスタ７６のコレクタと検出回路４８との間に設けた抵抗７１（抵抗値Ｒ１０）とを備える。
【００５１】
ＰＮＰ型トランジスタ７５，７６および７７は、サイズが同一であり、カレントミラー回路を構成する。抵抗７２，７３，７４の抵抗値Ｒ１１，Ｒ１２，Ｒ１３は、全て等しく、Ｒ１１＝Ｒ１２＝Ｒ１３の関係が成り立つ。
【００５２】
以上の構成において、実施の形態２の動作について説明する。実施の形態２の動作では、まず、検出回路５１ａが入力信号のバイアス電圧を検出する。すなわち、分割抵抗４８ａ，４８ｂによって、集積回路４２の正相入力端子４７ａと逆相入力端子４７ｂとのオフセット電圧であるコモンモード電圧ＶＣＭを生成し、コモンモード電圧ＶＣＭを検出結果として直流電圧出力回路６５ａ，６５ｂの電流制御端子（抵抗７１の一端）に出力する。
【００５３】
直流電流出力回路６５ａの出力電流ＩＰＰおよび直流電流出力回路６５ｂの出力電流ＩＰＮは、コモンモード電圧ＶＣＭによって制御される。ＰＮＰ型トランジスタ７５〜７７のベース・エミッタ間電圧をＶＢＥ２とすると、電流ＩＰＰおよび電流ＩＰＮは、式（１６）で表される。
ＩＰＰ＝ＩＰＮ＝（ＶＣＣ２−ＶＣＭ−ＶＢＥ２）／（Ｒ１０＋Ｒ１２）・・・（１６）
電流ＩＰＰ，ＩＰＮは、コモンモード電圧ＶＣＭが低下するに従って上昇し、コモンモード電圧ＶＣＭが上昇するに従って低下する。電流ＩＰＰ，ＩＰＮは、集積回路４１の差動出力回路４４からの信号電流ＩＤの１／１０以下の値になるように設定する。これにより、集積回路４２の入力端子４７ａ，４７ｂにおける信号電圧レベルの変動を無視することができる。さらに、電流ＩＰＰ，ＩＰＮは、差動内部回路４９の引き込み電流の１０倍以上の値になるように設定する。これにより、差動内部回路４９の入力端子５０ａ，５０ｂにおける信号電圧レベル変動を無視することができる。
【００５４】
直流電流出力回路６５ａ，６５ｂからそれぞれ出力された電流ＩＰＰ，ＩＰＮは、抵抗６１ａ，６１ｂをそれぞれ流れる。これにより、入力端子４７ａ，４７ｂに発生した信号電圧に対し、式（１７），式（１８）で表される直流電圧ＶＰＰ，ＶＰＮがそれぞれ重畳される。
ＶＰＰ＝ＲＰＰ×ＩＰＰ ・・・（１７）
ＶＰＮ＝ＲＰＮ×ＩＰＮ ・・・（１８）
【００５５】
電位差ＶＧＡＰ４０が発生すると、コモンモード電圧ＶＣＭにＶＧＡＰ４０ボルトの電圧が加算され、電位差ＶＧＡＰ４０が増えるに従ってコモンモード電圧ＶＣＭが大きくなる。直流電流出力回路６５ａ，６５ｂは、コモンモード電圧ＶＣＭの変化にともなって電流ＩＰＰ，ＩＰＮをそれぞれ変化させ、直流電圧ＶＰＰ，ＶＰＮをそれぞれ変化させる。ＶＰＰ＝ＶＰＮ＝（−ＶＧＡＰ４０）になるように直流電流出力回路６５ａ，６５ｂをそれぞれ設定することによって、入力信号のバイアス電圧を補正することができ、ＶＧＡＰ４０が０ボルトの場合の信号電圧に対応してバイアス設計した差動内部回路４９を適切に動作させることができる。
【００５６】
また、高抵抗値を有する抵抗６１ａ，６１ｂを信号線路上に挿入すると、信号周波数成分の通過帯域に劣化が生じるので、通過帯域を向上させるために、高周波成分に対して低インピーダンスになるように、コンデンサ６４ａ，６４ｂの容量値を設定する。これにより、高周波信号成分に対して低インピーダンスを実現し、高周波信号成分を劣化させずに、直流電圧成分だけを抵抗６１ａ，６１ｂを介して入力信号に重畳することができる。
【００５７】
前述したように、実施の形態２によれば、信号線路上に高抵抗値を有する抵抗６１ａ，６１ｂを設けるため、集積回路４２の入力インピーダンスは終端抵抗４８ａ，４８ｂによって定まり、簡単な終端構成を実現することができる。また、集積回路４２における正相入力端子４７ａと逆相入力端子４７ｂとのコモンモード電圧ＶＣＭを検出し、コモンモード電圧ＶＣＭを用いて、直流電圧ＶＰＰ，ＶＰＮがそれぞれ（−ＶＧＡＰ）ボルトになるように、直流電圧出力回路６５ａ，６５ｂの出力電流ＩＰＰ，ＩＰＮをそれぞれ制御し、集積回路４２の入力信号に直流電圧ＶＰＰ，ＶＰＮを重畳する。
【００５８】
これにより、電位差ＶＧＡＰ４０による差動内部回路４９の動作不良および信号振幅の劣化を防ぐことができる。さらに、大容量のコンデンサを信号線路に挿入する必要がないため、周辺回路の増大を抑え、集積回路内部において、高周波から低周波に至るまで広帯域な信号周波数成分に対し、信号振幅を劣化させずに入力信号のバイアス電圧を補正することができる。
【００５９】
なお、前述した実施の形態２においては、ＰＮＰ型トランジスタを用い、カレントミラー電流源の抵抗７２，７３および７４の一端を電源の高電位側４２ａに接続した例を挙げたが、集積回路４２の内部回路構成に応じて、ＰＮＰ型トランジスタに代えてＮＰＮ型トランジスタを用い、カレントミラー電流源の抵抗７２，７３および７４の一端を電源の低電位側４２ｂに接続してもよく、同様の効果を得ることができる。また、前述した実施の形態１，２では、自己バイアス調整回路を集積回路に適用する場合を例に挙げて説明したが、集積回路に限らず、ディスクリートな回路に適用してもよく、この場合も同様の効果を得ることができる。
【００６０】
【発明の効果】
以上説明したとおり、この発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。また、重畳手段が、入力信号を入力する入端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６１】
つぎの発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、入力信号を駆動する低電位側の電源電圧と内部回路を駆動する低電位側の電源電圧との電位差に応ずるバイアス電圧への補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６２】
つぎの発明によれば、重畳手段が、入力信号を入力する入力端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６３】
つぎの発明によれば、直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第２の抵抗および第３の抵抗と、第２の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第３の抵抗の他端をエミッタに接続し、第１のトランジスタのベースをベースおよびコレクタに接続した第２のトランジスタと、第２のトランジスタのコレクタと前記検出手段との間に設けた第４の抵抗とを有するため、検出結果に応じた直流電流を出力することができる、という効果を奏する。
【００６４】
つぎの発明によれば、検出手段が、正相入力信号を入力する正相入力端子と逆相入力信号を入力する逆相入力端子との間に直列に設けた複数の終端抵抗を有し、該複数の終端抵抗によって入力信号を終端するとともに、該複数の終端抵抗によって分圧した分圧電圧を検出結果として出力する。これにより、簡単な回路によって検出手段を構成することができるため、コストを低減することができる、という効果を奏する。
【００６５】
つぎの発明によれば、重畳手段が、正相入力信号を入力する正相入力端子と内部回路の正相入力端子との間に設けた第１の抵抗と、第１の抵抗に並列接続した第１の容量と、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第１の直流電流出力手段と、逆相入力信号を入力する逆相入力端子と内部回路の逆相入力端子との間に設けた第２の抵抗と、第２の抵抗に並列接続した第２の容量と、第２の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第２の直流電流出力手段と、を有する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６６】
つぎの発明によれば、第１の直流電流出力手段および第２の直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第３の抵抗，第４の抵抗および第５の抵抗と、第３の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第４の抵抗の他端をエミッタに接続し、第２の抵抗の内部回路側端子をコレクタに接続した第２のトランジスタと、第５の抵抗の他端をエミッタに接続し、第１のトランジスタおよび第２のトランジスタのベースをベースおよびコレクタに接続した第３のトランジスタと、第３のトランジスタのコレクタと検出手段との間に設けた第６の抵抗と、を有するため、検出結果に応じた直流電流を出力することができる、という効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる集積回路の概略構成を示す図である。
【図２】 図１に示した検出回路および重畳回路の概略構成を示す図である。
【図３】 図２に示した直流電流出力回路の概略構成を示す図である。
【図４】 この発明の実施の形態２にかかる集積回路の概略構成を示す図である。
【図５】 図４に示した直流電流出力回路の概略構成を示す図である。
【図６】 従来の自己バイアス調整回路を含む集積回路の構成を示す図である。
【符号の説明】
１，２，４１，４２ 集積回路、１ａ，２ａ，４１ａ，４２ａ 電源の高電位側、１ｂ，２ｂ，４１ｂ，４２ｂ 電源の低電位側、４ 出力回路、５ 信号電流源、６，４６ａ，４６ｂ 信号伝送線路、７，１０，４７ａ，４７ｂ，５０ａ，５０ｂ 入力端子、８，４８ａ，４８ｂ 終端抵抗、９ 内部回路、１１，５１ 自己バイアス調整回路、１１ａ，５１ａ 検出回路、１１ｂ，５１ｂ 重畳回路、２１〜２３，３０〜３２，６１ａ，６１ｂ，７１〜７４ 抵抗、２４，６４ａ，６４ｂ コンデンサ、２５，６５ａ，６５ｂ 直流電流出力回路、３３，３４，７５〜７７ ＰＮＰトランジスタ、４４ 差動出力回路、４９ 差動内部回路。
【発明の属する技術分野】
この発明は、内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路に関し、特に、内部回路に適切な信号を供給する自己バイアス調整回路に関するものである。
【０００２】
【従来の技術】
従来の自己バイアス調整回路として、たとえば、文献「Design Considerations for Very-High-Speed Si-Bipolar IC’s Operating up to 50Gb/s」、H.-M.Rein著（IEEE Journal of Solid-State Circuits,vol.31,no.8,pp.1076-1090,August 1996）に開示された自己バイアス調整回路が知られている。図６は、この従来の自己バイアス調整回路を含む集積回路の概略構成を示す図である。この集積回路８２は、他の集積回路８１の出力回路８４からの信号電流Ｉ８０を、信号伝送線路８６を介して入力する入力端子８７と、集積回路８２の電源の高電位側８２ａと入力端子８７との間に設けた終端抵抗８８（抵抗値ＲＳ８０）と、内部回路８９とを備えている。
【０００３】
集積回路８１の電源の低電位側８１ｂと集積回路８２の電源の低電位側８２ｂとの間には、電位差ＶＧＡＰ８０が生じる。集積回路８１の出力回路８４は、信号電流源８５を有し、信号電流源８５から信号伝送線路８６に信号電流Ｉ８０を出力する。終端抵抗８８は自己バイアス調整回路９１を構成する。集積回路８１の電源電圧と集積回路８２の電源電圧は等しい。すなわち、式（１）が成り立つ。
（ＶＣＣ８１−ＶＥＥ８１）＝（ＶＣＣ８２−ＶＥＥ８２） ・・・(１）
【０００４】
ただし、ＶＣＣ８１は、集積回路８１の電源の高電位側８１ａの電圧であり、ＶＥＥ８１は、集積回路８１の電源の低電位側８１ｂの電圧であり、ＶＣＣ８２は、集積回路８２の電源の高電位側８２ａの電圧であり、ＶＥＥ８２は、集積回路８２の電源の低電位側８２ｂの電圧である。内部回路８９は、単相出力のものであってもよいし、差動出力のものであってもよい。出力回路８４の出力インピーダンスは信号伝送線路８６のインピーダンスに等しい。また、終端抵抗８８のインピーダンスは信号伝送線路８６のインピーダンスに等しい。内部回路８９は、数ＫΩ以上の高入力インピーダンスを有する。
【０００５】
出力回路８４から出力される信号電流Ｉ８０は、信号伝送線路８６，入力端子８７および終端抵抗８８を介して集積回路８２の電源の高電位側８２ａに流れる。電位差ＶＧＡＰ８０が０ボルトであるとすると、入力端子８７および９０における直流電圧ＶＤＣ８０は式（２）で表すことができる。また、入力端子８７および９０における信号振幅（信号電圧の振幅）ＶＡＣ８０は式（３）で表すことができる。
【０００６】
ＶＤＣ８０＝ＶＣＣ８２−（Ｉ８０×ＲＳ８０）／２ ・・・（２）
ＶＡＣ８０＝Ｉ８０×ＲＳ８０ ・・・（３）
式（２）および式（３）で表される信号電圧に対応して内部回路８９のバイアス設計を行うことによって、内部回路８９を正常に動作させることができる。このように、インピーダンス整合の機能と終端の機能とを兼ね備えた終端抵抗８８による簡単な回路で自己バイアス調整回路を構成することができる。
【０００７】
ここで、集積回路８１と集積回路８２は、必ずしも同一基板上あるいは同一筐体内に実装されるとは限らない。また、集積回路８１と集積回路８２が同一の基板上に実装されている場合であっても、基板上でパターンを引き回すために、パターン抵抗による電圧降下が生じる場合がある。これらの理由から、電位差ＶＧＡＰ８０が０ボルトにならない場合がある。この場合、電圧ＶＥＥ８２を基準とすると、直流電圧ＶＤＣ８０および信号振幅ＶＡＣ８０は、式（４）および式（５）でそれぞれ表すことができる。
【０００８】
【０００９】
このような、電位差ＶＧＡＰ８０による信号電圧のずれを回避する従来の自己バイアス調整回路として、入力信号を伝達する信号線路上にコンデンサを挿入し、そのコンデンサを信号成分が透過したあと、その信号成分に、式（２）に示した直流電圧を重畳するものがある。この自己バイアス調整回路では、信号線路上に挿入したコンデンサによって、電位差ＶＧＡＰ８０の影響を抑えている。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述した従来の自己バイアス調整回路（Design Considerations for Very-High-Speed Si-Bipolar IC’s Operating up to 50Gb/s」）によれば、電位差ＶＧＡＰ８０の影響を抑える機能を持たないため、内部回路８９の入力端子９０におけるバイアス電圧および信号振幅のずれが発生し、内部回路８９が適切に動作しない場合があり、また、信号振幅が劣化するという問題点があった。
【００１１】
また、前述したコンデンサを有する従来の自己バイアス調整回路によれば、入力信号を伝達する信号線路上にコンデンサを挿入するため、入力信号が広帯域の周波数成分を有する場合、入力信号の低周波成分が減衰し、入力信号が劣化するという問題点があった。また、広帯域な信号成分を通過させることができるように、コンデンサの容量値を大きく設定すると（たとえば、１ｎＦ以上）、コンデンサが大型化するため、集積回路内部にコンデンサを形成することが困難となり、集積回路外部にコンデンサを設けなければならず、周辺機器が大型化し、また、コストが上昇するという問題点があった。
【００１２】
この発明は、上記に鑑みてなされたものであって、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することが可能な自己バイアス調整回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、この発明にかかる自己バイアス調整回路にあっては、内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路において、前記入力信号のバイアス電圧を検出する検出手段と、前記検出手段の検出結果に基づいて、前記バイアス電圧を所定値に補正する補正電圧を前記入力信号に重畳し、該重畳した信号を前記内部回路に出力する重畳手段と、を具備し、前記重畳手段は、前記入力信号を入力する入力端子と前記内部回路の入力端子との間に設けた第１の抵抗と、前記第１の抵抗に並列接続した容量と、前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する直流電流出力手段と、を有することを特徴とする。
【００１４】
この発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。また、重畳手段が、入力信号を入力する入端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００１５】
つぎの発明にかかる自己バイアス調整回路にあっては、内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路において、前記入力信号のバイアス電圧を検出する検出手段と、前記検出手段の検出結果に基づいて、前記入力信号を駆動する低電位側の電源電圧と前記内部回路を駆動する低電位側の電源電圧との電位差に応ずる前記バイアス電圧への補正電圧を前記入力信号に重畳し、該重畳した信号を前記内部回路に出力する重畳手段と、を具備することを特徴とする。
【００１６】
この発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、入力信号を駆動する低電位側の電源電圧と前記内部回路を駆動する低電位側の電源電圧との電位差に応ずるバイアス電圧への補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００１７】
つぎの発明にかかる自己バイアス調整回路にあっては、前記重畳手段が、前記入力信号を入力する入力端子と前記内部回路の入力端子との間に設けた第１の抵抗と、前記第１の抵抗に並列接続した容量と、前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する直流電流出力手段と、を有することを特徴とする。
【００１８】
この発明によれば、重畳手段が、入力信号を入力する入力端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００１９】
つぎの発明にかかる自己バイアス調整回路にあっては、前記直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第２の抵抗および第３の抵抗と、前記第２の抵抗の他端をエミッタに接続し、前記第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、前記第３の抵抗の他端をエミッタに接続し、前記第１のトランジスタのベースをベースおよびコレクタに接続した第２のトランジスタと、前記第２のトランジスタのコレクタと前記検出手段との間に設けた第４の抵抗と、を有することを特徴とする。
【００２０】
この発明によれば、直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第２の抵抗および第３の抵抗と、第２の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第３の抵抗の他端をエミッタに接続し、第１のトランジスタのベースをベースおよびコレクタに接続した第２のトランジスタと、第２のトランジスタのコレクタと前記検出手段との間に設けた第４の抵抗とを有する。これにより、検出結果に応じた直流電流を出力することができる。
【００２１】
つぎの発明にかかる自己バイアス調整回路にあっては、前記入力信号は、正相入力信号および逆相入力信号を含み、前記検出手段が、前記正相入力信号を入力する正相入力端子と前記逆相入力信号を入力する逆相入力端子との間に直列に設けた複数の終端抵抗を有し、該複数の終端抵抗によって入力信号を終端するとともに、該複数の終端抵抗によって分圧した分圧電圧を検出結果として出力することを特徴とする。
【００２２】
この発明によれば、検出手段が、正相入力信号を入力する正相入力端子と逆相入力信号を入力する逆相入力端子との間に直列に設けた複数の終端抵抗を有し、該複数の終端抵抗によって入力信号を終端するとともに、該複数の終端抵抗によって分圧した分圧電圧を検出結果として出力する。これにより、簡単な回路によって検出手段を構成することができる。
【００２３】
つぎの発明にかかる自己バイアス調整回路にあっては、前記入力信号が、正相入力信号および逆相入力信号を含み、前記重畳手段が、前記正相入力信号を入力する正相入力端子と前記内部回路の正相入力端子との間に設けた第１の抵抗と、前記第１の抵抗に並列接続した第１の容量と、前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する第１の直流電流出力手段と、前記逆相入力信号を入力する逆相入力端子と前記内部回路の逆相入力端子との間に設けた第２の抵抗と、前記第２の抵抗に並列接続した第２の容量と、前記第２の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する第２の直流電流出力手段と、を有することを特徴とする。
【００２４】
この発明によれば、重畳手段が、正相入力信号を入力する正相入力端子と内部回路の正相入力端子との間に設けた第１の抵抗と、第１の抵抗に並列接続した第１の容量と、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第１の直流電流出力手段と、逆相入力信号を入力する逆相入力端子と内部回路の逆相入力端子との間に設けた第２の抵抗と、第２の抵抗に並列接続した第２の容量と、第２の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第２の直流電流出力手段と、を有する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができる。
【００２５】
つぎの発明にかかる自己バイアス調整回路にあっては、前記第１の直流電流出力手段および前記第２の直流電流出力手段が、一体に設けられ、電源の低電位側または電源の高電位側を一端に接続した第３の抵抗，第４の抵抗および第５の抵抗と、前記第３の抵抗の他端をエミッタに接続し、前記第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、前記第４の抵抗の他端をエミッタに接続し、前記第２の抵抗の内部回路側端子をコレクタに接続した第２のトランジスタと、前記第５の抵抗の他端をエミッタに接続し、前記第１のトランジスタおよび前記第２のトランジスタのベースをベースおよびコレクタに接続した第３のトランジスタと、前記第３のトランジスタのコレクタと前記検出手段との間に設けた第６の抵抗と、を有することを特徴とする。
【００２６】
この発明によれば、第１の直流電流出力手段および第２の直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第３の抵抗，第４の抵抗および第５の抵抗と、第３の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第４の抵抗の他端をエミッタに接続し、第２の抵抗の内部回路側端子をコレクタに接続した第２のトランジスタと、第５の抵抗の他端をエミッタに接続し、第１のトランジスタおよび第２のトランジスタのベースをベースおよびコレクタに接続した第３のトランジスタと、第３のトランジスタのコレクタと検出手段との間に設けた第６の抵抗と、を有する。これにより、検出結果に応じた直流電流を出力することができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照して詳細に説明する。なお、この実施の形態により、この発明が限定されるものではない。
【００２８】
実施の形態１．
図１は、この発明の実施の形態１にかかる集積回路の概略構成を示す図である。この集積回路２は、他の集積回路１の出力回路４からの信号電流Ｉ１を、信号伝送線路６を介して入力する入力端子７と、集積回路２の電源の高電位側２ａと入力端子７との間に設けた終端抵抗８（抵抗値ＲＳ１）と、内部回路９と、入力端子７を介して入力された入力信号のバイアス電圧を検出する検出回路１１ａと、集積回路２の入力端子７と内部回路９の入力端子１０との間に設けられ、検出回路１１ａの検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳する重畳回路１１ｂとを備えている。
【００２９】
集積回路１の電源の低電位側１ｂと集積回路２の電源の低電位側２ｂとの間には、電位差ＶＧＡＰ１が生じる。集積回路１の出力回路４は、信号電流源５を有し、信号電流源５から信号伝送線路６に信号電流Ｉ１を出力する。終端抵抗８，検出回路１１ａおよび重畳回路１１ｂは、自己バイアス調整回路１１を構成する。集積回路１の電源電圧と集積回路２の電源電圧は等しい。すなわち、式（６）が成り立つ。
（ＶＣＣ１−ＶＥＥ１）＝（ＶＣＣ２−ＶＥＥ２） ・・・（６）
【００３０】
ただし、ＶＣＣ１は、集積回路１の電源の高電位側１ａの電圧であり、ＶＥＥ１は、集積回路１の電源の低電位側１ｂの電圧であり、ＶＣＣ２は、集積回路２の電源の高電位側２ａの電圧であり、ＶＥＥ２は、集積回路２の電源の低電位側２ｂの電圧である。内部回路９は、単相出力のものであってもよいし、差動出力のものであってもよい。出力回路４の出力インピーダンスは信号伝送線路６のインピーダンスに等しい。また、終端抵抗８のインピーダンスは信号伝送線路６のインピーダンスに等しい。内部回路９は、数ＫΩ以上の高入力インピーダンスを有する。
【００３１】
出力回路４から出力される信号電流Ｉ１は、信号伝送線路６，入力端子７および終端抵抗８を介して集積回路２の電源の高電位側２ａに流れる。電位差ＶＧＡＰ１が０ボルトであるとすると、入力端子７における直流電圧ＶＤＣ１は式（７）で表すことができる。また、入力端子７における信号振幅ＶＡＣ１は式（８）で表すことができる。
ＶＤＣ１＝ＶＣＣ２−（Ｉ１×ＲＳ１）／２ ・・・（７）
ＶＡＣ１＝Ｉ１×ＲＳ１ ・・・（８）
【００３２】
式（７）および式（８）で表される信号電圧に対応して内部回路９のバイアス設計を行う。しかし、前述した従来の集積回路と同様に、電位差ＶＧＡＰ１が０ボルトにならない場合がある。この場合、電圧ＶＥＥ２を基準とすると、直流電圧ＶＤＣ１および信号振幅ＶＡＣ１は、式（９）および式（１０）でそれぞれ表すことができる。
ＶＤＣ１＝ＶＣＣ２−（Ｉ１×ＲＳ１）／２＋ＶＧＡＰ１ ・・・（９）
ＶＡＣ１＝（Ｉ１×ＲＳ１）−２ＶＧＡＰ１ ・・・（１０）
【００３３】
検出回路１１ａは、高入力インピーダンスを有し、入力端子７における入力信号のバイアス電圧を検出する。重畳回路１１ｂは、検出回路１１ａの検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳する。すなわち、電位差ＶＧＡＰ１の逆符号の値（−ＶＧＡＰ１）ボルトの電圧を入力信号に重畳する。これにより、電位差ＶＧＡＰ１が発生しても、入力信号のバイアス電圧を補正し、式（７）を満足するバイアス電圧を有する信号を内部回路９に出力することができ、内部回路９を適切に動作させることができる。
【００３４】
また、重畳回路１１ｂは、電圧を入力信号に重畳する際に、入力端子７における入力信号のバイアス電圧を変動させないように、高入力インピーダンスに設定する。ただし、重畳回路１１ｂは、通過帯域の劣化を防止するために、高周波成分に対しては低入力インピーダンスに設定する。集積回路２の入力インピーダンスは、終端抵抗８の抵抗値ＲＳ１によって定まり、信号伝送線路６に対するインピーダンス整合がとれ、入力端子７において低反射特性が得られる。これにより、高周波の信号成分を有する信号に対しても自己バイアス調整回路１１を適用することが可能となる。
【００３５】
図２は、図１に示した検出回路１１ａおよび重畳回路１１ｂの概略構成を示す図である。検出回路１１ａは、入力端子７と電源の低電位側２ｂとの間に直列に設けた抵抗２２，２３（抵抗値Ｒ１，Ｒ２）を備える。また、重畳回路１１ｂは、集積回路２の入力端子７と内部回路９の入力端子１０との間に設けた抵抗２１（抵抗値ＲＰ）と、抵抗２１に並列接続したコンデンサ２４と、抵抗２１の内部回路側端子に、検出回路１１ａの検出結果に応じた直流電流を出力する直流電流出力回路２５とを備える。
【００３６】
検出回路１１ａは、抵抗２２，２３によって分圧した分圧電圧を検出結果として重畳回路１１ｂの直流電流出力回路２５に出力する。直流電流出力回路２５は、検出回路１１ａの検出結果に応じた直流電流を出力する。抵抗２１，２２および２３の抵抗値は、数ＫΩ程度であり、コンデンサ２４の容量値は、数百ｎＦ程度である。直流電流出力回路２５は、数ＫΩ程度の高入力インピーダンスを有する。
【００３７】
図３は、図２に示した直流電流出力回路２５の概略構成を示す図である。直流電流出力回路２５は、電源の高電位側２ａを一端に接続した抵抗３１，３２（抵抗値Ｒ３，Ｒ４）と、抵抗３１の他端をエミッタに接続し、内部回路９の入力端子１０をコレクタに接続したＰＮＰ型トランジスタ３３と、抵抗３２の他端をエミッタに接続し、ＰＮＰ型トランジスタ３３のベースをベースおよびコレクタに接続したＰＮＰ型トランジスタ３４と、ＰＮＰ型トランジスタ３４のコレクタと検出回路１１ａとの間に設けた抵抗３０（抵抗値Ｒ５）とを備える。ＰＮＰ型トランジスタ３３および３４は、サイズが同一であり、カレントミラー回路を構成する。
【００３８】
以上の構成において、実施の形態１の動作について説明する。実施の形態１の動作では、まず、検出回路１１ａが入力信号のバイアス電圧を検出する。すなわち、分割抵抗２２，２３によって分圧電圧ＶＣを生成し、分圧電圧ＶＣを検出結果として直流電流出力回路２５の電流制御端子（抵抗３０の一端）に出力する。電圧ＶＣは、式（１１）で表される。
ＶＣ＝（（ＶＣＣ２−（Ｉ１×ＲＳ１）／２）＋ＶＧＡＰ１）×（Ｒ２／（Ｒ１＋Ｒ２）） ・・・（１１）
電圧ＶＣは電位差ＶＧＡＰ１の増加にともなって増加する。
【００３９】
直流電流出力回路２５の出力電流ＩＰは、電流制御端子の電圧ＶＣによって制御される。ＰＮＰ型トランジスタ３３，３４のベース・エミッタ間電圧をＶＢＥ１とすると、電流ＩＰは、式（１２）で表される。
ＩＰ＝（ＶＣＣ２−ＶＣ−ＶＢＥ１）／（Ｒ４＋Ｒ５） ・・・（１２）
電流ＩＰは、電圧ＶＣが低下するに従って上昇し、電圧ＶＣが上昇するに従って低下する。電流ＩＰは、集積回路１の出力回路４からの信号電流Ｉ１の１／１０以下の値になるように設定する。これにより、集積回路２の入力端子７における信号電圧レベルの変動を無視することができる。さらに、電流ＩＰは、内部回路９の引き込み電流の１０倍以上の値になるように設定する。これにより、内部回路９の入力端子１０における信号電圧レベル変動を無視することができる。
【００４０】
直流電流出力回路２５から出力された電流ＩＰは、抵抗２１を流れる。これにより、入力端子７に発生した信号電圧に対し、式（１３）で表される直流電圧ＶＰが重畳される。
ＶＰ＝ＲＰ×ＩＰ ・・・（１３）
直流電流出力回路２５は、電圧ＶＣの変化にともなって電流ＩＰを変化させ、直流電圧ＶＰを変化させる。ＶＰ＝（−ＶＧＡＰ１）になるように直流電流出力回路２５を設定することによって、入力信号のバイアス電圧を補正することができ、ＶＧＡＰ１が０ボルトの場合の信号電圧に対応してバイアス設計した内部回路９を適切に動作させることができる。
【００４１】
また、高抵抗値を有する抵抗２１を信号線路上に挿入すると、信号周波数成分の通過帯域に劣化が生じるので、通過帯域を向上させるために、高周波成分に対して低インピーダンスになるように、コンデンサ２４の容量値を設定する。これにより、高周波信号成分に対して低インピーダンスを実現し、高周波信号成分を劣化させずに、直流電圧成分だけを抵抗２１を介して入力信号に重畳することができる。
【００４２】
前述したように、実施の形態１によれば、高入力インピーダンスを有する検出回路１１ａと低周波成分に対して高入力インピーダンスを有する重畳回路１１ｂとを用いることによって、集積回路２の入力端子７における入力信号のバイアス電圧の変動を防ぎ、また、簡単な終端構成を実現することができる。また、検出回路１１ａが、入力信号のバイアス電圧を検出し、重畳回路１１ｂが、検出回路１１ａの検出結果に基づいて、電位差ＶＧＡＰ１と逆符号の（−ＶＧＡＰ１）ボルトの直流電圧を入力信号に重畳するため、電位差ＶＧＡＰ１による内部回路９の動作不良および信号振幅の劣化を防ぐことができる。さらに、大容量のコンデンサを信号線路に挿入する必要がないため、周辺回路の増大を抑え、集積回路内部において、高周波から低周波に至るまで広帯域な信号周波数成分に対し、信号振幅を劣化させずに入力信号のバイアス電圧を補正することができる。
【００４３】
なお、前述した実施の形態１では、終端抵抗８の一端を電源の高電位側２ａに接続した例を挙げたが、集積回路２の終端条件に応じて終端抵抗８の一端を電源の低電位側２ｂまたは任意のバイアス電圧端子に接続してもよく、同様の効果を得ることができる。また、ＰＮＰ型トランジスタを用い、カレントミラー電流源の抵抗３１，３２の一端を電源の高電位側２ａに接続し，抵抗２３の一端を電源の低電位側２ｂに接続した例を挙げたが、集積回路２の内部回路構成に応じて、ＰＮＰ型トランジスタに代えてＮＰＮ型トランジスタを用い、カレントミラー電流源の抵抗３１，３２の一端を電源の低電位側２ｂに接続し、抵抗２３の一端を電源の高電位側２ａに接続してもよく、同様の効果を得ることができる。
【００４４】
実施の形態２．
図４は、この発明の実施の形態２にかかる集積回路の概略構成を示す図である。この集積回路４２は、差動信号を取り扱う他の集積回路４１の差動出力回路４４からの正相信号を、正相信号伝送線路４６ａを介して入力する正相入力端子４７ａと、差動出力回路４４の逆相信号を、逆相信号伝送線路４６ｂを介して入力する逆相入力端子４７ｂと、正相入力端子４７ａと逆相入力端子４７ｂとの間に直列に設けた終端抵抗４８ａ，４８ｂ（抵抗値ＲＳＰ，ＲＳＮ）と、差動内部回路４９と、集積回路４２の正相入力端子４７ａおよび逆相入力端子４７ｂと差動内部回路４９の正相入力端子５０ａおよび逆相入力端子５０ｂとの間に設けられ、バイアス電圧を所定値に補正する補正電圧を正相入力信号および逆相入力信号にそれぞれ重畳する重畳回路５１ｂとを備えている。
【００４５】
集積回路４１の電源の低電位側４１ｂと集積回路４２の電源の低電位側４２ｂとの間には、電位差ＶＧＡＰ４０が生じる。集積回路４１の差動出力回路４４は、差動信号を取り扱い、正相信号伝送線路４６ａに正相信号を出力し、逆相信号伝送線路４６ｂに逆相信号を出力する。終端抵抗４８ａ，４８ｂは、入力信号のバイアス電圧を検出する検出回路５１ａを構成する。検出回路５１ａおよび重畳回路５１ｂは、自己バイアス調整回路５１を構成する。
【００４６】
集積回路４１の電源電圧と集積回路４２の電源電圧は等しい。すなわち、式（１４）が成り立つ。
（ＶＣＣ４１−ＶＥＥ４１）＝（ＶＣＣ４２−ＶＥＥ４２）・・・（１４）
ただし、ＶＣＣ４１は、集積回路４１の電源の高電位側４１ａの電圧であり、ＶＥＥ４１は、集積回路４１の電源の低電位側４１ｂの電圧であり、ＶＣＣ４２は、集積回路４２の電源の高電位側４２ａの電圧であり、ＶＥＥ４２は、集積回路４２の電源の低電位側４２ｂの電圧である。
【００４７】
重畳回路５１ｂは、集積回路４２の正相入力端子４７ａと差動内部回路４９の正相入力端子５０ａとの間に設けた抵抗６１ａ（抵抗値ＲＰＰ）と、抵抗６１ａに並列接続したコンデンサ６４ａと、抵抗６１ａの内部回路側端子に、検出回路５１ａの検出結果に応じた直流電流ＩＰＰを出力する直流電流出力回路６５ａと、集積回路４２の逆相入力端子４７ｂと差動内部回路４９の逆相入力端子５０ｂとの間に設けた抵抗６１ｂ（抵抗値ＲＰＮ）と、抵抗６１ｂに並列接続したコンデンサ６４ｂと、抵抗６１ｂの内部回路側端子に、検出回路５１ａの検出結果に応じた直流電流ＩＰＮを出力する直流電流出力回路６５ｂとを備え、検出回路５１ａの検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を正相入力信号および逆相入力信号にそれぞれ重畳する。
【００４８】
終端抵抗４８ａの抵抗値は、正相信号伝送線路４６ａのインピーダンス値に等しい。また、終端抵抗４８ｂの抵抗値は、逆相信号伝送線路４６ｂのインピーダンス値に等しい。抵抗６１ａ，６１ｂは、数ＫΩ程度の抵抗値を有する。コンデンサ６４ａ，６４ｂは、数百ｎＦ程度の容量値を有する。直流電流出力回路６５ａ，６５ｂは、数ＫΩ程度の高入力インピーダンスを有する。内部回路９は、高入力インピーダンスを有する。これにより、集積回路４２の正相入力端子４７ａおよび逆相入力端子４７ｂの入力インピーダンスは、終端抵抗４８ａおよび４８ｂによって定まり、正相信号伝送線路４６ａおよび逆相信号伝送線路４６ｂに対してインピーダンス整合がとれる。
【００４９】
高周波の周波数成分を有する信号においても、集積回路４２の正相入力端子４７ａ，逆相入力端子４７ｂにおいて、それぞれ低反射特性が得られ、抵抗６１ａ，６１ｂおよびコンデンサ６４ａ，６４ｂを付加することによる高周波信号成分の劣化はない。集積回路４１からの信号電流ＩＤは、正相入力端子４７ａ，終端抵抗４８ａおよび４８ｂを介し、逆相入力端子４７ｂに流れ込む状態と、逆相入力端子４７ｂから引き込む状態をつくり出し、式（１５）で表される差動信号電圧ＶＤを発生させる。
ＶＤ＝ＩＤ×（ＲＳＰ＋ＲＳＮ） ・・・（１５）
抵抗６１ａ，６１ｂおよびコンデンサ６４ａ，６４ｂを付加することによる差動信号電圧ＶＤの劣化はない。
【００５０】
図５は、図４に示した直流電流出力回路６５ａ，６５ｂの概略構成を示す図である。直流電流出力回路６５ａ，６５ｂは、一体に設けられ、電源の高電位側４２ａを一端に接続した抵抗７２，７３，７４（抵抗値Ｒ１１，Ｒ１２，Ｒ１３）と、抵抗７２の他端をエミッタに接続し、差動内部回路４９の正相入力端子５０ａをコレクタに接続したＰＮＰ型トランジスタ７５と、抵抗７４の他端をエミッタに接続し、差動内部回路４９の逆相入力端子５０ｂをコレクタに接続したＰＮＰ型トランジスタ７７と、抵抗７３の他端をエミッタに接続し、ＰＮＰ型トランジスタ７５および７７のベースをベースおよびコレクタに接続したＰＮＰ型トランジスタ７６と、ＰＮＰ型トランジスタ７６のコレクタと検出回路４８との間に設けた抵抗７１（抵抗値Ｒ１０）とを備える。
【００５１】
ＰＮＰ型トランジスタ７５，７６および７７は、サイズが同一であり、カレントミラー回路を構成する。抵抗７２，７３，７４の抵抗値Ｒ１１，Ｒ１２，Ｒ１３は、全て等しく、Ｒ１１＝Ｒ１２＝Ｒ１３の関係が成り立つ。
【００５２】
以上の構成において、実施の形態２の動作について説明する。実施の形態２の動作では、まず、検出回路５１ａが入力信号のバイアス電圧を検出する。すなわち、分割抵抗４８ａ，４８ｂによって、集積回路４２の正相入力端子４７ａと逆相入力端子４７ｂとのオフセット電圧であるコモンモード電圧ＶＣＭを生成し、コモンモード電圧ＶＣＭを検出結果として直流電圧出力回路６５ａ，６５ｂの電流制御端子（抵抗７１の一端）に出力する。
【００５３】
直流電流出力回路６５ａの出力電流ＩＰＰおよび直流電流出力回路６５ｂの出力電流ＩＰＮは、コモンモード電圧ＶＣＭによって制御される。ＰＮＰ型トランジスタ７５〜７７のベース・エミッタ間電圧をＶＢＥ２とすると、電流ＩＰＰおよび電流ＩＰＮは、式（１６）で表される。
ＩＰＰ＝ＩＰＮ＝（ＶＣＣ２−ＶＣＭ−ＶＢＥ２）／（Ｒ１０＋Ｒ１２）・・・（１６）
電流ＩＰＰ，ＩＰＮは、コモンモード電圧ＶＣＭが低下するに従って上昇し、コモンモード電圧ＶＣＭが上昇するに従って低下する。電流ＩＰＰ，ＩＰＮは、集積回路４１の差動出力回路４４からの信号電流ＩＤの１／１０以下の値になるように設定する。これにより、集積回路４２の入力端子４７ａ，４７ｂにおける信号電圧レベルの変動を無視することができる。さらに、電流ＩＰＰ，ＩＰＮは、差動内部回路４９の引き込み電流の１０倍以上の値になるように設定する。これにより、差動内部回路４９の入力端子５０ａ，５０ｂにおける信号電圧レベル変動を無視することができる。
【００５４】
直流電流出力回路６５ａ，６５ｂからそれぞれ出力された電流ＩＰＰ，ＩＰＮは、抵抗６１ａ，６１ｂをそれぞれ流れる。これにより、入力端子４７ａ，４７ｂに発生した信号電圧に対し、式（１７），式（１８）で表される直流電圧ＶＰＰ，ＶＰＮがそれぞれ重畳される。
ＶＰＰ＝ＲＰＰ×ＩＰＰ ・・・（１７）
ＶＰＮ＝ＲＰＮ×ＩＰＮ ・・・（１８）
【００５５】
電位差ＶＧＡＰ４０が発生すると、コモンモード電圧ＶＣＭにＶＧＡＰ４０ボルトの電圧が加算され、電位差ＶＧＡＰ４０が増えるに従ってコモンモード電圧ＶＣＭが大きくなる。直流電流出力回路６５ａ，６５ｂは、コモンモード電圧ＶＣＭの変化にともなって電流ＩＰＰ，ＩＰＮをそれぞれ変化させ、直流電圧ＶＰＰ，ＶＰＮをそれぞれ変化させる。ＶＰＰ＝ＶＰＮ＝（−ＶＧＡＰ４０）になるように直流電流出力回路６５ａ，６５ｂをそれぞれ設定することによって、入力信号のバイアス電圧を補正することができ、ＶＧＡＰ４０が０ボルトの場合の信号電圧に対応してバイアス設計した差動内部回路４９を適切に動作させることができる。
【００５６】
また、高抵抗値を有する抵抗６１ａ，６１ｂを信号線路上に挿入すると、信号周波数成分の通過帯域に劣化が生じるので、通過帯域を向上させるために、高周波成分に対して低インピーダンスになるように、コンデンサ６４ａ，６４ｂの容量値を設定する。これにより、高周波信号成分に対して低インピーダンスを実現し、高周波信号成分を劣化させずに、直流電圧成分だけを抵抗６１ａ，６１ｂを介して入力信号に重畳することができる。
【００５７】
前述したように、実施の形態２によれば、信号線路上に高抵抗値を有する抵抗６１ａ，６１ｂを設けるため、集積回路４２の入力インピーダンスは終端抵抗４８ａ，４８ｂによって定まり、簡単な終端構成を実現することができる。また、集積回路４２における正相入力端子４７ａと逆相入力端子４７ｂとのコモンモード電圧ＶＣＭを検出し、コモンモード電圧ＶＣＭを用いて、直流電圧ＶＰＰ，ＶＰＮがそれぞれ（−ＶＧＡＰ）ボルトになるように、直流電圧出力回路６５ａ，６５ｂの出力電流ＩＰＰ，ＩＰＮをそれぞれ制御し、集積回路４２の入力信号に直流電圧ＶＰＰ，ＶＰＮを重畳する。
【００５８】
これにより、電位差ＶＧＡＰ４０による差動内部回路４９の動作不良および信号振幅の劣化を防ぐことができる。さらに、大容量のコンデンサを信号線路に挿入する必要がないため、周辺回路の増大を抑え、集積回路内部において、高周波から低周波に至るまで広帯域な信号周波数成分に対し、信号振幅を劣化させずに入力信号のバイアス電圧を補正することができる。
【００５９】
なお、前述した実施の形態２においては、ＰＮＰ型トランジスタを用い、カレントミラー電流源の抵抗７２，７３および７４の一端を電源の高電位側４２ａに接続した例を挙げたが、集積回路４２の内部回路構成に応じて、ＰＮＰ型トランジスタに代えてＮＰＮ型トランジスタを用い、カレントミラー電流源の抵抗７２，７３および７４の一端を電源の低電位側４２ｂに接続してもよく、同様の効果を得ることができる。また、前述した実施の形態１，２では、自己バイアス調整回路を集積回路に適用する場合を例に挙げて説明したが、集積回路に限らず、ディスクリートな回路に適用してもよく、この場合も同様の効果を得ることができる。
【００６０】
【発明の効果】
以上説明したとおり、この発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、バイアス電圧を所定値に補正する補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。また、重畳手段が、入力信号を入力する入端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６１】
つぎの発明によれば、検出手段が、入力信号のバイアス電圧を検出し、重畳手段が、検出手段の検出結果に基づいて、入力信号を駆動する低電位側の電源電圧と内部回路を駆動する低電位側の電源電圧との電位差に応ずるバイアス電圧への補正電圧を入力信号に重畳し、該重畳した信号を内部回路に出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６２】
つぎの発明によれば、重畳手段が、入力信号を入力する入力端子と内部回路の入力端子との間に第１の抵抗、および第１の抵抗と並列に容量を有し、直流電流出力手段が、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６３】
つぎの発明によれば、直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第２の抵抗および第３の抵抗と、第２の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第３の抵抗の他端をエミッタに接続し、第１のトランジスタのベースをベースおよびコレクタに接続した第２のトランジスタと、第２のトランジスタのコレクタと前記検出手段との間に設けた第４の抵抗とを有するため、検出結果に応じた直流電流を出力することができる、という効果を奏する。
【００６４】
つぎの発明によれば、検出手段が、正相入力信号を入力する正相入力端子と逆相入力信号を入力する逆相入力端子との間に直列に設けた複数の終端抵抗を有し、該複数の終端抵抗によって入力信号を終端するとともに、該複数の終端抵抗によって分圧した分圧電圧を検出結果として出力する。これにより、簡単な回路によって検出手段を構成することができるため、コストを低減することができる、という効果を奏する。
【００６５】
つぎの発明によれば、重畳手段が、正相入力信号を入力する正相入力端子と内部回路の正相入力端子との間に設けた第１の抵抗と、第１の抵抗に並列接続した第１の容量と、第１の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第１の直流電流出力手段と、逆相入力信号を入力する逆相入力端子と内部回路の逆相入力端子との間に設けた第２の抵抗と、第２の抵抗に並列接続した第２の容量と、第２の抵抗の内部回路側端子に、検出手段の検出結果に応じた直流電流を出力する第２の直流電流出力手段と、を有する。これにより、大型のコンデンサを用いることなく、電源の低電位側の電位差の影響を抑えることができるため、機器の大型化およびコストの上昇を抑えつつ、内部回路を適切に動作させ、信号振幅の劣化を低減することができる、という効果を奏する。
【００６６】
つぎの発明によれば、第１の直流電流出力手段および第２の直流電流出力手段が、電源の低電位側または電源の高電位側を一端に接続した第３の抵抗，第４の抵抗および第５の抵抗と、第３の抵抗の他端をエミッタに接続し、第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、第４の抵抗の他端をエミッタに接続し、第２の抵抗の内部回路側端子をコレクタに接続した第２のトランジスタと、第５の抵抗の他端をエミッタに接続し、第１のトランジスタおよび第２のトランジスタのベースをベースおよびコレクタに接続した第３のトランジスタと、第３のトランジスタのコレクタと検出手段との間に設けた第６の抵抗と、を有するため、検出結果に応じた直流電流を出力することができる、という効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる集積回路の概略構成を示す図である。
【図２】 図１に示した検出回路および重畳回路の概略構成を示す図である。
【図３】 図２に示した直流電流出力回路の概略構成を示す図である。
【図４】 この発明の実施の形態２にかかる集積回路の概略構成を示す図である。
【図５】 図４に示した直流電流出力回路の概略構成を示す図である。
【図６】 従来の自己バイアス調整回路を含む集積回路の構成を示す図である。
【符号の説明】
１，２，４１，４２ 集積回路、１ａ，２ａ，４１ａ，４２ａ 電源の高電位側、１ｂ，２ｂ，４１ｂ，４２ｂ 電源の低電位側、４ 出力回路、５ 信号電流源、６，４６ａ，４６ｂ 信号伝送線路、７，１０，４７ａ，４７ｂ，５０ａ，５０ｂ 入力端子、８，４８ａ，４８ｂ 終端抵抗、９ 内部回路、１１，５１ 自己バイアス調整回路、１１ａ，５１ａ 検出回路、１１ｂ，５１ｂ 重畳回路、２１〜２３，３０〜３２，６１ａ，６１ｂ，７１〜７４ 抵抗、２４，６４ａ，６４ｂ コンデンサ、２５，６５ａ，６５ｂ 直流電流出力回路、３３，３４，７５〜７７ ＰＮＰトランジスタ、４４ 差動出力回路、４９ 差動内部回路。
Claims (7)
- 内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路において、
前記入力信号のバイアス電圧を検出する検出手段と、
前記検出手段の検出結果に基づいて、前記バイアス電圧を所定値に補正する補正電圧を前記入力信号に重畳し、該重畳した信号を前記内部回路に出力する重畳手段と、
を具備し、
前記重畳手段は、
前記入力信号を入力する入力端子と前記内部回路の入力端子との間に設けた第１の抵抗と、
前記第１の抵抗に並列接続した容量と、
前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する直流電流出力手段と、
を有することを特徴とする自己バイアス調整回路。 - 内部回路の前段に設けられ、入力信号のバイアスを調整する自己バイアス調整回路において、
前記入力信号のバイアス電圧を検出する検出手段と、
前記検出手段の検出結果に基づいて、前記入力信号を駆動する低電位側の電源電圧と前記内部回路を駆動する低電位側の電源電圧との電位差に応ずる前記バイアス電圧への補正電圧を前記入力信号に重畳し、該重畳した信号を前記内部回路に出力する重畳手段と、
を具備することを特徴とする自己バイアス調整回路。 - 前記重畳手段は、
前記入力信号を入力する入力端子と前記内部回路の入力端子との間に設けた第１の抵抗と、
前記第１の抵抗に並列接続した容量と、
前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する直流電流出力手段と、
を有することを特徴とする請求項２に記載の自己バイアス調整回路。 - 前記直流電流出力手段は、
電源の低電位側または電源の高電位側を一端に接続した第２の抵抗および第３の抵抗と、
前記第２の抵抗の他端をエミッタに接続し、前記第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、
前記第３の抵抗の他端をエミッタに接続し、前記第１のトランジスタのベースをベースおよびコレクタに接続した第２のトランジスタと、
前記第２のトランジスタのコレクタと前記検出手段との間に設けた第４の抵抗と、
を有することを特徴とする請求項１または３に記載の自己バイアス調整回路。 - 前記入力信号は、正相入力信号および逆相入力信号を含み、
前記検出手段は、前記正相入力信号を入力する正相入力端子と前記逆相入力信号を入力する逆相入力端子との間に直列に設けた複数の終端抵抗を有し、該複数の終端抵抗によって入力信号を終端するとともに、該複数の終端抵抗によって分圧した分圧電圧を検出結果として出力することを特徴とする請求項１に記載の自己バイアス調整回路。 - 前記入力信号は、正相入力信号および逆相入力信号を含み、
前記重畳手段は、
前記正相入力信号を入力する正相入力端子と前記内部回路の正相入力端子との間に設けた第１の抵抗と、
前記第１の抵抗に並列接続した第１の容量と、
前記第１の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する第１の直流電流出力手段と、
前記逆相入力信号を入力する逆相入力端子と前記内部回路の逆相入力端子との間に設けた第２の抵抗と、
前記第２の抵抗に並列接続した第２の容量と、
前記第２の抵抗の内部回路側端子に、前記検出手段の検出結果に応じた直流電流を出力する第２の直流電流出力手段と、
を有することを特徴とする請求項１または５に記載の自己バイアス調整回路。 - 前記第１の直流電流出力手段および前記第２の直流電流出力手段は、
一体に設けられ、
電源の低電位側または電源の高電位側を一端に接続した第３の抵抗，第４の抵抗および第５の抵抗と、
前記第３の抵抗の他端をエミッタに接続し、前記第１の抵抗の内部回路側端子をコレクタに接続した第１のトランジスタと、
前記第４の抵抗の他端をエミッタに接続し、前記第２の抵抗の内部回路側端子をコレクタに接続した第２のトランジスタと、
前記第５の抵抗の他端をエミッタに接続し、前記第１のトランジスタおよび前記第２のトランジスタのベースをベースおよびコレクタに接続した第３のトランジスタと、
前記第３のトランジスタのコレクタと前記検出手段との間に設けた第６の抵抗と、
を有することを特徴とする請求項６に記載の自己バイアス調整回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272605A JP3931025B2 (ja) | 2000-09-08 | 2000-09-08 | 自己バイアス調整回路 |
| EP01121083A EP1187329A1 (en) | 2000-09-08 | 2001-09-03 | Self-bias adjustment circuit |
| US09/947,445 US6781442B2 (en) | 2000-09-08 | 2001-09-07 | Self-bias adjustment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272605A JP3931025B2 (ja) | 2000-09-08 | 2000-09-08 | 自己バイアス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002084183A JP2002084183A (ja) | 2002-03-22 |
| JP3931025B2 true JP3931025B2 (ja) | 2007-06-13 |
Family
ID=18758691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000272605A Expired - Fee Related JP3931025B2 (ja) | 2000-09-08 | 2000-09-08 | 自己バイアス調整回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6781442B2 (ja) |
| EP (1) | EP1187329A1 (ja) |
| JP (1) | JP3931025B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008100843A2 (en) * | 2007-02-12 | 2008-08-21 | Rambus Inc. | Correction of voltage offset and clock offset for sampling near zero-crossing point |
| US8049534B2 (en) * | 2010-02-15 | 2011-11-01 | Texas Instruments Incorporated | Low-power high-speed differential driver with precision current steering |
| CN114690827B (zh) * | 2022-04-14 | 2024-02-06 | 无锡力芯微电子股份有限公司 | 一种抑制基准电压第二稳态的偏置电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142110A (en) | 1977-04-07 | 1979-02-27 | Fa. Weber Lichtsteuergerate Kg. | Circuit to eliminate DC bias |
| US4535294A (en) * | 1983-02-22 | 1985-08-13 | United Technologies Corporation | Differential receiver with self-adaptive hysteresis |
| US4672327A (en) * | 1986-03-10 | 1987-06-09 | Rca Corporation | Self-biasing for enhancement-mode field effect transistors |
| US5297097A (en) * | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| JPH02177724A (ja) * | 1988-12-28 | 1990-07-10 | Sumitomo Electric Ind Ltd | 出力バッファ回路 |
| US4879521A (en) | 1989-01-23 | 1989-11-07 | Honeywell Inc. | Differential amplifier |
| JPH03208369A (ja) | 1990-01-10 | 1991-09-11 | Sharp Corp | 半導体入力回路 |
| JPH0821906B2 (ja) * | 1990-07-03 | 1996-03-04 | 株式会社東芝 | 光受信回路 |
| JPH0568120A (ja) * | 1991-09-05 | 1993-03-19 | Fujitsu Ltd | 給電回路 |
| DE4131417C1 (ja) * | 1991-09-20 | 1993-04-22 | Braun Ag, 6000 Frankfurt, De | |
| JPH06260920A (ja) * | 1993-03-04 | 1994-09-16 | Sumitomo Electric Ind Ltd | 論理回路 |
| US5796781A (en) | 1993-07-09 | 1998-08-18 | Technitrol, Inc. | Data receiver having bias restoration |
| JPH08129033A (ja) * | 1994-11-01 | 1996-05-21 | Fujitsu Ltd | 平均値検出装置及び平均値検出用集積回路 |
| US5844439A (en) * | 1996-03-13 | 1998-12-01 | Integrated Circuit Systems, Inc. | DC restoration circuit for multi-level transmission signals |
| JPH1166855A (ja) * | 1997-06-10 | 1999-03-09 | Fujitsu Ltd | 電位検出回路、半導体装置、及び半導体記憶装置 |
-
2000
- 2000-09-08 JP JP2000272605A patent/JP3931025B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-03 EP EP01121083A patent/EP1187329A1/en not_active Withdrawn
- 2001-09-07 US US09/947,445 patent/US6781442B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6781442B2 (en) | 2004-08-24 |
| EP1187329A1 (en) | 2002-03-13 |
| US20020044009A1 (en) | 2002-04-18 |
| JP2002084183A (ja) | 2002-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060517 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070312 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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