JP2003218694A - チャージポンプ回路およびこれを用いたｐｌｌ回路 - Google Patents
チャージポンプ回路およびこれを用いたｐｌｌ回路Info
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Abstract
(57)【要約】
【課題】 Ｂｏｏｔｓｔｒａｐ方式のチャージポンプ回
路の場合、多大な数のトランジスタが必要となるため、
回路規模が複雑且つ大きくなる。 【解決手段】 グランドと出力ノードＮ２１との間に電
流源トランジスタＱｎ２１、スイッチトランジスタＱｎ
２２およびカスコードトランジスタＱｎ２３を直列に接
続し、さらに電流源トランジスタＱｎ２４、スイッチト
ランジスタＱｎ２５およびカスコードトランジスタＱｎ
２６を直列に接続する。また、電源ＶＤＤと出力ノード
Ｎ２１との間に電流源トランジスタＱｐ２１およびカス
コードトランジスタＱｐ２２を直列に接続する。さら
に、電流源トランジスタＱｎ２１と電源ＶＤＤとの間に
スイッチトランジスタＱｎ２７およびカスコードトラン
ジスタＱｎ２８を直列に接続し、電流源トランジスタＱ
ｎ２４と電源ＶＤＤとの間にスイッチトランジスタＱｎ
２９およびカスコードＱｎ３０を直列に接続する。
路の場合、多大な数のトランジスタが必要となるため、
回路規模が複雑且つ大きくなる。 【解決手段】 グランドと出力ノードＮ２１との間に電
流源トランジスタＱｎ２１、スイッチトランジスタＱｎ
２２およびカスコードトランジスタＱｎ２３を直列に接
続し、さらに電流源トランジスタＱｎ２４、スイッチト
ランジスタＱｎ２５およびカスコードトランジスタＱｎ
２６を直列に接続する。また、電源ＶＤＤと出力ノード
Ｎ２１との間に電流源トランジスタＱｐ２１およびカス
コードトランジスタＱｐ２２を直列に接続する。さら
に、電流源トランジスタＱｎ２１と電源ＶＤＤとの間に
スイッチトランジスタＱｎ２７およびカスコードトラン
ジスタＱｎ２８を直列に接続し、電流源トランジスタＱ
ｎ２４と電源ＶＤＤとの間にスイッチトランジスタＱｎ
２９およびカスコードＱｎ３０を直列に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、チャージポンプ回
路およびこれを用いたＰＬＬ(Phase Locked Loop；位相
ロックループ)回路に関する。
路およびこれを用いたＰＬＬ(Phase Locked Loop；位相
ロックループ)回路に関する。
【０００２】
【従来の技術】チャージポンプ回路は、ＰＬＬ回路にお
いて、位相比較器より出力される位相差信号に基づいて
その位相差に比例した電流を流出／流入する、具体的に
は位相差信号であるＵＰ信号／ＤＯＷＮ信号（以下、Ｄ
Ｎ信号と略記する）が入力されている期間、任意の電流
を出力ノードに対して流し込む／引き込むという動作を
担う回路である。このチャージポンプ回路としては、理
想的には、図６に示すように、電流源ＩＡ，ＩＢおよび
理想スイッチＳＷＡ，ＳＷＢからなる構成のものが望ま
しい。
いて、位相比較器より出力される位相差信号に基づいて
その位相差に比例した電流を流出／流入する、具体的に
は位相差信号であるＵＰ信号／ＤＯＷＮ信号（以下、Ｄ
Ｎ信号と略記する）が入力されている期間、任意の電流
を出力ノードに対して流し込む／引き込むという動作を
担う回路である。このチャージポンプ回路としては、理
想的には、図６に示すように、電流源ＩＡ，ＩＢおよび
理想スイッチＳＷＡ，ＳＷＢからなる構成のものが望ま
しい。
【０００３】この理想回路を単純にＭＯＳトランジスタ
に置き換えた具体的な回路例を図７に示す。同図におい
て、電源ＶＤＤとグランドとの間に電流源Ｉ１０１およ
びＮＭＯＳトランジスタＱｎ１０１が直列に接続され、
さらに電流源Ｉ１０２およびＰＭＯＳトランジスタＱｐ
１０１が直列に接続されている。ＭＯＳトランジスタＱ
ｎ１０１，Ｑｐ１０１は共に、ゲートとドレインとが共
通に接続されたダイオード接続となっている。
に置き換えた具体的な回路例を図７に示す。同図におい
て、電源ＶＤＤとグランドとの間に電流源Ｉ１０１およ
びＮＭＯＳトランジスタＱｎ１０１が直列に接続され、
さらに電流源Ｉ１０２およびＰＭＯＳトランジスタＱｐ
１０１が直列に接続されている。ＭＯＳトランジスタＱ
ｎ１０１，Ｑｐ１０１は共に、ゲートとドレインとが共
通に接続されたダイオード接続となっている。
【０００４】ＮＭＯＳトランジスタＱｎ１０１は、ソー
スが接地されたＮＭＯＳトランジスタＱｎ１０２とゲー
トが共通に接続されてカレントミラー回路を構成してい
る。ＰＭＯＳトランジスタＱｐ１０１も同様に、ソース
が電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ１
０２とゲートが共通に接続されてカレントミラー回路を
構成している。
スが接地されたＮＭＯＳトランジスタＱｎ１０２とゲー
トが共通に接続されてカレントミラー回路を構成してい
る。ＰＭＯＳトランジスタＱｐ１０１も同様に、ソース
が電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ１
０２とゲートが共通に接続されてカレントミラー回路を
構成している。
【０００５】ＭＯＳトランジスタＱｐ１０２，Ｑｎ１０
２の各ドレイン間には、ＰＭＯＳトランジスタＱｐ１０
３およびＮＭＯＳトランジスタＱｎ１０３がスイッチト
ランジスタとして直列に接続されている。ＰＭＯＳトラ
ンジスタＱｐ１０３のゲートにはＸＵＰ信号が与えら
れ、ＮＭＯＳトランジスタＱｎ１０３のゲートにはＤＮ
信号が与えられる。ここで、「ＸＵＰ信号」とは、負論
理、即ちＬｏアクティブのＵＰ信号を表しており、以
降、「Ｘ」を付した信号名は断りがない限り負論理の信
号を示すものとする。
２の各ドレイン間には、ＰＭＯＳトランジスタＱｐ１０
３およびＮＭＯＳトランジスタＱｎ１０３がスイッチト
ランジスタとして直列に接続されている。ＰＭＯＳトラ
ンジスタＱｐ１０３のゲートにはＸＵＰ信号が与えら
れ、ＮＭＯＳトランジスタＱｎ１０３のゲートにはＤＮ
信号が与えられる。ここで、「ＸＵＰ信号」とは、負論
理、即ちＬｏアクティブのＵＰ信号を表しており、以
降、「Ｘ」を付した信号名は断りがない限り負論理の信
号を示すものとする。
【０００６】ＰＭＯＳトランジスタＱｐ１０３とＮＭＯ
ＳトランジスタＱｎ１０３とのドレイン共通接続点が出
力ノードＮ１０１となる。この出力ノードＮ１０１とグ
ランドとの間にはＬＰＦ（ローパスフィルタ）１０１が
接続されている。このＬＰＦ１０１は、ノードＮ１０１
とグランドとの間に直列に接続された抵抗Ｒ１０１およ
びキャパシタＣ１０１からなり、本チャージポンプ回路
の出力電流を積分して電圧に変換する積分器として作用
する。
ＳトランジスタＱｎ１０３とのドレイン共通接続点が出
力ノードＮ１０１となる。この出力ノードＮ１０１とグ
ランドとの間にはＬＰＦ（ローパスフィルタ）１０１が
接続されている。このＬＰＦ１０１は、ノードＮ１０１
とグランドとの間に直列に接続された抵抗Ｒ１０１およ
びキャパシタＣ１０１からなり、本チャージポンプ回路
の出力電流を積分して電圧に変換する積分器として作用
する。
【０００７】図８に、理想的なチャージポンプ回路（図
６）における各部の信号波形、即ちＵＰ信号、ＤＮ信
号、出力電流Ｉｏｕｔの波形を示す。なお、基準クロッ
クＣＫは、当該チャージポンプ回路を用いたＰＬＬ回路
において、位相比較器の比較基準となるクロック信号で
ある。
６）における各部の信号波形、即ちＵＰ信号、ＤＮ信
号、出力電流Ｉｏｕｔの波形を示す。なお、基準クロッ
クＣＫは、当該チャージポンプ回路を用いたＰＬＬ回路
において、位相比較器の比較基準となるクロック信号で
ある。
【０００８】上記構成の典型的なチャージポンプ回路に
おいては、次のような問題がある。先ず、ＭＯＳトラン
ジスタＱｎ１０２，Ｑｐ１０２を電流源トランジスタと
して動作させるためには、これらトランジスタＱｎ１０
２，Ｑｐ１０２のゲート-ソース間電圧をＶｇｓ、閾値
電圧をＶｔｈとすると、ドレイン電圧Ｖｄｓを｜Ｖｄｓ
｜≧｜Ｖｇｓ−Ｖｔｈ｜以上にして、ＭＯＳトランジス
タＱｎ１０２，Ｑｐ１０２を飽和領域で使用する必要が
ある。
おいては、次のような問題がある。先ず、ＭＯＳトラン
ジスタＱｎ１０２，Ｑｐ１０２を電流源トランジスタと
して動作させるためには、これらトランジスタＱｎ１０
２，Ｑｐ１０２のゲート-ソース間電圧をＶｇｓ、閾値
電圧をＶｔｈとすると、ドレイン電圧Ｖｄｓを｜Ｖｄｓ
｜≧｜Ｖｇｓ−Ｖｔｈ｜以上にして、ＭＯＳトランジス
タＱｎ１０２，Ｑｐ１０２を飽和領域で使用する必要が
ある。
【０００９】しかし、スイッチトランジスタＱｎ１０
３，Ｑｐ１０３がオフしている間はこれらドレイン電圧
Ｖｄｓはほぼ０Ｖになっている。そのため、スイッチト
ランジスタＱｎ１０３，Ｑｐ１０３がオンする瞬間に
は、ＭＯＳトランジスタＱｎ１０２，Ｑｐ１０２は線形
領域で動作してしまうため所望の電流源とならず、ドレ
イン電圧Ｖｄｓが飽和領域動作を満たす条件までチャー
ジされる間エラー成分を出力してしまう（以下、これを
問題点１と称す）。
３，Ｑｐ１０３がオフしている間はこれらドレイン電圧
Ｖｄｓはほぼ０Ｖになっている。そのため、スイッチト
ランジスタＱｎ１０３，Ｑｐ１０３がオンする瞬間に
は、ＭＯＳトランジスタＱｎ１０２，Ｑｐ１０２は線形
領域で動作してしまうため所望の電流源とならず、ドレ
イン電圧Ｖｄｓが飽和領域動作を満たす条件までチャー
ジされる間エラー成分を出力してしまう（以下、これを
問題点１と称す）。
【００１０】また、ＭＯＳトランジスタＱｎ１０２，Ｑ
ｐ１０２のドレインノードには、図７に示すように、有
限の寄生容量Ｃｘ，Ｃｙが生じることから、これら寄生
容量Ｃｘ，Ｃｙが原因となってスイッチトランジスタＱ
ｎ１０３，Ｑｐ１０３のオフ→オン変化時に出力先のＬ
ＰＦ１０１とチャージシェアを引き起こし、これもエラ
ー成分となる（以下、これを問題点２と称す）。
ｐ１０２のドレインノードには、図７に示すように、有
限の寄生容量Ｃｘ，Ｃｙが生じることから、これら寄生
容量Ｃｘ，Ｃｙが原因となってスイッチトランジスタＱ
ｎ１０３，Ｑｐ１０３のオフ→オン変化時に出力先のＬ
ＰＦ１０１とチャージシェアを引き起こし、これもエラ
ー成分となる（以下、これを問題点２と称す）。
【００１１】これらの問題点１，２を解決するために、
従来、種々のチャージポンプ回路が提案されている。先
ず、問題点１を解決する方策を採るチャージポンプ回路
として、Ｃｕｒｒｅｎｔ Ｓｔｅｅｒｉｎｇ方式の回路
が知られている。図９は、当該方式のチャージポンプ回
路の回路例を示す回路図であり、図中、図７と同等部分
には同一符号を付して示している。
従来、種々のチャージポンプ回路が提案されている。先
ず、問題点１を解決する方策を採るチャージポンプ回路
として、Ｃｕｒｒｅｎｔ Ｓｔｅｅｒｉｎｇ方式の回路
が知られている。図９は、当該方式のチャージポンプ回
路の回路例を示す回路図であり、図中、図７と同等部分
には同一符号を付して示している。
【００１２】本回路例に係るチャージポンプ回路におい
ては、スイッチトランジスタＱｐ１０３のソースとグラ
ンドとの間にＰＭＯＳトランジスタＱｐ１０４を、電源
ＶＤＤとスイッチトランジスタＱｎ１０３のソースとの
間にＮＭＯＳトランジスタＱｎ１０４をそれぞれ接続
し、ＰＭＯＳトランジスタＱｐ１０４のゲートにＵＰ信
号を、ＮＭＯＳトランジスタＱｎ１０４のゲートにＸＤ
Ｎ信号をそれぞれ与える構成となっている。
ては、スイッチトランジスタＱｐ１０３のソースとグラ
ンドとの間にＰＭＯＳトランジスタＱｐ１０４を、電源
ＶＤＤとスイッチトランジスタＱｎ１０３のソースとの
間にＮＭＯＳトランジスタＱｎ１０４をそれぞれ接続
し、ＰＭＯＳトランジスタＱｐ１０４のゲートにＵＰ信
号を、ＮＭＯＳトランジスタＱｎ１０４のゲートにＸＤ
Ｎ信号をそれぞれ与える構成となっている。
【００１３】このチャージポンプ回路のポイントとする
ところは、スイッチトランジスタＱｎ１０３，Ｑｐ１０
３がオフ時でも、ＭＯＳトランジスタＱｎ１０４，Ｑｐ
１０４を含む別経路を使って常に電流源トランジスタＱ
ｎ１０２，Ｑｐ１０２に電流を流しておくことにより、
電流源トランジスタＱｎ１０２，Ｑｐ１０２の飽和領域
動作を保っておくようにしている点にある。
ところは、スイッチトランジスタＱｎ１０３，Ｑｐ１０
３がオフ時でも、ＭＯＳトランジスタＱｎ１０４，Ｑｐ
１０４を含む別経路を使って常に電流源トランジスタＱ
ｎ１０２，Ｑｐ１０２に電流を流しておくことにより、
電流源トランジスタＱｎ１０２，Ｑｐ１０２の飽和領域
動作を保っておくようにしている点にある。
【００１４】また、問題点１，２を解決する方策を採る
チャージポンプ回路として、Ｂｏｏｔｓｔｒａｐ方式の
回路が知られている。図１０は、当該方式のチャージポ
ンプ回路の回路例を示す回路図であり、図中、図７と同
等部分には同一符号を付して示している。
チャージポンプ回路として、Ｂｏｏｔｓｔｒａｐ方式の
回路が知られている。図１０は、当該方式のチャージポ
ンプ回路の回路例を示す回路図であり、図中、図７と同
等部分には同一符号を付して示している。
【００１５】本回路例に係るチャージポンプ回路におい
ては、ボルテージフォロワアンプ１０２を用い、その入
力端を出力ノードＮ１０１に接続するとともに、その出
力端をスイッチトランジスタＱｎ１０３，Ｑｐ１０３の
各ソースノードにそれぞれ接続した構成となっている。
ては、ボルテージフォロワアンプ１０２を用い、その入
力端を出力ノードＮ１０１に接続するとともに、その出
力端をスイッチトランジスタＱｎ１０３，Ｑｐ１０３の
各ソースノードにそれぞれ接続した構成となっている。
【００１６】このチャージポンプ回路のポイントとする
ところは、ボルテージフォロワアンプ１０２を用いて、
スイッチトランジスタＱｎ１０３，Ｑｐ１０３の各ソー
ス・ドレインノードの電位差を常に“０”にしておくこ
とでチャージシェアを抑え、さらに電流源トランジスタ
Ｑｎ１０２，Ｑｐ１０２についても飽和領域動作を保っ
ておくようにしている点にある。
ところは、ボルテージフォロワアンプ１０２を用いて、
スイッチトランジスタＱｎ１０３，Ｑｐ１０３の各ソー
ス・ドレインノードの電位差を常に“０”にしておくこ
とでチャージシェアを抑え、さらに電流源トランジスタ
Ｑｎ１０２，Ｑｐ１０２についても飽和領域動作を保っ
ておくようにしている点にある。
【００１７】
【発明が解決しようとする課題】しかしながら、Ｃｕｒ
ｒｅｎｔ Ｓｔｅｅｒｉｎｇ方式のチャージポンプ回路
の場合は、ＮＭＯＳトランジスタＱｎ１０４の閾値電圧
をＶｔｈｎ、ＰＭＯＳトランジスタＱｎ１０４の閾値電
圧をＶｔｈｐとすると、スイッチトランジスタＱｎ１０
３，Ｑｐ１０３のオフ時に電流源トランジスタＱｎ１０
２のドレイン電圧がほぼ（ＶＤＤ−Ｖｔｈｎ）まで上昇
し、電流源トランジスタＱｐ１０２ではほぼＶｔｈｐま
で降下し、その結果、スイッチトランジスタＱｎ１０
３，Ｑｐ１０３の両端の電位差が出力電圧Ｖｏｕｔに依
存し且つ相対的に大きい場合が多いため、問題点２につ
いては解決することができない。
ｒｅｎｔ Ｓｔｅｅｒｉｎｇ方式のチャージポンプ回路
の場合は、ＮＭＯＳトランジスタＱｎ１０４の閾値電圧
をＶｔｈｎ、ＰＭＯＳトランジスタＱｎ１０４の閾値電
圧をＶｔｈｐとすると、スイッチトランジスタＱｎ１０
３，Ｑｐ１０３のオフ時に電流源トランジスタＱｎ１０
２のドレイン電圧がほぼ（ＶＤＤ−Ｖｔｈｎ）まで上昇
し、電流源トランジスタＱｐ１０２ではほぼＶｔｈｐま
で降下し、その結果、スイッチトランジスタＱｎ１０
３，Ｑｐ１０３の両端の電位差が出力電圧Ｖｏｕｔに依
存し且つ相対的に大きい場合が多いため、問題点２につ
いては解決することができない。
【００１８】一方、Ｂｏｏｔｓｔｒａｐ方式のチャージ
ポンプ回路の場合は、ボルテージフォロワアンプ１０２
を構成するのに出力レンジの広いオペアンプを用いる必
要があるため、回路規模が複雑且つ大きくなってしまう
という課題がある。因みに、ボルテージフォロワアンプ
１０２を構成するオペアンプの回路構成の具体例を図１
１に示す。ここでは、Ｒａｉｌ−ｔｏ−Ｒａｉｌ（登録
商標）オペアンプを例に採って示している。
ポンプ回路の場合は、ボルテージフォロワアンプ１０２
を構成するのに出力レンジの広いオペアンプを用いる必
要があるため、回路規模が複雑且つ大きくなってしまう
という課題がある。因みに、ボルテージフォロワアンプ
１０２を構成するオペアンプの回路構成の具体例を図１
１に示す。ここでは、Ｒａｉｌ−ｔｏ−Ｒａｉｌ（登録
商標）オペアンプを例に採って示している。
【００１９】図１１において、ソースが共通に接続され
たＰＭＯＳからなる第１の差動対トランジスタＱｐ２０
１，Ｑｐ２０２と、ソースが共通に接続されたＮＭＯＳ
からなる第２の差動対トランジスタＱｎ２０１，Ｑｎ２
０２とが設けられている。そして、ＰＭＯＳトランジス
タＱｐ２０１およびＮＭＯＳトランジスタＱｎ２０１の
各ゲートが回路入力端子２０１に共通に接続され、ＰＭ
ＯＳトランジスタＱｐ２０２およびＮＭＯＳトランジス
タＱｎ２０２の各ゲートが回路出力端子２０２に共通に
接続されている。
たＰＭＯＳからなる第１の差動対トランジスタＱｐ２０
１，Ｑｐ２０２と、ソースが共通に接続されたＮＭＯＳ
からなる第２の差動対トランジスタＱｎ２０１，Ｑｎ２
０２とが設けられている。そして、ＰＭＯＳトランジス
タＱｐ２０１およびＮＭＯＳトランジスタＱｎ２０１の
各ゲートが回路入力端子２０１に共通に接続され、ＰＭ
ＯＳトランジスタＱｐ２０２およびＮＭＯＳトランジス
タＱｎ２０２の各ゲートが回路出力端子２０２に共通に
接続されている。
【００２０】電源ＶＤＤと第１の差動対トランジスタＱ
ｐ２０１，Ｑｐ２０２のソース共通接続点との間にはＰ
ＭＯＳトランジスタＱｐ２０３が、第２の差動対トラン
ジスタＱｎ２０１，Ｑｎ２０２のソース共通接続点とグ
ランドとの間にはＮＭＯＳトランジスタＱｎ２０３がそ
れぞれ接続されている。ＰＭＯＳトランジスタＱｐ２０
３のゲートには第１のバイアス電圧（Ｂｉａｓ１）が与
えられる。ＮＭＯＳトランジスタＱｎ２０３のゲートに
は第４のバイアス電圧（Ｂｉａｓ４）が与えられる。
ｐ２０１，Ｑｐ２０２のソース共通接続点との間にはＰ
ＭＯＳトランジスタＱｐ２０３が、第２の差動対トラン
ジスタＱｎ２０１，Ｑｎ２０２のソース共通接続点とグ
ランドとの間にはＮＭＯＳトランジスタＱｎ２０３がそ
れぞれ接続されている。ＰＭＯＳトランジスタＱｐ２０
３のゲートには第１のバイアス電圧（Ｂｉａｓ１）が与
えられる。ＮＭＯＳトランジスタＱｎ２０３のゲートに
は第４のバイアス電圧（Ｂｉａｓ４）が与えられる。
【００２１】また、電源ＶＤＤとグランドとの間には、
ＰＭＯＳトランジスタＱｐ２０４，Ｑｐ２０５およびＮ
ＭＯＳトランジスタＱｎ２０４，Ｑｎ２０５が直列に接
続され、さらにＰＭＯＳトランジスタＱｐ２０６，Ｑｐ
２０７およびＮＭＯＳトランジスタＱｎ２０６，Ｑｎ２
０７が直列に接続されている。これらＭＯＳ直列接続回
路において、ＰＭＯＳトランジスタＱｐ２０４，Ｑｐ２
０６の各ゲートとＰＭＯＳトランジスタＱｐ２０７のド
レインとが共通に接続されている。
ＰＭＯＳトランジスタＱｐ２０４，Ｑｐ２０５およびＮ
ＭＯＳトランジスタＱｎ２０４，Ｑｎ２０５が直列に接
続され、さらにＰＭＯＳトランジスタＱｐ２０６，Ｑｐ
２０７およびＮＭＯＳトランジスタＱｎ２０６，Ｑｎ２
０７が直列に接続されている。これらＭＯＳ直列接続回
路において、ＰＭＯＳトランジスタＱｐ２０４，Ｑｐ２
０６の各ゲートとＰＭＯＳトランジスタＱｐ２０７のド
レインとが共通に接続されている。
【００２２】また、ノードＮ２０１にＭＯＳトランジス
タＱｎ２０１のドレインが、ノードＮ２０２にＭＯＳト
ランジスタＱｎ２０２のドレインが、ノードＮ２０３に
ＭＯＳトランジスタＱｐ２０１のドレインが、ノードＮ
２０４にＭＯＳトランジスタＱｐ２０２のドレインがそ
れぞれ接続されている。そして、ＰＭＯＳトランジスタ
Ｑｐ２０５，Ｑｐ２０７の各ゲートには第２のバイアス
電圧（Ｂｉａｓ２）が与えられる。また、ＮＭＯＳトラ
ンジスタＱｎ２０４，Ｑｎ２０６の各ゲートには第３の
バイアス電圧（Ｂｉａｓ３）が与えられる。
タＱｎ２０１のドレインが、ノードＮ２０２にＭＯＳト
ランジスタＱｎ２０２のドレインが、ノードＮ２０３に
ＭＯＳトランジスタＱｐ２０１のドレインが、ノードＮ
２０４にＭＯＳトランジスタＱｐ２０２のドレインがそ
れぞれ接続されている。そして、ＰＭＯＳトランジスタ
Ｑｐ２０５，Ｑｐ２０７の各ゲートには第２のバイアス
電圧（Ｂｉａｓ２）が与えられる。また、ＮＭＯＳトラ
ンジスタＱｎ２０４，Ｑｎ２０６の各ゲートには第３の
バイアス電圧（Ｂｉａｓ３）が与えられる。
【００２３】電源ＶＤＤとグランドとの間にはさらに、
ＰＭＯＳトランジスタＱｐ２０８およびＮＭＯＳトラン
ジスタＱｎ２０８が直列に接続されている。これらＭＯ
ＳトランジスタＱｐ２０８，Ｑｎ２０８はゲートが共通
に接続されてインバータを構成しており、そのゲート共
通接続点が上記ＭＯＳ直列接続回路のノードＮ２０５に
接続され、そのドレイン共通接続点が回路出力端子２０
２に接続されている。また、ＮＭＯＳトランジスタＱｎ
２０８に対して、位相補償用のキャパシタＣ２０１が並
列に接続されている。
ＰＭＯＳトランジスタＱｐ２０８およびＮＭＯＳトラン
ジスタＱｎ２０８が直列に接続されている。これらＭＯ
ＳトランジスタＱｐ２０８，Ｑｎ２０８はゲートが共通
に接続されてインバータを構成しており、そのゲート共
通接続点が上記ＭＯＳ直列接続回路のノードＮ２０５に
接続され、そのドレイン共通接続点が回路出力端子２０
２に接続されている。また、ＮＭＯＳトランジスタＱｎ
２０８に対して、位相補償用のキャパシタＣ２０１が並
列に接続されている。
【００２４】上記回路構成の説明から明らかなように、
ボルテージフォロワアンプ１０２として用いるオペアン
プ、本例ではＲａｉｌ−ｔｏ−Ｒａｉｌ（登録商標）オ
ペアンプを構成するには多大な数のトランジスタが必要
となるため、ボルテージフォロワアンプ１０２を用いて
なるＢｏｏｔｓｔｒａｐ方式のチャージポンプ回路で
は、回路規模が複雑且つ大きくなるとともに、消費電力
も増大し、しかも位相補償用のキャパシタＣ２０１が必
要であるため、これも回路規模が増大する要因になる。
ボルテージフォロワアンプ１０２として用いるオペアン
プ、本例ではＲａｉｌ−ｔｏ−Ｒａｉｌ（登録商標）オ
ペアンプを構成するには多大な数のトランジスタが必要
となるため、ボルテージフォロワアンプ１０２を用いて
なるＢｏｏｔｓｔｒａｐ方式のチャージポンプ回路で
は、回路規模が複雑且つ大きくなるとともに、消費電力
も増大し、しかも位相補償用のキャパシタＣ２０１が必
要であるため、これも回路規模が増大する要因になる。
【００２５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、非常に簡単な回路構
成にてエラー成分の少ない出力電流の生成が可能なチャ
ージポンプ回路およびこれを用いたＰＬＬ回路を提供す
ることにある。
であり、その目的とするところは、非常に簡単な回路構
成にてエラー成分の少ない出力電流の生成が可能なチャ
ージポンプ回路およびこれを用いたＰＬＬ回路を提供す
ることにある。
【００２６】
【課題を解決するための手段】本発明によるチャージポ
ンプ回路は、出力ノードから引き込む電流を決める第１
の電流源トランジスタと、第１の信号に応答して前記第
１の電流源トランジスタに電流を流す第１のスイッチト
ランジスタと、第１のスイッチトランジスタと出力ノー
ドとの間に接続された第１のカスコードトランジスタ
と、第１の信号が与えられないときに第１の電流源トラ
ンジスタに電流を供給する第１の電流供給経路と、出力
ノードに流し込む電流を決める第２の電流源トランジス
タと、第２の信号に応答して第２の電流源トランジスタ
に電流を流す第２のスイッチトランジスタと、第２のス
イッチトランジスタと出力ノードとの間に接続された第
２のカスコードトランジスタと、第２の信号が与えられ
ないときに第２の電流源トランジスタに電流を供給する
第２の電流供給経路とを備えた構成となっている。この
チャージポンプ回路は、ＲＦシンセサイザー、クロック
シンセサイザーあるいはクロックリカバリー回路等を構
成するＰＬＬ回路において、そのチャージポンプ回路と
して用いられる。
ンプ回路は、出力ノードから引き込む電流を決める第１
の電流源トランジスタと、第１の信号に応答して前記第
１の電流源トランジスタに電流を流す第１のスイッチト
ランジスタと、第１のスイッチトランジスタと出力ノー
ドとの間に接続された第１のカスコードトランジスタ
と、第１の信号が与えられないときに第１の電流源トラ
ンジスタに電流を供給する第１の電流供給経路と、出力
ノードに流し込む電流を決める第２の電流源トランジス
タと、第２の信号に応答して第２の電流源トランジスタ
に電流を流す第２のスイッチトランジスタと、第２のス
イッチトランジスタと出力ノードとの間に接続された第
２のカスコードトランジスタと、第２の信号が与えられ
ないときに第２の電流源トランジスタに電流を供給する
第２の電流供給経路とを備えた構成となっている。この
チャージポンプ回路は、ＲＦシンセサイザー、クロック
シンセサイザーあるいはクロックリカバリー回路等を構
成するＰＬＬ回路において、そのチャージポンプ回路と
して用いられる。
【００２７】上記構成のチャージポンプ回路またはこれ
を用いてなるＰＬＬ回路において、第１，第２の信号が
与えられず、第１，第２のスイッチトランジスタがオフ
状態のとき、出力ノードへの経路は遮断状態にあるが、
第１，第２の電流源トランジスタには第１，第２の電流
供給経路を通って電流が流れる。これにより、第１，第
２の電流源トランジスタの飽和領域動作が保証される。
またこのとき、出力ノードと第１，第２のスイッチトラ
ンジスタとの間に第１，第２のカスコードトランジスタ
が介在することで、第１，第２のスイッチトランジスタ
のドレイン電位が出力ノードの電位変動の影響を受けな
いため、これらスイッチトランジスタの両端（ソース・
ドレイン）間の電位差が小さく抑えられる。その結果、
出力先のローパスフィルタとの間で発生するチャージシ
ェアが抑制される。
を用いてなるＰＬＬ回路において、第１，第２の信号が
与えられず、第１，第２のスイッチトランジスタがオフ
状態のとき、出力ノードへの経路は遮断状態にあるが、
第１，第２の電流源トランジスタには第１，第２の電流
供給経路を通って電流が流れる。これにより、第１，第
２の電流源トランジスタの飽和領域動作が保証される。
またこのとき、出力ノードと第１，第２のスイッチトラ
ンジスタとの間に第１，第２のカスコードトランジスタ
が介在することで、第１，第２のスイッチトランジスタ
のドレイン電位が出力ノードの電位変動の影響を受けな
いため、これらスイッチトランジスタの両端（ソース・
ドレイン）間の電位差が小さく抑えられる。その結果、
出力先のローパスフィルタとの間で発生するチャージシ
ェアが抑制される。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２９】［第１実施形態］図１は、本発明の第１実
施形態に係るチャージポンプ回路の構成例を示す回路図
である。
施形態に係るチャージポンプ回路の構成例を示す回路図
である。
【００３０】図１において、第１電源、例えばグランド
と出力ノードＮ１１との間には、ＮＭＯＳトランジスタ
Ｑｎ１１，Ｑｎ１２，Ｑｎ１３が直列に接続されてい
る。また、グランドと共通ノードＮ１２との間には、Ｎ
ＭＯＳトランジスタＱｎ１４，Ｑｎ１５，Ｑｎ１６が直
列に接続されている。さらに、ＮＭＯＳトランジスタＱ
ｎ１１のドレイン（ＮＭＯＳトランジスタＱｎ１２のソ
ース）と共通共通ノードとＮ１２の間には、ＮＭＯＳト
ランジスタＱｎ１７，Ｑｎ１８が直列に接続されてい
る。
と出力ノードＮ１１との間には、ＮＭＯＳトランジスタ
Ｑｎ１１，Ｑｎ１２，Ｑｎ１３が直列に接続されてい
る。また、グランドと共通ノードＮ１２との間には、Ｎ
ＭＯＳトランジスタＱｎ１４，Ｑｎ１５，Ｑｎ１６が直
列に接続されている。さらに、ＮＭＯＳトランジスタＱ
ｎ１１のドレイン（ＮＭＯＳトランジスタＱｎ１２のソ
ース）と共通共通ノードとＮ１２の間には、ＮＭＯＳト
ランジスタＱｎ１７，Ｑｎ１８が直列に接続されてい
る。
【００３１】第２電源、例えば正電源ＶＤＤ（以下、単
に電源ＶＤＤと記す）と出力ノードＮ１１との間には、
ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２，Ｑｐ１３が
直列に接続されている。また、電源ＶＤＤと共通ノード
Ｎ１２との間には、ＰＭＯＳトランジスタＱｐ１４，Ｑ
ｐ１５，Ｑｐ１６が直列に接続されている。さらに、Ｐ
ＭＯＳトランジスタＱｐ１１のドレイン（ＰＭＯＳトラ
ンジスタＱｐ１２のソース）と共通ノードＮ１２との間
には、ＰＭＯＳトランジスタＱｐ１７，Ｑｐ１８が直列
に接続されている。
に電源ＶＤＤと記す）と出力ノードＮ１１との間には、
ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２，Ｑｐ１３が
直列に接続されている。また、電源ＶＤＤと共通ノード
Ｎ１２との間には、ＰＭＯＳトランジスタＱｐ１４，Ｑ
ｐ１５，Ｑｐ１６が直列に接続されている。さらに、Ｐ
ＭＯＳトランジスタＱｐ１１のドレイン（ＰＭＯＳトラ
ンジスタＱｐ１２のソース）と共通ノードＮ１２との間
には、ＰＭＯＳトランジスタＱｐ１７，Ｑｐ１８が直列
に接続されている。
【００３２】ここで、ＮＭＯＳトランジスタＱｎ１１，
Ｑｎ１４は各ゲートに第１のバイアス電圧（Ｂｉａｓ
１）Ｖbi1 が与えられることで電流源トランジスタとし
て動作し、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１４は
各ゲートに第２のバイアス電圧（Ｂｉａｓ２）Ｖbi2 が
与えられることで電流源トランジスタとして動作する。
カスコードトランジスタであるＮＭＯＳトランジスタＱ
ｎ１３，Ｑｎ１６，Ｑｎ１８の各ゲートには第３のバイ
アス電圧（Ｂｉａｓ３）Ｖbi3 が与えられ、ＰＭＯＳト
ランジスタＱｐ１３，Ｑｐ１６，Ｑｐ１８の各ゲートに
は第４のバイアス電圧（Ｂｉａｓ４)Ｖbi4 が与えられ
る。
Ｑｎ１４は各ゲートに第１のバイアス電圧（Ｂｉａｓ
１）Ｖbi1 が与えられることで電流源トランジスタとし
て動作し、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１４は
各ゲートに第２のバイアス電圧（Ｂｉａｓ２）Ｖbi2 が
与えられることで電流源トランジスタとして動作する。
カスコードトランジスタであるＮＭＯＳトランジスタＱ
ｎ１３，Ｑｎ１６，Ｑｎ１８の各ゲートには第３のバイ
アス電圧（Ｂｉａｓ３）Ｖbi3 が与えられ、ＰＭＯＳト
ランジスタＱｐ１３，Ｑｐ１６，Ｑｐ１８の各ゲートに
は第４のバイアス電圧（Ｂｉａｓ４)Ｖbi4 が与えられ
る。
【００３３】ＮＭＯＳトランジスタＱｎ１２およびＰＯ
ＭＯＳトランジスタＱｐ１５は各ゲートにＤＮ信号が与
えられることでスイッチトランジスタとして動作し、Ｎ
ＭＯＳトランジスタＱｎ１７はゲートにＸＤＮ信号が与
えられることでスイッチトランジスタとして動作し、Ｐ
ＭＯＳトランジスタＱｐ１２およびＮＯＭＯＳトランジ
スタＱｎ１５は各ゲートにＸＵＰ信号が与えられること
でスイッチトランジスタとして動作し、ＰＭＯＳトラン
ジスタＱｐ１７はゲートにＵＰ信号が与えられることで
スイッチトランジスタとして動作する。ここで、ＤＮ信
号は位相を遅らせる制御をなすための信号であり、ＵＰ
信号は位相を進める制御をなすための信号である。
ＭＯＳトランジスタＱｐ１５は各ゲートにＤＮ信号が与
えられることでスイッチトランジスタとして動作し、Ｎ
ＭＯＳトランジスタＱｎ１７はゲートにＸＤＮ信号が与
えられることでスイッチトランジスタとして動作し、Ｐ
ＭＯＳトランジスタＱｐ１２およびＮＯＭＯＳトランジ
スタＱｎ１５は各ゲートにＸＵＰ信号が与えられること
でスイッチトランジスタとして動作し、ＰＭＯＳトラン
ジスタＱｐ１７はゲートにＵＰ信号が与えられることで
スイッチトランジスタとして動作する。ここで、ＤＮ信
号は位相を遅らせる制御をなすための信号であり、ＵＰ
信号は位相を進める制御をなすための信号である。
【００３４】出力ノードＮ１１とグランドとの間にはＬ
ＰＦ１１が接続されている。このＬＰＦ１１は、ノード
Ｎ１１とグランドとの間に直列に接続された抵抗Ｒ１１
およびキャパシタＣ１１からなり、本実施形態に係るチ
ャージポンプ回路の出力電流を積分して電圧に変換する
積分回路としての機能を持つ。
ＰＦ１１が接続されている。このＬＰＦ１１は、ノード
Ｎ１１とグランドとの間に直列に接続された抵抗Ｒ１１
およびキャパシタＣ１１からなり、本実施形態に係るチ
ャージポンプ回路の出力電流を積分して電圧に変換する
積分回路としての機能を持つ。
【００３５】上記構成の第１実施形態に係るチャージポ
ンプ回路において、電源ＶＤＤと共通ノードＮ１２との
間に直列に接続されたＰＭＯＳトランジスタＱｐ１４，
Ｑｐ１５，Ｑｐ１６、即ち電流源トランジスタＱｐ１
４、スイッチトランジスタＱｐ１５およびカスコードト
ランジスタＱｐ１６と、共通ノードＮ１２と電流源トラ
ンジスタＱｎ１１のドレインとの間に直列に接続された
ＮＭＯＳトランジスタＱｎ１８，Ｑｎ１７、即ちカスコ
ードトランジスタＱｎ１８およびスイッチトランジスタ
Ｑｎ１７とは、ＤＮ信号が与えられないときに電流源ト
ランジスタＱｎ１１に電流を供給する電流供給経路を構
成している。
ンプ回路において、電源ＶＤＤと共通ノードＮ１２との
間に直列に接続されたＰＭＯＳトランジスタＱｐ１４，
Ｑｐ１５，Ｑｐ１６、即ち電流源トランジスタＱｐ１
４、スイッチトランジスタＱｐ１５およびカスコードト
ランジスタＱｐ１６と、共通ノードＮ１２と電流源トラ
ンジスタＱｎ１１のドレインとの間に直列に接続された
ＮＭＯＳトランジスタＱｎ１８，Ｑｎ１７、即ちカスコ
ードトランジスタＱｎ１８およびスイッチトランジスタ
Ｑｎ１７とは、ＤＮ信号が与えられないときに電流源ト
ランジスタＱｎ１１に電流を供給する電流供給経路を構
成している。
【００３６】また、グランドと共通ノードＮ１２との間
に直列に接続されたＮＭＯＳトランジスタＱｎ１４，Ｑ
ｎ１５，Ｑｎ１６、即ち電流源トランジスタＱｎ１４、
スイッチトランジスタＱｎ１５およびカスコードトラン
ジスタＱｎ１６と、共通ノードＮ１２と電流源トランジ
スタＱｐ１１のドレインとの間に直列に接続されたＰＭ
ＯＳトランジスタＱｐ１８，Ｑｐ１７、即ちカスコード
トランジスタＱｐ１８およびスイッチトランジスタＱｐ
１７とは、ＵＰ信号が与えられないときに電流源トラン
ジスタＱｐ１１に電流を供給する電流供給経路を構成し
ている。
に直列に接続されたＮＭＯＳトランジスタＱｎ１４，Ｑ
ｎ１５，Ｑｎ１６、即ち電流源トランジスタＱｎ１４、
スイッチトランジスタＱｎ１５およびカスコードトラン
ジスタＱｎ１６と、共通ノードＮ１２と電流源トランジ
スタＱｐ１１のドレインとの間に直列に接続されたＰＭ
ＯＳトランジスタＱｐ１８，Ｑｐ１７、即ちカスコード
トランジスタＱｐ１８およびスイッチトランジスタＱｐ
１７とは、ＵＰ信号が与えられないときに電流源トラン
ジスタＱｐ１１に電流を供給する電流供給経路を構成し
ている。
【００３７】次に、第１実施形態に係るチャージポンプ
回路の回路動作について、ＤＮ信号の変化時の動作に絞
って説明する。ここで、ＤＮ信号とＸＤＮ信号とは互い
に逆相（即ち、ＤＮ＝“Ｈｉ”ならＸＤＮ＝“Ｌｏ”、
ＤＮ＝“Ｌｏ”ならＸＤＮ＝“Ｈｉ”）の信号である。
なお、“Ｈｉ”は論理“１”（高レベル）、“Ｌｏ”は
論理“０”（低レベル）を意味している。
回路の回路動作について、ＤＮ信号の変化時の動作に絞
って説明する。ここで、ＤＮ信号とＸＤＮ信号とは互い
に逆相（即ち、ＤＮ＝“Ｈｉ”ならＸＤＮ＝“Ｌｏ”、
ＤＮ＝“Ｌｏ”ならＸＤＮ＝“Ｈｉ”）の信号である。
なお、“Ｈｉ”は論理“１”（高レベル）、“Ｌｏ”は
論理“０”（低レベル）を意味している。
【００３８】まず、ＤＮ＝“Ｌｏ”（ＸＤＮ＝“Ｈ
ｉ”）時には、ＮＭＯＳトランジスタＱｎ１２がオフ状
態、ＮＭＯＳトランジスタＱｎ１７およびＰＭＯＳトラ
ンジスタＱｐ１５がオン状態にあるため、出力ノードＮ
１１への経路は遮断状態となっている。ただしこのと
き、電源ＶＤＤ→Ｑｐ１４→Ｑｐ１５→Ｑｐ１６→共通
ノードＮ１２→Ｑｎ１８→Ｑｎ１７→Ｑｎ１１の電流供
給経路を通って電流が流れるため、電流源トランジスタ
Ｑｎ１１の飽和領域動作は保証される。
ｉ”）時には、ＮＭＯＳトランジスタＱｎ１２がオフ状
態、ＮＭＯＳトランジスタＱｎ１７およびＰＭＯＳトラ
ンジスタＱｐ１５がオン状態にあるため、出力ノードＮ
１１への経路は遮断状態となっている。ただしこのと
き、電源ＶＤＤ→Ｑｐ１４→Ｑｐ１５→Ｑｐ１６→共通
ノードＮ１２→Ｑｎ１８→Ｑｎ１７→Ｑｎ１１の電流供
給経路を通って電流が流れるため、電流源トランジスタ
Ｑｎ１１の飽和領域動作は保証される。
【００３９】またこのとき、スイッチトランジスタＱｎ
１２のソース電圧Ｖｓ12(off) はバイアス電圧（Ｂｉａ
ｓ３）Ｖbi3 からＮＭＯＳトランジスタＱｎ１８のゲー
ト-ソース間電圧Ｖｇｓ(Ｖgs18 )を引いた値｛Ｖｓ12(o
ff) ＝Ｖbi3 −Ｖgs18 ｝であり、ドレイン電圧Ｖｄ12
(off) はバイアス電圧Ｖbi3 からＮＭＯＳトランジスタ
Ｑｎ１３の閾値電圧Ｖｔｈ(Ｖth13 )を引いた値｛Ｖｄ1
2(off) ＝Ｖbi3 −Ｖth13 ｝となる。
１２のソース電圧Ｖｓ12(off) はバイアス電圧（Ｂｉａ
ｓ３）Ｖbi3 からＮＭＯＳトランジスタＱｎ１８のゲー
ト-ソース間電圧Ｖｇｓ(Ｖgs18 )を引いた値｛Ｖｓ12(o
ff) ＝Ｖbi3 −Ｖgs18 ｝であり、ドレイン電圧Ｖｄ12
(off) はバイアス電圧Ｖbi3 からＮＭＯＳトランジスタ
Ｑｎ１３の閾値電圧Ｖｔｈ(Ｖth13 )を引いた値｛Ｖｄ1
2(off) ＝Ｖbi3 −Ｖth13 ｝となる。
【００４０】次に、ＤＮ＝“Ｌｏ”→“Ｈｉ”変化時に
は、ＮＭＯＳトランジスタＱｎ１２がオン状態、ＮＭＯ
ＳトランジスタＱｎ１７およびＰＭＯＳトランジスタＱ
ｐ１５がオフ状態になるため、Ｑｎ１３→Ｑｎ１２→Ｑ
ｎ１１の経路を通って電流が流れることになる。この
際、スイッチトランジスタＱｎ１２がオンすることによ
り、電流源トランジスタＱｎ１１の寄生容量（図示せ
ず）と出力先のＬＰＦ１１のキャパシタＣ１１との間で
のチャージシェア問題の発生が懸念される。
は、ＮＭＯＳトランジスタＱｎ１２がオン状態、ＮＭＯ
ＳトランジスタＱｎ１７およびＰＭＯＳトランジスタＱ
ｐ１５がオフ状態になるため、Ｑｎ１３→Ｑｎ１２→Ｑ
ｎ１１の経路を通って電流が流れることになる。この
際、スイッチトランジスタＱｎ１２がオンすることによ
り、電流源トランジスタＱｎ１１の寄生容量（図示せ
ず）と出力先のＬＰＦ１１のキャパシタＣ１１との間で
のチャージシェア問題の発生が懸念される。
【００４１】ここで、カスコードトランジスタＱｎ１
３，Ｑｎ１８に対して適切なトランジスタサイズやバイ
アス電圧Ｖbi3 を設定してやることで、スイッチトラン
ジスタＱｎ１２のソース電圧Ｖｓ12(off) とドレイン電
圧Ｖｄ12(off) との差を、出力ノードＮ１１の電圧Ｖｏ
ｕｔに依らず常に２００ｍＶ程度以下に抑えることが可
能となる。これにより、図７に示した理想回路例におけ
るスイッチトランジスタ（Ｑｎ１０３，Ｑｐ１０３）の
オフ時の電流源トランジスタ（Ｑｎ１０２，Ｑｐ１０
２）のドレイン電圧Ｖｄｓよりも相対的に小さくなる。
その結果、チャージシェア問題についても大幅に軽減で
きる。
３，Ｑｎ１８に対して適切なトランジスタサイズやバイ
アス電圧Ｖbi3 を設定してやることで、スイッチトラン
ジスタＱｎ１２のソース電圧Ｖｓ12(off) とドレイン電
圧Ｖｄ12(off) との差を、出力ノードＮ１１の電圧Ｖｏ
ｕｔに依らず常に２００ｍＶ程度以下に抑えることが可
能となる。これにより、図７に示した理想回路例におけ
るスイッチトランジスタ（Ｑｎ１０３，Ｑｐ１０３）の
オフ時の電流源トランジスタ（Ｑｎ１０２，Ｑｐ１０
２）のドレイン電圧Ｖｄｓよりも相対的に小さくなる。
その結果、チャージシェア問題についても大幅に軽減で
きる。
【００４２】ここでは、ＤＮ信号変化時の回路動作につ
いて説明したが、ＵＰ信号変化時についても、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとが入れ替わるだ
けで基本的な回路動作についてはＤＮ信号変化時と同様
であり、その動作説明については重複するので省略する
ものとする。
いて説明したが、ＵＰ信号変化時についても、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとが入れ替わるだ
けで基本的な回路動作についてはＤＮ信号変化時と同様
であり、その動作説明については重複するので省略する
ものとする。
【００４３】上述したように、第１実施形態に係るチャ
ージポンプ回路によれば、Ｂｏｏｔｓｔｒａｐ方式のチ
ャージポンプ回路のように、多大な数のトランジスタを
必要とするボルテージフォロワアンプ（例えば、図１１
の回路例）を用いなくても先述した従来技術の問題点
１，２を共に解決できるため、非常に簡単な回路構成且
つ低消費電力にてエラー成分の少ない出力電流を生成す
ることができる。
ージポンプ回路によれば、Ｂｏｏｔｓｔｒａｐ方式のチ
ャージポンプ回路のように、多大な数のトランジスタを
必要とするボルテージフォロワアンプ（例えば、図１１
の回路例）を用いなくても先述した従来技術の問題点
１，２を共に解決できるため、非常に簡単な回路構成且
つ低消費電力にてエラー成分の少ない出力電流を生成す
ることができる。
【００４４】［第２実施形態］図２は、本発明の第２実
施形態に係るチャージポンプ回路の構成例を示す回路図
である。
施形態に係るチャージポンプ回路の構成例を示す回路図
である。
【００４５】図２において、グランドと出力ノードＮ２
１との間には、ＮＭＯＳトランジスタＱｎ２１，Ｑｎ２
２，Ｑｎ２３が直列に接続され、さらにＮＭＯＳトラン
ジスタＱｎ２４，Ｑｎ２５，Ｑｎ２６が直列に接続され
ている。ＭＯＳトランジスタＱｎ２１のドレイン（ＭＯ
ＳトランジスタＱｎ２２のソース）と電源ＶＤＤとの間
には、ＮＭＯＳトランジスタＱｎ２７，Ｑｎ２８が直列
に接続されている。ＭＯＳトランジスタＱｎ２４のドレ
イン（ＭＯＳトランジスタＱｎ２５のソース）と電源Ｖ
ＤＤとの間には、ＮＭＯＳトランジスタＱｎ２９，Ｑｎ
３０が直列に接続されている。電源ＶＤＤと出力ノード
Ｎ２１との間には、ＰＭＯＳトランジスタＱｐ２１，Ｑ
ｐ２２が直列に接続されている。
１との間には、ＮＭＯＳトランジスタＱｎ２１，Ｑｎ２
２，Ｑｎ２３が直列に接続され、さらにＮＭＯＳトラン
ジスタＱｎ２４，Ｑｎ２５，Ｑｎ２６が直列に接続され
ている。ＭＯＳトランジスタＱｎ２１のドレイン（ＭＯ
ＳトランジスタＱｎ２２のソース）と電源ＶＤＤとの間
には、ＮＭＯＳトランジスタＱｎ２７，Ｑｎ２８が直列
に接続されている。ＭＯＳトランジスタＱｎ２４のドレ
イン（ＭＯＳトランジスタＱｎ２５のソース）と電源Ｖ
ＤＤとの間には、ＮＭＯＳトランジスタＱｎ２９，Ｑｎ
３０が直列に接続されている。電源ＶＤＤと出力ノード
Ｎ２１との間には、ＰＭＯＳトランジスタＱｐ２１，Ｑ
ｐ２２が直列に接続されている。
【００４６】ここで、ＮＭＯＳトランジスタＱｎ２１，
Ｑｎ２４は各ゲートに第１のバイアス電圧（Ｂｉａｓ
１）Ｖbi1 が与えられることで電流源トランジスタとし
て動作し、ＰＭＯＳトランジスタＱｐ２１はゲートに第
２のバイアス電圧（Ｂｉａｓ２）Ｖbi2 が与えられるこ
とで電流源トランジスタとして動作する。カスコードト
ランジスタであるＮＭＯＳトランジスタＱｎ２３，Ｑｎ
２６，Ｑｎ２８，Ｑｎ３０の各ゲートには第３のバイア
ス電圧（Ｂｉａｓ３）Ｖbi3 が与えられ、ＰＭＯＳトラ
ンジスタＱｐ２２のゲートには第４のバイアス電圧（Ｂ
ｉａｓ４)Ｖbi4が与えられる。
Ｑｎ２４は各ゲートに第１のバイアス電圧（Ｂｉａｓ
１）Ｖbi1 が与えられることで電流源トランジスタとし
て動作し、ＰＭＯＳトランジスタＱｐ２１はゲートに第
２のバイアス電圧（Ｂｉａｓ２）Ｖbi2 が与えられるこ
とで電流源トランジスタとして動作する。カスコードト
ランジスタであるＮＭＯＳトランジスタＱｎ２３，Ｑｎ
２６，Ｑｎ２８，Ｑｎ３０の各ゲートには第３のバイア
ス電圧（Ｂｉａｓ３）Ｖbi3 が与えられ、ＰＭＯＳトラ
ンジスタＱｐ２２のゲートには第４のバイアス電圧（Ｂ
ｉａｓ４)Ｖbi4が与えられる。
【００４７】ＮＭＯＳトランジスタＱｎ２２はゲートに
ＤＮ信号が与えられることでスイッチトランジスタとし
て動作し、ＮＭＯＳトランジスタＱｎ２７はゲートにＸ
ＤＮ信号が与えられることでスイッチトランジスタとし
て動作し、ＮＭＯＳトランジスタＱｎ２５はゲートにＸ
ＵＰ信号が与えられることでスイッチトランジスタとし
て動作し、ＮＭＯＳトランジスタＱｎ２９はゲートにＵ
Ｐ信号が与えられることでスイッチトランジスタとして
動作する。
ＤＮ信号が与えられることでスイッチトランジスタとし
て動作し、ＮＭＯＳトランジスタＱｎ２７はゲートにＸ
ＤＮ信号が与えられることでスイッチトランジスタとし
て動作し、ＮＭＯＳトランジスタＱｎ２５はゲートにＸ
ＵＰ信号が与えられることでスイッチトランジスタとし
て動作し、ＮＭＯＳトランジスタＱｎ２９はゲートにＵ
Ｐ信号が与えられることでスイッチトランジスタとして
動作する。
【００４８】出力ノードＮ２１とグランドとの間にはＬ
ＰＦ２１が接続されている。このＬＰＦ２１は、ノード
Ｎ２１とグランドとの間に直列に接続された抵抗Ｒ２１
およびキャパシタＣ２１からなり、本実施形態に係るチ
ャージポンプ回路の出力電流を積分して電圧に変換する
積分回路としての機能を持つ。
ＰＦ２１が接続されている。このＬＰＦ２１は、ノード
Ｎ２１とグランドとの間に直列に接続された抵抗Ｒ２１
およびキャパシタＣ２１からなり、本実施形態に係るチ
ャージポンプ回路の出力電流を積分して電圧に変換する
積分回路としての機能を持つ。
【００４９】上記構成の第２実施形態に係るチャージポ
ンプ回路において、電源ＶＤＤと電流源トランジスタＱ
ｎ２１のドレインとの間に直列に接続されたＮＭＯＳト
ランジスタＱｎ２８，Ｑｎ２７、即ちカスコードトラン
ジスタＱｎ２８およびスイッチトランジスタＱｎ２７
は、ＤＮ信号が与えられないときに電流源トランジスタ
Ｑｎ２１に電流を供給する電流供給経路を構成してい
る。また、電源ＶＤＤと電流源トランジスタＱｎ２４の
ドレインとの間に直列に接続されたＮＭＯＳトランジス
タＱｎ３０，Ｑｎ２９、即ちカスコードトランジスタＱ
ｎ３０およびスイッチトランジスタＱｎ２９は、ＵＰ信
号が与えられないときに電流源トランジスタＱｎ２４に
電流を供給する電流供給経路を構成している。
ンプ回路において、電源ＶＤＤと電流源トランジスタＱ
ｎ２１のドレインとの間に直列に接続されたＮＭＯＳト
ランジスタＱｎ２８，Ｑｎ２７、即ちカスコードトラン
ジスタＱｎ２８およびスイッチトランジスタＱｎ２７
は、ＤＮ信号が与えられないときに電流源トランジスタ
Ｑｎ２１に電流を供給する電流供給経路を構成してい
る。また、電源ＶＤＤと電流源トランジスタＱｎ２４の
ドレインとの間に直列に接続されたＮＭＯＳトランジス
タＱｎ３０，Ｑｎ２９、即ちカスコードトランジスタＱ
ｎ３０およびスイッチトランジスタＱｎ２９は、ＵＰ信
号が与えられないときに電流源トランジスタＱｎ２４に
電流を供給する電流供給経路を構成している。
【００５０】上記構成の第２実施形態に係るチャージポ
ンプ回路の特徴とするところは、チャージシェアの問題
を引き起こすスイッチトランジスタをＮＭＯＳ側だけで
実現するようにしている点にある。この点について、第
１実施形態に係るチャージポンプ回路の場合と対比して
説明する。
ンプ回路の特徴とするところは、チャージシェアの問題
を引き起こすスイッチトランジスタをＮＭＯＳ側だけで
実現するようにしている点にある。この点について、第
１実施形態に係るチャージポンプ回路の場合と対比して
説明する。
【００５１】先ず、通常、ＮＭＯＳの電流能力が同サイ
ズのＰＭＯＳの２倍〜２．５倍程度であるため、第１実
施形態に係るチャージポンプ回路において、電源ＶＤＤ
側電流源トランジスタ（Ｑｐ１１，Ｑｐ１４）にグラン
ド側電流源トランジスタ（Ｑｎ１１，Ｑｎ１４）と同じ
電流を流そうとすると、より大きな｜Ｖｇｓ｜をかける
か、トランジスタサイズを大きくする必要がある。この
内大きな｜Ｖｇｓ｜をかける手法を採った場合、出力ノ
ードＮ１１の電圧レンジを狭める結果を招くため、一般
的に、トランジスタサイズを大きくする手法を採ること
が多い。
ズのＰＭＯＳの２倍〜２．５倍程度であるため、第１実
施形態に係るチャージポンプ回路において、電源ＶＤＤ
側電流源トランジスタ（Ｑｐ１１，Ｑｐ１４）にグラン
ド側電流源トランジスタ（Ｑｎ１１，Ｑｎ１４）と同じ
電流を流そうとすると、より大きな｜Ｖｇｓ｜をかける
か、トランジスタサイズを大きくする必要がある。この
内大きな｜Ｖｇｓ｜をかける手法を採った場合、出力ノ
ードＮ１１の電圧レンジを狭める結果を招くため、一般
的に、トランジスタサイズを大きくする手法を採ること
が多い。
【００５２】しかしながら、トランジスタサイズを大き
くする手法を採ると、電流源トランジスタだけでなく、
スイッチトランジスタおよびカスコードトランジスタに
ついてもトランジスタサイズを大きくする必要があるた
め、ＰＭＯＳの電流源トランジスタＱｐ１１，Ｑｐ１４
のドレイン端子の寄生容量も大きくなってしまう。ここ
で、チャージシェア問題は寄生容量の値に比例するの
で、ＰＭＯＳ側はＮＭＯＳ側と比較して相対的にチャー
ジシェア問題が大きくなる懸念がある。
くする手法を採ると、電流源トランジスタだけでなく、
スイッチトランジスタおよびカスコードトランジスタに
ついてもトランジスタサイズを大きくする必要があるた
め、ＰＭＯＳの電流源トランジスタＱｐ１１，Ｑｐ１４
のドレイン端子の寄生容量も大きくなってしまう。ここ
で、チャージシェア問題は寄生容量の値に比例するの
で、ＰＭＯＳ側はＮＭＯＳ側と比較して相対的にチャー
ジシェア問題が大きくなる懸念がある。
【００５３】これに対して、第２実施形態に係るチャー
ジポンプ回路においては、チャージシェアの問題を引き
起こすスイッチトランジスタをＮＭＯＳ側だけで実現す
る構成を採ることで、ＮＭＯＳとの電流能力の差を埋め
ることを目的として、電源ＶＤＤ側の電流源トランジス
タＱｐ２１およびカスコードトランジスタＱｐ２２のサ
イズを大きく設定した際に、それに伴って電流源トラン
ジスタＱｐ２１のドレイン端子の寄生容量が大きくなっ
たとしても、ＰＭＯＳ側にはスイッチトランジスタが存
在しないため、第１実施形態に係るチャージポンプ回路
の場合よりも大なるチャージシェア抑制の効果を得るこ
とができる。
ジポンプ回路においては、チャージシェアの問題を引き
起こすスイッチトランジスタをＮＭＯＳ側だけで実現す
る構成を採ることで、ＮＭＯＳとの電流能力の差を埋め
ることを目的として、電源ＶＤＤ側の電流源トランジス
タＱｐ２１およびカスコードトランジスタＱｐ２２のサ
イズを大きく設定した際に、それに伴って電流源トラン
ジスタＱｐ２１のドレイン端子の寄生容量が大きくなっ
たとしても、ＰＭＯＳ側にはスイッチトランジスタが存
在しないため、第１実施形態に係るチャージポンプ回路
の場合よりも大なるチャージシェア抑制の効果を得るこ
とができる。
【００５４】また、第１実施形態に係るチャージポンプ
回路においては、電源ＶＤＤ側電流源トランジスタ（Ｑ
ｐ１１又はＱｐ１４）とグランド側電流源トランジスタ
（Ｑｎ１１又はＱｎ１４）の電流値に少しでも差がある
と、共通ノードＮ１２の電位が一気に変動する可能性が
あり、そのため電流源トランジスタのドレイン電圧に悪
影響を及ぼすおそれがある。これに対して、第２実施形
態に係るチャージポンプ回路においては、上記電流値の
電源ＶＤＤ側とグランド側との間でのアンバランスが原
因で電位が不安定となるノードが存在しないため、第１
実施形態に係るチャージポンプ回路に比べて、回路全体
が安定的に動作することになる。
回路においては、電源ＶＤＤ側電流源トランジスタ（Ｑ
ｐ１１又はＱｐ１４）とグランド側電流源トランジスタ
（Ｑｎ１１又はＱｎ１４）の電流値に少しでも差がある
と、共通ノードＮ１２の電位が一気に変動する可能性が
あり、そのため電流源トランジスタのドレイン電圧に悪
影響を及ぼすおそれがある。これに対して、第２実施形
態に係るチャージポンプ回路においては、上記電流値の
電源ＶＤＤ側とグランド側との間でのアンバランスが原
因で電位が不安定となるノードが存在しないため、第１
実施形態に係るチャージポンプ回路に比べて、回路全体
が安定的に動作することになる。
【００５５】しかも、図１の回路と図２の回路の対比か
らも明らかなように、第１実施形態に係るチャージポン
プ回路の場合には計１６個のトランジスタが必要である
のに対して、第２実施形態に係るチャージポンプ回路の
場合には計１２個のトランジスタで実現できるため、回
路規模的にも、消費電力的にも第２実施形態に係るチャ
ージポンプ回路の方が有利である。
らも明らかなように、第１実施形態に係るチャージポン
プ回路の場合には計１６個のトランジスタが必要である
のに対して、第２実施形態に係るチャージポンプ回路の
場合には計１２個のトランジスタで実現できるため、回
路規模的にも、消費電力的にも第２実施形態に係るチャ
ージポンプ回路の方が有利である。
【００５６】ここで、０．１８μｍプロセスを使用して
電源電圧１．８Ｖの条件下で、図７に示す従来回路例に
係るチャージポンプ回路と、図２に示す第２実施形態に
係るチャージポンプ回路（実施形態回路例）の出力電流
を１００クロックに亘って積分したシミュレーション結
果を図３および図４に示す。図３は入力クロック周波数
が１０ＭＨｚのとき、図４は２００ＭＨｚのときのシミ
ュレーション結果をそれぞれ示している。
電源電圧１．８Ｖの条件下で、図７に示す従来回路例に
係るチャージポンプ回路と、図２に示す第２実施形態に
係るチャージポンプ回路（実施形態回路例）の出力電流
を１００クロックに亘って積分したシミュレーション結
果を図３および図４に示す。図３は入力クロック周波数
が１０ＭＨｚのとき、図４は２００ＭＨｚのときのシミ
ュレーション結果をそれぞれ示している。
【００５７】図３および図４において、点線は理想回路
での結果であり、リファレンスとして示している。な
お、後述するように、実施形態回路例の出力波形は、理
想回路の出力波形とほぼ重なっているので、ここでは両
者を区別せずに点線で共通に示している。また、一点鎖
線は従来回路例の出力波形を示している。
での結果であり、リファレンスとして示している。な
お、後述するように、実施形態回路例の出力波形は、理
想回路の出力波形とほぼ重なっているので、ここでは両
者を区別せずに点線で共通に示している。また、一点鎖
線は従来回路例の出力波形を示している。
【００５８】このシミュレーション結果から明らかなよ
うに、従来回路例では、クロック周波数が比較的低い場
合（図３）は、リファレンスの結果波形と比べてまたエ
ラーが少ないが、クロック周波数が高い場合（図４）
は、１００クロック後には大きく外れてしまっている。
それと比べて、実施形態回路例の出力波形は、１０ＭＨ
ｚ時および２００ＭＨｚ時共にほとんど理想回路の出力
波形（点線）と重なっており、ほぼ理想の振る舞いをし
ている。
うに、従来回路例では、クロック周波数が比較的低い場
合（図３）は、リファレンスの結果波形と比べてまたエ
ラーが少ないが、クロック周波数が高い場合（図４）
は、１００クロック後には大きく外れてしまっている。
それと比べて、実施形態回路例の出力波形は、１０ＭＨ
ｚ時および２００ＭＨｚ時共にほとんど理想回路の出力
波形（点線）と重なっており、ほぼ理想の振る舞いをし
ている。
【００５９】以上説明した第１，第２実施形態に係るチ
ャージポンプ回路は、例えば、ＲＦシンセサイザー、ク
ロックシンセサイザーあるいはクロックリカバリー回路
などを構成するＰＬＬ回路において、位相比較器より出
力される位相差信号（ＵＰ／ＤＮ信号）に基づいてその
位相差に比例した電流を流出／流入するチャージポンプ
回路として用いて好適なものである。
ャージポンプ回路は、例えば、ＲＦシンセサイザー、ク
ロックシンセサイザーあるいはクロックリカバリー回路
などを構成するＰＬＬ回路において、位相比較器より出
力される位相差信号（ＵＰ／ＤＮ信号）に基づいてその
位相差に比例した電流を流出／流入するチャージポンプ
回路として用いて好適なものである。
【００６０】図５は、本発明に係るＰＬＬ回路の構成の
一例を示すブロック図である。図５から明らかなよう
に、本回路例に係るＰＬＬ回路は、位相周波数比較回路
(PhaseFrequency Detector;ＰＦＤ)３１、チャージポン
プ回路３２、ローパスフィルタ（ループフィルタ）３
３、ＶＣＯ(Voltage Controlled Oscillator;電圧制御
発振回路）３４および分周器３５を有する構成となって
いる。
一例を示すブロック図である。図５から明らかなよう
に、本回路例に係るＰＬＬ回路は、位相周波数比較回路
(PhaseFrequency Detector;ＰＦＤ)３１、チャージポン
プ回路３２、ローパスフィルタ（ループフィルタ）３
３、ＶＣＯ(Voltage Controlled Oscillator;電圧制御
発振回路）３４および分周器３５を有する構成となって
いる。
【００６１】このＰＬＬ回路において、位相周波数比較
回路３１は、外部から入力される基準クロックと、ＶＣ
Ｏ３４で生成され、分周器３５で分周されて得られる内
部クロックとの位相を比較し、その位相差信号としてＵ
Ｐ／ＤＮ信号を出力する。具体的には、基準クロックに
対して内部クロックの位相が遅れているときは、ＶＣＯ
３４の発振クロックの位相を進める制御をなすためのＵ
Ｐ信号を出力し、基準クロックに対して内部クロックの
位相が進んでいるときは、ＶＣＯ３４の発振クロックの
位相を遅らせる制御をなすためのＤＮ信号を出力する。
回路３１は、外部から入力される基準クロックと、ＶＣ
Ｏ３４で生成され、分周器３５で分周されて得られる内
部クロックとの位相を比較し、その位相差信号としてＵ
Ｐ／ＤＮ信号を出力する。具体的には、基準クロックに
対して内部クロックの位相が遅れているときは、ＶＣＯ
３４の発振クロックの位相を進める制御をなすためのＵ
Ｐ信号を出力し、基準クロックに対して内部クロックの
位相が進んでいるときは、ＶＣＯ３４の発振クロックの
位相を遅らせる制御をなすためのＤＮ信号を出力する。
【００６２】チャージポンプ回路３２は、ＵＰ／ＤＮ信
号が入力されている期間、任意の電流を出力ノードに対
して流し込んだり、引き込むことにより、その位相差を
電流に変換する。このチャージポンプ回路３２として、
先述した第１，第２実施形態に係るチャージポンプ回路
が用いられる。ローパスフィルタ３３は、チャージポン
プ回路３２の出力電流を積分して電圧信号に変換し、Ｖ
ＣＯ３４にその制御電圧として与える。ＶＣＯ３４はそ
の制御電圧、即ちローパスフィルタ３３の出力電圧に応
じて発振周波数が変化する。このＶＣＯ３４の発振クロ
ックは外部に出力されるとともに、分周器３５で分周さ
れて位相周波数比較回路３１に供給される。
号が入力されている期間、任意の電流を出力ノードに対
して流し込んだり、引き込むことにより、その位相差を
電流に変換する。このチャージポンプ回路３２として、
先述した第１，第２実施形態に係るチャージポンプ回路
が用いられる。ローパスフィルタ３３は、チャージポン
プ回路３２の出力電流を積分して電圧信号に変換し、Ｖ
ＣＯ３４にその制御電圧として与える。ＶＣＯ３４はそ
の制御電圧、即ちローパスフィルタ３３の出力電圧に応
じて発振周波数が変化する。このＶＣＯ３４の発振クロ
ックは外部に出力されるとともに、分周器３５で分周さ
れて位相周波数比較回路３１に供給される。
【００６３】このように、ＲＦシンセサイザー、クロッ
クシンセサイザーあるいはクロックリカバリー回路等を
構成するＰＬＬ回路において、チャージポンプ回路３２
として、非常に簡単な回路構成且つ低消費電力にてエラ
ー成分の少ない出力電流の生成が可能な先述した第１，
第２実施形態に係るチャージポンプ回路を用いること
で、ＰＬＬ回路全体の回路規模の縮小化および低消費電
力化が図れるとともに、非常に精度の良い位相制御が実
現可能となる。
クシンセサイザーあるいはクロックリカバリー回路等を
構成するＰＬＬ回路において、チャージポンプ回路３２
として、非常に簡単な回路構成且つ低消費電力にてエラ
ー成分の少ない出力電流の生成が可能な先述した第１，
第２実施形態に係るチャージポンプ回路を用いること
で、ＰＬＬ回路全体の回路規模の縮小化および低消費電
力化が図れるとともに、非常に精度の良い位相制御が実
現可能となる。
【００６４】因みに、出力電流にエラー成分を多く含む
従来型チャージポンプ回路を用いたＰＬＬ回路では、そ
のエラー成分量に応じて少し位相がずれたポイントにて
位相がロックしてしまう。これに対して、先述した第
１，第２実施形態に係るチャージポンプ回路を用いた本
発明に係るＰＬＬ回路では、これらチャージポンプ回路
がエラー成分の少ない出力電流を生成できるため、非常
に精度良く位相を一致させることが可能となる。
従来型チャージポンプ回路を用いたＰＬＬ回路では、そ
のエラー成分量に応じて少し位相がずれたポイントにて
位相がロックしてしまう。これに対して、先述した第
１，第２実施形態に係るチャージポンプ回路を用いた本
発明に係るＰＬＬ回路では、これらチャージポンプ回路
がエラー成分の少ない出力電流を生成できるため、非常
に精度良く位相を一致させることが可能となる。
【００６５】また、チャージポンプ回路の出力電流に含
まれるエラー成分は、主に、ＵＰ信号又はＤＮ信号のエ
ッジ部分で発生する。したがって、比較周波数（クロッ
ク周波数）が数ＭＨｚと低い場合は１周期中のエラー成
分は相対的に小さく無視できるレベルである場合も多い
が、数百ＭＨｚ以上というような高周波数になると次第
に１周期中の出力電流に占めるエラー成分の割合が増大
し、その影響が見えてくる。これに対して、本実施形態
に係るチャージポンプ回路を用いることで、数百ＭＨｚ
以上というような高い比較周波数の場合でも対応可能と
なる。
まれるエラー成分は、主に、ＵＰ信号又はＤＮ信号のエ
ッジ部分で発生する。したがって、比較周波数（クロッ
ク周波数）が数ＭＨｚと低い場合は１周期中のエラー成
分は相対的に小さく無視できるレベルである場合も多い
が、数百ＭＨｚ以上というような高周波数になると次第
に１周期中の出力電流に占めるエラー成分の割合が増大
し、その影響が見えてくる。これに対して、本実施形態
に係るチャージポンプ回路を用いることで、数百ＭＨｚ
以上というような高い比較周波数の場合でも対応可能と
なる。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
多大な数のトランジスタを必要とするボルテージフォロ
ワアンプを用いなくても従来の課題を解決できるため、
非常に簡単な回路構成且つ低消費電力にてエラー成分の
少ない出力電流を生成することができる。
多大な数のトランジスタを必要とするボルテージフォロ
ワアンプを用いなくても従来の課題を解決できるため、
非常に簡単な回路構成且つ低消費電力にてエラー成分の
少ない出力電流を生成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るチャージポンプ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】本発明の第２実施形態に係るチャージポンプ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図３】入力クロック周波数が１０ＭＨｚのときのシミ
ュレーション結果を示す特性図である。
ュレーション結果を示す特性図である。
【図４】入力クロック周波数が２００ＭＨｚのときのシ
ミュレーション結果を示す特性図である。
ミュレーション結果を示す特性図である。
【図５】本発明に係るＰＬＬ回路の構成の一例を示すブ
ロック図である。
ロック図である。
【図６】チャージポンプ回路の理想回路を示す回路図で
ある。
ある。
【図７】理想回路を単純にＭＯＳトランジスタに置き換
えた具体的な回路例を示す回路図である。
えた具体的な回路例を示す回路図である。
【図８】図７の回路における各部の信号波形図である。
【図９】Ｃｕｒｒｅｎｔ Ｓｔｅｅｒｉｎｇ方式のチャ
ージポンプ回路の回路例を示す回路図である。
ージポンプ回路の回路例を示す回路図である。
【図１０】Ｂｏｏｔｓｔｒａｐ方式のチャージポンプ回
路の回路例を示す回路図である。
路の回路例を示す回路図である。
【図１１】Ｒａｉｌ−ｔｏ−Ｒａｉｌオペアンプの構成
の具体例を示す回路図である。
の具体例を示す回路図である。
１１，２１，３３…ローパスフィルタ（ＬＰＦ）、３１
…位相周波数比較回路、３２…チャージポンプ回路、３
４…ＶＣＯ（電圧制御発振回路）
…位相周波数比較回路、３２…チャージポンプ回路、３
４…ＶＣＯ（電圧制御発振回路）
Claims (10)
- 【請求項１】 出力ノードから引き込む電流を決める第
１の電流源トランジスタと、 第１の信号に応答して前記第１の電流源トランジスタに
電流を流す第１のスイッチトランジスタと、 前記第１のスイッチトランジスタと前記出力ノードとの
間に接続された第１のカスコードトランジスタと、 前記第１の信号が与えられないときに前記第１の電流源
トランジスタに電流を供給する第１の電流供給経路と、 前記出力ノードに流し込む電流を決める第２の電流源ト
ランジスタと、 第２の信号に応答して前記第２の電流源トランジスタに
電流を流す第２のスイッチトランジスタと、 前記第２のスイッチトランジスタと前記出力ノードとの
間に接続された第２のカスコードトランジスタと、 前記第２の信号が与えられないときに前記第２の電流源
トランジスタに電流を供給する第２の電流供給経路とを
備えたことを特徴とするチャージポンプ回路。 - 【請求項２】 前記第１の電流源トランジスタ、前記第
１のスイッチトランジスタおよび前記第１のカスコード
トランジスタは第１電源と前記出力ノードとの間に直列
に接続され、 前記第２の電流源トランジスタ、前記第２のスイッチト
ランジスタおよび前記第２のカスコードトランジスタは
第２電源と前記出力ノードとの間に直列に接続されてい
ることを特徴とする請求項１記載のチャージポンプ回
路。 - 【請求項３】 前記第１の電流供給経路は、第２電源と
共通ノードとの間に直列に接続された第３の電流源トラ
ンジスタ、第３のスイッチトランジスタおよび第３のカ
スコードトランジスタと、前記共通ノードと前記第１の
電流源トランジスタとの間に直列に接続された第４のカ
スコードトランジスタおよび第４スイッチトランジスタ
とを有し、前記第３のスイッチトランジスタが前記第１
の信号に応答してオンするとともに、前記第４のスイッ
チトランジスタが前記第１の信号と逆相の信号に応答し
てオンし、 前記第２の電流供給経路は、第１電源と共通ノードとの
間に直列に接続された第４の電流源トランジスタ、第５
のスイッチトランジスタおよび第５のカスコードトラン
ジスタと、前記共通ノードと前記第２の電流源トランジ
スタとの間に直列に接続された第６のカスコードトラン
ジスタおよび第６スイッチトランジスタとを有し、前記
第５のスイッチトランジスタが前記第２の信号に応答し
てオンするとともに、前記第６のスイッチトランジスタ
が前記第２の信号と逆相の信号に応答してオンすること
を特徴とする請求項２記載のチャージポンプ回路。 - 【請求項４】 前記第１の電流源トランジスタ、前記第
１のスイッチトランジスタおよび前記第１のカスコード
トランジスタ、並びに前記第２の電流源トランジスタ、
前記第２のスイッチトランジスタおよび前記第２のカス
コードトランジスタは、前記出力ノードと第１電源との
間に直列に接続されており、 第２電源と前記出力ノードとの間に直列に接続された第
３の電流源トランジスタおよび第３のカスコードトラン
ジスタをさらに有することを特徴とする請求項１記載の
チャージポンプ回路。 - 【請求項５】 前記第１の電流供給経路は、第２電源と
前記第１の電流源トランジスタとの間に直列に接続され
た第４のカスコードトランジスタおよび第３のスイッチ
トランジスタを有し、前記第３のスイッチトランジスタ
が前記第１の信号と逆相の信号に応答してオンし、 前記第２の電流供給経路は、第１電源と前記第２の電流
源トランジスタとの間に直列に接続された第５のカスコ
ードトランジスタおよび第４のスイッチトランジスタを
有し、前記第４のスイッチトランジスタが前記第２の信
号と逆相の信号に応答してオンすることを特徴とする請
求項４記載のチャージポンプ回路。 - 【請求項６】 制御電圧に応じた周波数のクロックを出
力する電圧制御発振回路と、基準クロックに対する前記
電圧制御発振回路の発振クロックの位相を比較する位相
比較回路と、前記位相比較回路で得られた位相差に応じ
て動作するチャージポンプ回路と、前記チャージポンプ
回路の出力を平滑化して前記電圧制御発振回路の制御電
圧を得るループフィルタとを備えたＰＬＬ回路であっ
て、 前記チャージポンプ回路は、 出力ノードから引き込む電流を決める第１の電流源トラ
ンジスタと、 第１の信号に応答して前記第１の電流源トランジスタに
電流を流す第１のスイッチトランジスタと、 前記第１のスイッチトランジスタと前記出力ノードとの
間に接続された第１のカスコードトランジスタと、 前記第１の信号が与えられないときに前記第１の電流源
トランジスタに電流を供給する第１の電流供給経路と、 前記出力ノードに流し込む電流を決める第２の電流源ト
ランジスタと、 第２の信号に応答して前記第２の電流源トランジスタに
電流を流す第２のスイッチトランジスタと、 前記第２のスイッチトランジスタと前記出力ノードとの
間に接続された第２のカスコードトランジスタと、 前記第２の信号が与えられないときに前記第２の電流源
トランジスタに電流を供給する第２の電流供給経路とを
有することを特徴とするＰＬＬ回路。 - 【請求項７】 前記第１の電流源トランジスタ、前記第
１のスイッチトランジスタおよび前記第１のカスコード
トランジスタは第１電源と前記出力ノードとの間に直列
に接続され、 前記第２の電流源トランジスタ、前記第２のスイッチト
ランジスタおよび前記第２のカスコードトランジスタは
第２電源と前記出力ノードとの間に直列に接続されてい
ることを特徴とする請求項６記載のＰＬＬ回路。 - 【請求項８】 前記第１の電流供給経路は、第２電源と
共通ノードとの間に直列に接続された第３の電流源トラ
ンジスタ、第３のスイッチトランジスタおよび第３のカ
スコードトランジスタと、前記共通ノードと前記第１の
電流源トランジスタとの間に直列に接続された第４のカ
スコードトランジスタおよび第４スイッチトランジスタ
とを有し、前記第３のスイッチトランジスタが前記第１
の信号に応答してオンするとともに、前記第４のスイッ
チトランジスタが前記第１の信号と逆相の信号に応答し
てオンし、 前記第２の電流供給経路は、第１電源と共通ノードとの
間に直列に接続された第４の電流源トランジスタ、第５
のスイッチトランジスタおよび第５のカスコードトラン
ジスタと、前記共通ノードと前記第２の電流源トランジ
スタとの間に直列に接続された第６のカスコードトラン
ジスタおよび第６スイッチトランジスタとを有し、前記
第５のスイッチトランジスタが前記第２の信号に応答し
てオンするとともに、前記第６のスイッチトランジスタ
が前記第２の信号と逆相の信号に応答してオンすること
を特徴とする請求項７記載のＰＬＬ回路。 - 【請求項９】 前記第１の電流源トランジスタ、前記第
１のスイッチトランジスタおよび前記第１のカスコード
トランジスタ、並びに前記第２の電流源トランジスタ、
前記第２のスイッチトランジスタおよび前記第２のカス
コードトランジスタは、前記出力ノードと第１電源との
間に直列に接続されており、 第２電源と前記出力ノードとの間に直列に接続された第
３の電流源トランジスタおよび第３のカスコードトラン
ジスタをさらに有することを特徴とする請求項６記載の
ＰＬＬ回路。 - 【請求項１０】 前記第１の電流供給経路は、第２電源
と前記第１の電流源トランジスタとの間に直列に接続さ
れた第４のカスコードトランジスタおよび第３のスイッ
チトランジスタを有し、前記第３のスイッチトランジス
タが前記第１の信号と逆相の信号に応答してオンし、 前記第２の電流供給経路は、第１電源と前記第２の電流
源トランジスタとの間に直列に接続された第５のカスコ
ードトランジスタおよび第４のスイッチトランジスタを
有し、前記第４のスイッチトランジスタが前記第２の信
号と逆相の信号に応答してオンすることを特徴とする請
求項９記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017866A JP2003218694A (ja) | 2002-01-28 | 2002-01-28 | チャージポンプ回路およびこれを用いたｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017866A JP2003218694A (ja) | 2002-01-28 | 2002-01-28 | チャージポンプ回路およびこれを用いたｐｌｌ回路 |
Publications (1)
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|---|---|
| JP2003218694A true JP2003218694A (ja) | 2003-07-31 |
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ID=27653413
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002017866A Pending JP2003218694A (ja) | 2002-01-28 | 2002-01-28 | チャージポンプ回路およびこれを用いたｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003218694A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2430088A (en) * | 2005-09-08 | 2007-03-14 | Sony Uk Ltd | Charge pump circuit |
| EP1811669A1 (en) | 2006-01-04 | 2007-07-25 | M/A-Com, Inc. | Phase locked loop architecture with partial cascode |
| JP2008206035A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | Ｐｌｌ回路 |
| JP2013526183A (ja) * | 2010-04-20 | 2013-06-20 | クゥアルコム・インコーポレイテッド | バイアスノードへの低減されたカップリングを有するｐｌｌチャージポンプ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964728A (ja) * | 1995-08-22 | 1997-03-07 | Mitsubishi Electric Corp | チャージポンプ回路およびｐｌｌ回路 |
| JPH10154931A (ja) * | 1996-11-07 | 1998-06-09 | Northern Telecom Ltd | チャージポンプ回路 |
| US6160432A (en) * | 1999-04-30 | 2000-12-12 | Conexant Systems, Inc. | Source-switched or gate-switched charge pump having cascoded output |
-
2002
- 2002-01-28 JP JP2002017866A patent/JP2003218694A/ja active Pending
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