JPH10154931A

JPH10154931A - チャージポンプ回路

Info

Publication number: JPH10154931A
Application number: JP9304638A
Authority: JP
Inventors: William Bereza; ベレザウィリアム
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1996-11-07
Filing date: 1997-11-06
Publication date: 1998-06-09
Also published as: EP0841753A3; EP0841753A2

Abstract

(57)【要約】【課題】雑音が低減されたチャージポンプ回路を提供
すること。【解決手段】チャージポンプ回路は、電流供給および
電流流出用のＦＥＴからなる電流ミラー回路と、交差接
続された差動ＦＥＴ対からなる電流振分回路を含み、電
流供給および電流流出用のＦＥＴに流れる名目上の電流
が設定され、その電流は外部フィルタからなるコンデン
サを充電／放電させる。そのコンデンサの充電中、電流
供給用ＦＥＴを流れる電流はコンデンサに流され、また
電流流出用ＦＥＴを流れる電流は低インピーダンスの電
圧供給源から流される。そのフィルタコンデンサの放電
中、電流供給用ＦＥＴを流れる電流は低インピーダンス
の電圧供給源へ流され、また電流流出用ＦＥＴを流れる
電流はコンデンサから流される。電流供給および電流流
出用ＦＥＴを流れる電流はトライステート状態、充電／
放電にかかわらず名目上一定であり、その結果として雑
音が低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャージポンプ回
路（電荷注入回路）、特に、位相同期ループ回路に関す
るものである。

【０００２】

【従来の技術】１９９４年８月２日付けでＪ．Ｇ．Ｈ
ｏｇｅｂｏｏｍに特許された米国特許第５，３３４，９
５１号には、電圧制御発振器（以下、ＶＣＯとする）、
位相検出器、チャージポンプ回路および容量性フィルタ
を含む公知の位相同期ループ（ＰＬＬ）構造が開示され
ている。その特許の図２に示されたチャージポンプ回路
はスイッチングデバイスとして直列に接続された電界効
果トランジスタ（以下、ＦＥＴとする）を含む電流ミラ
ー回路に基づいている。

【０００３】ＶＣＯ信号および入力信号は、両信号間の
位相差を検出する位相検出器に供給される。位相検出器
はその位相差に応じて２つのパルス列を生成する。それ
らパルス列はスイッチングＦＥＴをターンオンさせたた
りターンオフさせたりする。一方のパルス列に応じて電
流ミラー回路はオン状態のスイッチングＦＥＴを介して
フィルタに電流を供給し、もう一方のパルス列に応じて
電流ミラー回路はオン状態のスイッチングＦＥＴを介し
てフィルタから電流を供給される。

【０００４】その結果、フィルタは充電または放電さ
れ、フィルタの電圧はＶＣＯ信号の周波数を可変制御す
るためにＶＣＯに供給される。ＦＥＴのターンオンおよ
びターンオフのスイッチング動作は電源供給線に雑音を
生じさせるとともに電流スパイクを生じさせる。その雑
音は直接ＶＣＯの発振周波数に影響し、また電流スパイ
クはＰＬＬの動作に影響する。

【０００５】図５について説明すると、図５はミラー回
路を用いた従来技術のチャージポンプ回路を示してお
り、ＰチャネルＦＥＴ１１０とＮチャネルＦＥＴ１１２
が正電圧Ｖddの電圧供給端子と接地端子との間で直列に
接続されている。また、２つのＰチャネルＦＥＴ１１
４，１１と２つのＮチャネルＦＥＴ１１８，１２０が電
圧供給端子と接地端子との間で直列に接続されている。

【０００６】ＦＥＴ１１４のゲートはＦＥＴ１１０のゲ
ートおよびドレインに接続されている。ＦＥＴ１２０の
ゲートはＦＥＴ１１２のゲートに接続されている。ＦＥ
Ｔ１１６のドレインとＦＥＴ１１８のドレインはチャー
ジポンプ回路の出力端子に共通接続されている。直列に
接続された抵抗１２２とコンデンサ１２４は、フィルタ
回路網１２６を構成しており、チャージポンプ回路の出
力端子と接地端子との間に接続されている。

【０００７】ＦＥＴ１１２，１２０のゲートに供給され
た入力電圧Ｖb に応じて、電流は直列に接続されたＦＥ
Ｔ１１０，１１２（それらがオン状態の時）に流れ、ま
たミラー電流がＦＥＴ１１４，１１６，１１８，１２０
（それらがオン状態の時）に流れる。チャージポンプ回
路はＶＣＯ（図示されていない）および位相検出器（図
示されていない）を含む一般的なＰＬＬで用いられてい
る。パルス列Ｆおよびパルス列Ｓは入力信号とＶＣＯ信
号との間の位相差に応じて位相検出器から出力され、そ
れぞれＦＥＴ１１６，１１８のゲートに供給される。

【０００８】チャージポンプ回路は、位相差を示す電荷
（すなわち電流Ｉo ）をフィルタ回路網１２６に流すた
めにパルス列Ｆおよびパルス列Ｓに応じて切り替えられ
る電流源となっている。フィルタ回路網１２６に電荷が
供給されることによってフィルタ回路網１２６の両端に
制御電圧Ｖo が生じる。その制御電圧Ｖo は、出力信号
の周波数を制御するためにＶＣＯへ出力される。チャー
ジポンプ回路の詳細な動作については米国特許第５，３
３４，９５１号の中で説明されている。

【０００９】

【発明が解決しようとする課題】図５に示す回路におい
て、パルス列Ｆに応答してチャージポンプ回路がフィル
タ回路網１２６に電流Ｉo を供給する時（充電すなわち
電流供給モード）には、ＦＥＴ１２０には電流は全く流
れない。他方、パルス列Ｓに応答してＦＥＴ１２０に電
流が流れる時（放電すなわち電流流出モード）には、Ｆ
ＥＴ１１４には電流は全く流れない。

【００１０】従って、ＦＥＴ１１４，１１６およびＦＥ
Ｔ１１８，１２０はパルス列Ｆおよびパルス列Ｓに応答
してターンオンおよびターンオフされる。このＦＥＴの
スイッチングにより、大きな電流変化に起因するスパイ
クが生じ、そのスパイクは通常のＰＬＬの動作に有害な
影響を及ぼし得る。

【００１１】本発明は、雑音が低減されたチャージポン
プ回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明によれば、それぞ
れ第１の電位、第２の電位、およびそれら第１の電位と
第２の電位の間のレベルの第３の電位である第１の電圧
端子、第２の電圧端子および第３の電圧端子と、第１の
電流端子および第２の電流端子と、前記第１の電圧端子
および前記第２の電圧端子並びに前記第１の電流端子お
よび前記第２の電流端子に接続され、かつ入力信号に応
じて前記第１の電流端子に充電電流を流し、また前記第
２の電流端子に放電電流を流すようにされた電流手段
と、負荷に接続するための負荷端子と、前記第３の電圧
端子、前記負荷端子並びに前記第１の電流端子および前
記第２の電流端子に接続され、かつ（ｉ）第１の電流モ
ードでは前記第１の電流端子と前記負荷端子との間に電
流を流し、かつ前記第３の電圧端子と前記第２の電流端
子との間に電流を流し、（ii）第２の電流モードでは前
記負荷端子と前記第２の電流端子との間に電流を流し、
かつ前記第１の電流端子と前記第３の電圧端子との間に
電流を流すようにされた電流振分手段と、を具備するチ
ャージポンプ回路が得られる。

【００１３】チャージポンプ回路において、電流振分手
段による電流方向の制御によって、電流は電流手段(the
current means) と負荷すなわち第３の電圧端子との間
で流れる。従って電流は第１の電流モード（電流供給モ
ード）および第２の電流モード（電流流出モード）にか
かわらず電流手段に流れ、そのため電流の変化が低減さ
れて雑音が低減される。

【００１４】さらにチャージポンプ回路は、負荷に電流
を供給したり負荷から電流を流出させたりするカスコー
ド接続されたＦＥＴを含む電流手段を備えていてもよ
い。カスコード接続構造が高インピーダンスであるた
め、電源雑音の排除が改善され、その結果、負荷に到達
する電源雑音量が低減される。

【００１５】

【発明の実施の形態】以下、本発明に係るチャージポン
プ回路の実施の形態を図面を参照して説明する。なお、
以下の説明では、説明の単純化のため、また単なる具体
例として、記載されたＦＥＴはＭＯＳＦＥＴ（金属−酸
化物半導体電界効果トランジスタ）であると仮定する。

【００１６】（実施の形態１）ａ）実施の形態１の構造図１には本発明の一具体例に係るチャージポンプ回路が
示されている。図１において、入力電流Ｉr は電流源
（図示せず）からＮチャネルＦＥＴ２１０のドレインに
供給される。そのＦＥＴ２１０のドレインとゲートは互
いに接続されている。チャージポンプ回路は、２つのＮ
チャネルＦＥＴ２１２，２１４および２つのＰチャネル
ＦＥＴ２１６，２１８を有する電流供給および流出回路
を備えている。

【００１７】ＦＥＴ２１０のゲートはＦＥＴ２１２，２
１４のゲートに接続されている。ＦＥＴ２１２のドレイ
ンはＦＥＴ２１６のドレインおよびゲートに接続されて
いる。ＦＥＴ２１６のゲートはＦＥＴ２１８のゲートに
接続されており、そのＦＥＴ２１８のドレインは電流供
給端子２２０に接続されている。ＦＥＴ２１４のドレイ
ンは電流流出端子２２２に接続されている。

【００１８】チャージポンプ回路は、２つのＰチャネル
ＦＥＴ２２４，２２６および２つのＮチャネルＦＥＴ２
２８，２３０が相補的な差動対をなすように交差接続さ
れてなる電流振分回路を備えている。ＦＥＴ２２４，２
２６のソースは電流供給端子２２０に接続されている。
ＦＥＴ２２４，２２６のドレインはそれぞれＦＥＴ２２
８，２３０のドレインに接続されており、それらＦＥＴ
２２８，２３０のソースは電流流出端子２２２に接続さ
れている。

【００１９】ＦＥＴ２１０，２１２，２１４のソースは
より低い電位Ｖssの電圧端子２３２に接続されている。
ＦＥＴ２１６，２１８のソースおよびＦＥＴ２１６，２
１８，２２４，２２６の基板は別のより高い電位Ｖddの
電圧端子に接続されている。ＦＥＴ２２４，２２８のド
レインは負荷端子２３６に共通接続されている。

【００２０】ＦＥＴ２２６，２３０のドレインは別の中
間線電位ＡＧＮＤ（アナログ接地電位）の電圧端子２３
８に共通接続されている。チャージポンプ回路はＰＬＬ
回路において使用され、また負荷端子２３６はＶＣＯ
（図示されていない）および外部のフィルタに接続され
ているとする。この外部フィルタを図示するため、単純
なコンデンサ２４０をフィルタとして示している。

【００２１】コンデンサ２４０は負荷端子２３６と接地
端子との間に接続されており、集められた電荷を蓄積す
る。Ｖss電圧端子２３２は接地端子（電位０ボルト）に
接続されており、その接地端子はシステムの接地端子で
ある。Ｖdd電圧端子２３４は＋５．０ボルトの低インピ
ーダンスの電圧供給源２４２に接続されている。

【００２２】ＡＧＮＤ電圧端子２３８は＋２．５ボルト
（これはＶddとＶssとの差の半分に等しい）の低インピ
ーダンスの電圧供給源２４４に接続されている。差動電
圧Ｖf およびＶfb（Ｖf の逆電圧）はそれぞれＦＥＴ２
２６，２２４のゲートに供給される。差動電圧Ｖs およ
びＶsb（Ｖs の逆電圧）はそれぞれＦＥＴ２２８，２３
０のゲートに供給される。

【００２３】ＰチャネルＦＥＴ２１６，２１８，２２
４，２２６は、ＮチャネルＦＥＴ２１０，２１２，２１
４，２２８，２３０についてのチャネル移動度の相違に
匹敵する大きなＷ／Ｌ（ゲートサイズ）比を有してい
る。

【００２４】ｂ）実施の形態１の動作ＦＥＴ２１０に供給された入力電流Ｉr に応答して、Ｆ
ＥＴ２１２，２１４のゲートに駆動電圧が発生する。そ
の駆動電位に応答して、直列に接続されたＦＥＴ２１
６，２１２に電流Ｉp が流れる。ＦＥＴ２１８，２１４
は、電流振分回路を介してコンデンサ２４０を含む負荷
へ名目上の電流Ｉmaを供給し、またその負荷から名目上
の電流Ｉmbを流出させることができるようになってい
る。それら電流Ｉma，Ｉmbは何れも電流Ｉp のミラー電
流である。

【００２５】従って出力電流Ｉ（Ｉc またはＩd ）が流
れ、その結果としてコンデンサの両端に出力電圧Ｖo が
発生し、交差接続された差動対の半分によって駆動され
る。交差接続された差動対構造の残りの半分は電圧供給
源２４４によって供給された中間線電位ＡＧＮＤに接続
されている。出力電圧Ｖo は非平衡終端された回路の動
作のために用いられる。電流を供給したり流出させたり
することは、表面上、電流供給および流出回路とともに
ＦＥＴ２２４，２２６，２２８，２３０によって制御さ
れる。

【００２６】入力電流Ｉr に応答して、釣り合いのとれ
たチャージポンピングを行うためにＦＥＴ２１４を流れ
る電流ＩmbはＦＥＴ２１８を流れる電流Ｉmaに等しくな
ければならない。電流はＦＥＴ２１０の長さに対する幅
（すなわちゲートサイズ）によって設定され得る。

【００２７】チャージポンプ回路において、釣り合いの
とれたチャージポンピングを行うためにＦＥＴ２１６，
２１８，２２４，２２６はＦＥＴ２１０，２１２，２１
４，２２８，２３０についてのチャネル移動度の相違に
匹敵するより大きなＷ／Ｌ（ゲートサイズ）比を有して
いる。

【００２８】差動電圧Ｖf，Ｖfbは電流供給モードにお
いて負荷端子２３６での出力電圧Ｖoを増大させる。差
動電圧Ｖs，Ｖsbは電流流出モードにおいて出力電圧Ｖo
を減少させる。電流の供給および電流の流出の何れも必
要とされない場合には、出力はトライステート（フロー
トモード）になる。

【００２９】（ｉ）トライステートモード（フロートモ
ード）電圧Ｖf ，Ｖs が“ロー”レベルでそれらの逆電圧Ｖf
b，Ｖsbが“ハイ”レベルであるトライステートモード
においては、ＦＥＴ２２６，２３０は完全にターンオン
し、ＦＥＴ２２４，２２８はターンオフとなる。ＦＥＴ
２１８を流れる電流ＩmaはＦＥＴ２２６，２３０を介し
てＦＥＴ２１４に流れ、そのためＦＥＴ２１４に流れる
電流Ｉmbは電流Ｉmaに等しくなる。コンデンサ２４０へ
の電流の供給およびコンデンサ２４０からの電流の流出
は両方とも起こらない。

【００３０】（ii）出力増大モード（電流供給モード；
充電モード）電圧Ｖo の増大が必要な場合、差動電圧Ｖf ，Ｖfbはそ
れぞれ“ハイ”レベルおよび“ロー”レベルとされると
ともに、もう一方の差動電圧Ｖs ，Ｖsbはそれぞれ“ロ
ー”レベルおよび“ハイ”レベルとされる。ＦＥＴ２２
４，２３０がターンオンする。ＦＥＴ２１８を流れる電
流ＩmaはＦＥＴ２２４上を流れて負荷端子２３６へ流さ
れる。

【００３１】従って、チャージポンプ回路は電流Ｉc
（Ｉmaに等しい) を供給し、コンデンサ２４０を充電す
る。同時に、ＦＥＴ２３０がオン状態であるため、ＦＥ
Ｔ２３０を介して電圧供給源２４４からＦＥＴ２１４に
電流が流れる。そのＦＥＴ２１４を流れる電流Ｉmbは電
流Ｉmaに等しい。

【００３２】（iii)出力低減モード（電流流出モード；
放電モード）電圧Ｖo の低減が必要な場合、差動電圧Ｖs ，Ｖsbはそ
れぞれ“ハイ”レベルおよび“ロー”レベルとされると
ともに、もう一方の差動電圧Ｖf ，Ｖfbはそれぞれ“ロ
ー”レベルおよび“ハイ”レベルとされる。ＦＥＴ２２
６，２２８がターンオンし、ＦＥＴ２２４，２３０がタ
ーンオフとなる。ＦＥＴ２１８を流れる電流ＩmaはＦＥ
Ｔ２２６上を流れて電圧供給源２４４へ流される。同時
に、ＦＥＴ２２８がオン状態であるため、コンデンサ２
４０の電荷は減少し、コンデンサ２４０から流出する電
流Ｉd （＝Ｉmb）はＦＥＴ２２８を介してＦＥＴ２１４
へ流される。コンデンサ２４０に蓄積された電荷が完全
に消費されるまでは電流Ｉmaと電流Ｉmbは等しい。

【００３３】中間線電位ＡＧＮＤの電圧端子２３８を流
れる電流は低電位Ｖssの電圧端子２３２での電位を乱し
てはならない。低電位Ｖssが低インピーダンスで供給さ
れない場合、中間線電位ＡＧＮＤはシステムの接地と関
係のない独立した低電位Ｖssを基準としなければならな
い。

【００３４】要するに、電流供給モード、電流流出モー
ドまたはトライステートモードにかかわらず、電流はい
つもチャージポンプ回路のＦＥＴ２１８，２１４内を流
れる。それゆえ、ＦＥＴがオン状態からオフ状態へまた
その逆にオフ状態からオン状態へ切り替わる時、電源供
給線における電流変化は最小となる。容量性のフィード
スルーのため小さな過渡電流が流れ得る。

【００３５】電流を流出する状態から電流を供給する状
態へまたその逆に電流を供給する状態から電流を流出す
る状態への過渡期間中でさえ電流は電源供給線を通って
絶えず流れる。スイッチングトランジスタに起因するこ
の雑音は公知のチャージポンプ回路に比べて著しく低減
される。

【００３６】スイッチングの雑音が低減される限り、他
の雑音源が考慮されるべきである。電流源の出力（すな
わちＦＥＴ２１８のドレインおよび電流供給端子２２
０）に生じる何らかの雑音はチャージポンプ回路の出力
へ直接到達する。電流源の出力に生じる雑音の量は２つ
の主要なメカニズムの結果である。

【００３７】第１は、信号経路に沿って相互伝導（すな
わち電圧から電流へ変化）する内部ノードにおける小信
号の変化である。第２は、能動デバイスの有限のインピ
ーダンス（すなわちＦＥＴにおけるチャネル長の調整）
である。

【００３８】一般に、電流ミラーのソースに対するゲー
ト電圧の圧縮影響に関するＦＥＴの電源線の相互コンダ
クタンスｇ_m ^GSはつぎの（１）式で与えられる。

【００３９】

【数１】

【００４０】ここで、Ｉ_D ^GSはＡＣ電圧ＶGSによって電
流源のＦＥＴ（すなわちＦＥＴ２１８）に流れるドレイ
ン電流である。ＡＣ電圧ＶGSは、電源電圧Ｖddにおける
何らかのＡＣ電圧（すなわち雑音）に起因してＦＥＴの
ゲート−ソース間に生じる。

【００４１】また、チャネル長の調整効果から生じる電
源線の相互コンダクタンスｇ_mλはつぎの（２）式で与
えられる。

【００４２】

【数２】

【００４３】ここで、Ｉ_D ^GSはＡＣ電圧ＶDSによって電
流源のＦＥＴ（すなわちＦＥＴ２１８）に流れるドレイ
ン電流である。ＡＣ電圧ＶDSは、電源電圧Ｖddにおける
何らかのＡＣ電圧（すなわち雑音）に起因してＦＥＴの
ドレイン−ソース間に生じる。

【００４４】これらの電源線の相互コンダクタンスはつ
ぎの（３）式および（４）式に従って計算される。

【００４５】

【数３】

【００４６】

【数４】

【００４７】ここで、ｒo212およびｒo218はそれぞれＦ
ＥＴ２１２，２１８の出力抵抗であり、ｇm216およびｇ
m218はそれぞれＦＥＴ２１６，２１８の相互コンダクタ
ンスである。できる限り電流源の出力における雑音量を
抑制することは賢明なことである。

【００４８】（実施の形態２）ａ）実施の形態２の構造図２は本発明の実施の形態２によるチャージポンプ回路
を示している。実施の形態２の構造は実施の形態１の構
造と同様であるが、実施の形態２はカスコード構造の電
流流出および供給回路を用いている点で異なる。

【００４９】図２において、入力電流Ｉr は電流源（図
示せず）からＮチャネルＦＥＴ３１０のドレインに供給
される。ＦＥＴ３１０のソースはＮチャネルＦＥＴ３１
２のドレインに接続されている。ＦＥＴ３１０のゲート
は自らのドレインおよびＮチャネルＦＥＴ３１４，３１
６のゲートに接続されている。ＦＥＴ３１２のゲートは
自らのドレインおよびＮチャネルＦＥＴ３１８，３２０
のゲートに接続されている。ＦＥＴ３１４，３１６のソ
ースはそれぞれＦＥＴ３１８，３２０のドレインに接続
されている。

【００５０】ＦＥＴ３１４のドレインはＰチャネルＦＥ
Ｔ３２２のドレインおよびゲートに接続されている。Ｐ
チャネルＦＥＴ３２２のソースはＰチャネルＦＥＴ３２
４のドレインおよびゲートに接続されている。ＦＥＴ３
２２，３２４のゲートはそれぞれＰチャネルＦＥＴ３２
６，３２８のゲートに接続されている。ＦＥＴ３２６の
ソースはＦＥＴ３２８のドレインに接続されている。Ｆ
ＥＴ３２６のドレインは電流供給端子３２９に接続され
ている。

【００５１】チャージポンプ回路は、２つのＰチャネル
ＦＥＴ３３０，３３２および２つのＮチャネルＦＥＴ３
３４，３３６からなる電流振分回路を備えている。電流
供給端子３２９はＦＥＴ３３０，３３２のソースに接続
されている。ＦＥＴ３３０，３３２のドレインはそれぞ
れＦＥＴ３３４，３３６のドレインに接続されている。
ＦＥＴ３３４，３３６のソースは電流流出端子３１７に
接続されている。

【００５２】ＦＥＴ３３０，３３４のドレインは、外部
のループフィルタに接続された負荷端子３３８に共通接
続されている。この回路ではそのフィルタは、コンデン
サ３４０である。ＦＥＴ３１２，３１８，３２０のソー
スはより低い電位Ｖssの電圧端子３４２に接続されてい
る。ＦＥＴ３２４，３２８のソースおよびＦＥＴの３２
２，３２４，３２６，３２８，３３０，３３２の基板は
別のより高い電位Ｖddの電圧端子に接続されている。Ｆ
ＥＴ３３２，３３６のドレインは別の中間線電位ＡＧＮ
Ｄの電圧端子３４６に共通接続されている。

【００５３】Ｖss電圧端子３４２は接地端子（０ボル
ト）に接続されている。その接地端子はシステムの接地
端子である。Ｖdd電圧端子３４４は＋５．０ボルトの低
インピーダンスの電圧供給源３４８に接続されている。
ＡＧＮＤ電圧端子３４６は＋２．５ボルトの低インピー
ダンスの電圧供給源３５０に接続されている。差動制御
電圧Ｖf およびＶfbはそれぞれＦＥＴ３３２，３３０の
ゲートに供給される。差動制御電圧Ｖs およびＶsbはそ
れぞれＦＥＴ３３４，３３６のゲートに供給される。

【００５４】ｂ）実施の形態２の動作図２に示すチャージポンプ回路は図１に示す回路と同様
の機能（ずなわち電流供給および流出）を果たす。図２
に示す回路によれば電源雑音の排除が改善される。電源
線に雑音がある場合には、ＦＥＴ３２８，３２０のゲー
ト−ソース間電圧Ｖgsおよびドレイン−ソース間電圧Ｖ
dsに乱れが生じ、そこを流れる電流に変化が生じる。

【００５５】カスコード構造（すなわち直列に接続され
たＦＥＴ３２８，３２６および直列に接続されたＦＥＴ
３１６，３２０）を採用したことによって、ＦＥＴ３２
６，３１６のドレインに現れる出力インピーダンスは増
加する。出力インピーダンスが増大することによって、
存在する電源雑音に対する耐力が改善される。

【００５６】電源線の相互コンダクタンスｇ_mλ，ｇ_m
^GSはつぎの（５）式および（６）式で計算される。

【００５７】

【数５】

【００５８】

【数６】

【００５９】ここで、ｒo314、ｒo318、ｒo326およびｒ
o328はそれぞれＦＥＴ３１４，３１８，３２６，３２８
の出力抵抗であり、ｇm314、ｇm324、ｇm326およびｇm3
28はそれぞれＦＥＴ３１４，３２４，３２６，３２８の
相互コンダクタンスである。

【００６０】実施の形態２の電源線の相互コンダクタン
スを実施の形態１の電源線の相互コンダクタンス（式
（３）および式（４）を参照）と比較すると、実施の形
態２の電源線の相互コンダクタンスはより低い（典型的
に１／１００〜１／１０００）。従って、実施の形態２
によればチャネル長の調整に関する電源雑音の排除が改
善され、かつ圧縮影響に関する排除が実施の形態１を超
えて増大する。

【００６１】（実施の形態３）図３は本発明の実施の形
態３によるチャージポンプ回路を示している。実施の形
態３の構造は図１に示す実施の形態１の構造と同様であ
るが、供給電位Ｖddおよび中間線電位ＡＧＮＤが負の電
位である点で異なる。

【００６２】例えば、供給電位Ｖddは低インピーダンス
の電圧供給源４４２により供給された−５．０ボルトで
あり、中間線電位ＡＧＮＤは低インピーダンスの電圧供
給源４４４により供給された−２．５ボルトである。電
位Ｖssは接地電位である。従って、実施の形態３のＦＥ
Ｔの極性は実施の形態１のＦＥＴの極性と逆になってい
る。ＦＥＴ４１０，４１２，４１４，４２８，４３０は
Ｐチャネルであり、またＦＥＴ４１６，４１８，４２
４，４２６はＮチャネルである。

【００６３】ＰチャネルＦＥＴはＮチャネルＦＥＴにつ
いてのチャネル移動度の相違に匹敵するようなより大き
なＷ／Ｌ（ゲートサイズ）比を有している。入力電流Ｉ
r は電流回路（図示せず）によりＦＥＴ４１０から流出
され、電流Ｉp はＦＥＴ４１２，４１６を流れる。その
ためミラー電流ＩmaはＦＥＴ４１４から電流供給端子４
２２へ流れ、またミラー電流Ｉmbは電流流出端子４２０
からＦＥＴ４１８へ流れる。

【００６４】実施の形態３では、ＦＥＴ４１８は電流流
出用ＦＥＴとして動作し、またＦＥＴ４１４は電流供給
用ＦＥＴとして動作する。電流流出モードでは差動電圧
Ｖs，Ｖsbはそれぞれ“ハイ”レベルおよび“ロー”レ
ベルであり、かつ差動電圧Ｖf ，Ｖfbはそれぞれ“ロ
ー”レベルおよび“ハイ”レベルである。ＦＥＴ４３
０，４２４はオン状態になり、充電電流Ｉc はＦＥＴ４
２４を介してＦＥＴ４１８に流出し、従ってコンデンサ
４４０は負に充電される。

【００６５】電流供給モードでは差動電圧Ｖs ，Ｖsbは
それぞれ“ロー”レベルおよび“ハイ”レベルであり、
かつ差動電圧Ｖf ，Ｖfbはそれぞれ“ハイ”レベルおよ
び“ロー”レベルである。ＦＥＴ４２８，４２６はオン
状態になり、放電電流Ｉd はＦＥＴ４１４からＦＥＴ４
２８を介してコンデンサ４４０に供給される。

【００６６】（実施の形態４）図４は本発明の実施の形
態４によるチャージポンプ回路を示している。実施の形
態４の構造は図２に示す実施の形態２の構造と同様であ
る。

【００６７】図４においては、供給電位Ｖddは低インピ
ーダンスの電圧供給源５４８により供給された−５．０
ボルトであり、中間線電位ＡＧＮＤは低インピーダンス
の電圧供給源５５０により供給された−２．５ボルトで
ある。電位Ｖssは接地電位である。

【００６８】ＦＥＴ５１０，５１２，５１４，５１６，
５１８，５２０，５３４，５３６はＰチャネルであり、
またＦＥＴ５２２，５２４，５２６，５２８，５３０，
５３２はＮチャネルである。ＰチャネルＦＥＴはＮチャ
ネルＦＥＴについてのチャネル移動度の相違に匹敵する
ようなより大きなＷ／Ｌ（ゲートサイズ）比を有してい
る。

【００６９】入力電流Ｉr は電流回路（図示せず）によ
りＦＥＴ５１０から流出される。ＦＥＴ５３０，５３
２，５３４，５３６は電流振分回路として動作し、差動
電圧Ｖs ，Ｖsb，Ｖf ，Ｖfbによってターンオンおよび
ターンオフされる。電流流出モードでは充電電流Ｉc は
電流流出用のＦＥＴ５２６，５２８によりＦＥＴ５３０
および電流流出端子を通って流出される。コンデンサ５
４０は負に充電される。電流供給モードではコンデンサ
５４０を放電するために、放電電流Ｉd は電流供給用の
ＦＥＴ５２０，５１６から電流供給端子５１７およびＦ
ＥＴ５３４を通って供給される。

【００７０】以上、本発明の特定の具体例について詳細
に説明したが、特許請求の範囲に定義された本発明の範
囲から逸脱しない範囲で種々の変形、変更および適用が
なされてもよいのは明らかである。例えばＦＥＴの代わ
りにバイポーラトランジスタを用いてもよい。また電流
振分用のＦＥＴの代わりに他のスイッチングデバイスを
用いてもよい。さらに電位Ｖdd，Ｖss，ＡＧＮＤは上記
値と異なっていてもよい。

【００７１】

【発明の効果】本発明によるチャージポンプ回路では、
雑音が低減される。電流供給回路もしくは電流流出回路
またはそれらの両方にカスコード接続されたＦＥＴを用
いることによって、電源雑音の排除が改善される。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるチャージポンプ回
路の概略図である。

【図２】本発明の実施の形態２によるチャージポンプ回
路の概略図である。

【図３】本発明の実施の形態３によるチャージポンプ回
路の概略図である。

【図４】本発明の実施の形態４によるチャージポンプ回
路の概略図である。

【図５】従来のチャージポンプ回路の概略図である。

【符号の説明】

１２６フィルタ回路網２２４，２２６，３３０，３３２，４３０，４２８，５
３４，５３６ＰチャネルＦＥＴ２２８，２３０，３３４，３３６，４２４，４２６，５
３０，５３２ＮチャネルＦＥＴ２３２，２３４，２３８，３４２，３４４，３４６電
圧端子２４０，３４０，４４０，５４０コンデンサ

Claims

【特許請求の範囲】

【請求項１】それぞれ第１の電位、第２の電位、およ
びそれら第１の電位と第２の電位の間のレベルの第３の
電位である第１の電圧端子、第２の電圧端子および第３
の電圧端子と、第１の電流端子および第２の電流端子と、前記第１の電圧端子および前記第２の電圧端子並びに前
記第１の電流端子および前記第２の電流端子に接続さ
れ、かつ入力信号に応じて前記第１の電流端子に充電電
流を流し、また前記第２の電流端子に放電電流を流すよ
うにされた電流手段と、負荷に接続するための負荷端子と、前記第３の電圧端子、前記負荷端子並びに前記第１の電
流端子および前記第２の電流端子に接続され、かつ
（ｉ）第１の電流モードでは前記第１の電流端子と前記
負荷端子との間に電流を流し、かつ前記第３の電圧端子
と前記第２の電流端子との間に電流を流し、（ii）第２
の電流モードでは前記負荷端子と前記第２の電流端子と
の間に電流を流し、かつ前記第１の電流端子と前記第３
の電圧端子との間に電流を流すようにされた電流振分手
段と、を具備することを特徴とするチャージポンプ回路。
【請求項２】前記電流手段は、前記第１の電流モードにおいて前記入力信号に応じて前
記第１の電流端子に電流を供給し得る電流供給手段と、前記第２の電流モードにおいて前記入力信号に応じて前
記第２の電流端子から電流を流出させ得る電流流出手段
と、を具備し、該電流流出手段によって流出された電流は前記電流供給
手段により供給された電流に相当するようになっている
ことを特徴とする請求項１に記載のチャージポンプ回
路。
【請求項３】前記電流供給手段により供給された電流
は、前記第１の電流モードおよび前記第２の電流モード
においてそれぞれ前記電流振分手段により前記負荷端子
および前記第３の電圧端子へ流され、前記電流流出手段は、前記第１の電流モードおよび前記
第２の電流モードにおいてそれぞれ前記電流振分手段に
より振り分けられてなる前記第３の電圧端子および前記
負荷端子から電流を流出させるようになっていることを
特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】前記第１の電流モードにおいて前記入力
信号に応じて前記第１の電流端子から電流を流出させ得
る電流流出手段と、前記第２の電流モードにおいて前記入力信号に応じて前
記第２の電流端子へ電流を供給し得る電流供給手段と、を具備し、前記電流流出手段によって流出された電流は前記電流供
給手段により供給された電流に相当するようになってい
ることを特徴とする請求項１に記載のチャージポンプ回
路。
【請求項５】前記電流流出手段により流出された電流
は、前記第１の電流モードおよび前記第２の電流モード
においてそれぞれ前記電流振分手段により前記負荷端子
および前記第３の電圧端子から流され、前記電流供給手段は、前記第１の電流モードおよび前記
第２の電流モードにおいてそれぞれ前記電流振分手段に
より振り分けられてなる前記第３の電圧端子および前記
負荷端子へ電流を供給するようになっていることを特徴
とする請求項４に記載のチャージポンプ回路。
【請求項６】前記電流手段は電流ミラー回路を具備
し、該電流ミラー回路は、前記第１の電圧端子と前記第２の電圧端子との間に直列
に接続された第１のトランジスタおよび第２のトランジ
スタを含み、かつ前記入力信号に応じて直列に接続され
た該トランジスタに電流を流させる第１の回路と、第３のトランジスタおよび第４のトランジスタを含み、
かつ前記第３のトランジスタは前記第１の電圧端子と前
記第１の電流端子との間に接続され、また前記第４のト
ランジスタは前記第２の電流端子と前記第２の電圧端子
との間に接続されてなる第２の回路と、を備え、該第２の回路は前記第１の回路の電流に応答し、そのた
め該第２の回路にミラー電流が流れるようになっている
ことを特徴とする請求項１に記載のチャージポンプ回
路。
【請求項７】前記電流振分手段は、前記第１の電流端子と前記負荷端子との間に接続された
第１のスイッチ手段と、前記第１の電流端子と前記第３の電圧端子との間に接続
された第２のスイッチ手段と、前記第３の電圧端子と前記第２の電流端子との間に接続
された第３のスイッチ手段と、前記負荷端子と前記第２の電流端子との間に接続された
第４のスイッチ手段と、を具備することを特徴とする請求項１に記載のチャージ
ポンプ回路。
【請求項８】前記第１のスイッチ手段および前記第３
のスイッチ手段は前記第１の電流モードにおいてターン
オンし、前記第２のスイッチ手段および前記第４のスイ
ッチ手段は前記第２の電流モードにおいてターンオンす
るようになっていることを特徴とする請求項７に記載の
チャージポンプ回路。
【請求項９】前記第２のスイッチ手段および前記第３
のスイッチ手段はフロートモードにおいてターンオン
し、そのため電流が前記第１の電流端子と前記第２の電
流端子との間に流れることを特徴とする請求項７に記載
のチャージポンプ回路。
【請求項１０】前記第１のスイッチ手段および前記第
２のスイッチ手段は第１の差動信号に応じてターンオン
またはターンオフされ、また前記第３のスイッチ手段お
よび前記第４のスイッチ手段は第２の差動信号に応じて
ターンオンまたはターンオフされるようになっているこ
とを特徴とする請求項７に記載のチャージポンプ回路。
【請求項１１】前記第１のスイッチ手段、前記第２の
スイッチ手段、前記第３のスイッチ手段および前記第４
のスイッチ手段のそれぞれはＦＥＴを含んでおり、前記第１の差動信号および前記第２の差動信号は差動電
圧からなり、前記第１の差動信号の電圧は前記第１のス
イッチ手段および前記第２のスイッチ手段のＦＥＴのゲ
ートに印加され、かつ前記第２の差動信号の電圧は前記
第３のスイッチ手段および前記第４のスイッチ手段のＦ
ＥＴのゲートに印加されるようになっていることを特徴
とする請求項７に記載のチャージポンプ回路。
【請求項１２】前記入力信号は電流源により供給され
た入力信号であり、さらに前記入力電流に応じて前記第
１の回路の前記第２のトランジスタに駆動信号を供給す
るための駆動手段を具備し、そのため電流が前記駆動信
号に応じて前記第１の回路に流れることを特徴とする請
求項６に記載のチャージポンプ回路。
【請求項１３】前記第２のトランジスタはＦＥＴであ
り、また前記駆動手段はＦＥＴを含んでおり、それら両
ＦＥＴのゲートは接続されていることを特徴とする請求
項１２に記載のチャージポンプ回路。
【請求項１４】前記第１の回路はさらに第５のトラン
ジスタと第６のトランジスタを含んでいて、前記第１の
トランジスタ、前記第５のトランジスタ、前記第６のト
ランジスタおよび前記第２のトランジスタは前記第１の
電圧端子と前記第２の電圧端子との間に直列に接続され
ており、前記第２の回路はさらに第７のトランジスタと第８のト
ランジスタを含んでいて、前記第３のトランジスタと前
記第７のトランジスタは前記第１の電圧端子と前記第１
の電流端子との間に直列に接続されており、また前記第
８のトランジスタと前記第４のトランジスタは前記第２
の電流端子と前記第２の電圧端子との間に直列に接続さ
れていることを特徴とする請求項６に記載のチャージポ
ンプ回路。
【請求項１５】前記入力信号は電流源により供給され
た入力電流であり、さらに前記第２のトランジスタ、前
記第４のトランジスタ、前記第６のトランジスタおよび
前記第８のトランジスタに駆動信号を供給するための駆
動手段を具備することを特徴とする請求項１４に記載の
チャージポンプ回路。
【請求項１６】前記第２のトランジスタ、前記第４の
トランジスタ、前記第６のトランジスタおよび前記第８
のトランジスタはＦＥＴであり、また前記駆動手段は直
列に接続された第９のＦＥＴおよび第１０のＦＥＴを含
んでおり、該第９のＦＥＴのゲートは前記第２のＦＥＴ
および前記第４のＦＥＴのゲートに接続され、前記第１
０のＦＥＴのゲートは前記第６のＦＥＴおよび前記第８
のＦＥＴのゲートに接続されていることを特徴とする請
求項１５に記載のチャージポンプ回路。
【請求項１７】前記第１のトランジスタおよび前記第
３のトランジスタは第１の導電型のＦＥＴであり、前記
第２のトランジスタおよび前記第４のトランジスタは第
２の導電型のＦＥＴであることを特徴とする請求項６に
記載のチャージポンプ回路。
【請求項１８】前記第１のスイッチ手段および前記第
２のスイッチ手段のＦＥＴは第１の導電型のものであ
り、また前記第３のスイッチ手段および前記第４のスイ
ッチ手段のＦＥＴは第２の導電型のものであることを特
徴とする請求項７に記載のチャージポンプ回路。
【請求項１９】前記第５のトランジスタおよび前記第
７のトランジスタは第１の導電型のＦＥＴであり、前記
第６のトランジスタおよび前記第８のトランジスタは第
２の導電型のＦＥＴであることを特徴とする請求項１４
に記載のチャージポンプ回路。
【請求項２０】前記第９のトランジスタおよび前記第
１０のトランジスタは第２の導電型のＦＥＴであること
を特徴とする請求項１６に記載のチャージポンプ回路。
【請求項２１】前記第１の導電型および前記第２の導
電型はそれぞれＰチャネルおよびＮチャネル、またはそ
れぞれＮチャネルおよびＰチャネルであることを特徴と
する請求項１７〜２０のいずれか一つに記載のチャージ
ポンプ回路。
【請求項２２】ＰチャネルＦＥＴはＮチャネルＦＥＴ
についてのチャネル移動度の相違に匹敵するようなより
大きなゲートサイズ比を有していることを特徴とする請
求項２１に記載のチャージポンプ回路。