JP4074041B2

JP4074041B2 - 発振回路

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Publication number: JP4074041B2
Application number: JP2000075422A
Authority: JP
Inventors: チュスウルリッヒ
Original assignee: TDK Micronas GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1999-03-20
Filing date: 2000-03-17
Publication date: 2008-04-09
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Description

【０００１】
【発明の属する技術分野】
本発明は、共振子と、共振子を接続するための第１接続端子及び第２接続端子を備えた共振子の発振振幅の振幅制御用減衰等化回路とを有する発振回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
このような発振回路は、特に米国電気電子学会「固体回路」誌（ＩＥＥＥ“ＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ”）、Ｖｏｌ．３２Ｎｏ．７、１９９７年７月発行、の９９９〜１００５頁に記載されている。開示された発振回路（その図４を参照）は、時計用水晶のために設計されており、電力消費がごくわずかであるという点で優れている。発振器の発振振幅は、およそ０．２±０．０５ボルトの程度であるに過ぎない。そのような発振回路では、少なくとも２ボルトの発振振幅を有する発振回路の確実な動作は不可能である。
【０００３】
本発明の目的、高減衰共振子の使用時、また低減衰共振子の使用時において確実に機能するとともに、わずかな電力消費で特に大きな発振振幅を可能にする発振回路を提供することにある。
【０００４】
【課題を解決するための手段】
上記した目的を達成すべく、本発明は、共振子（ＲＥＳ）と、前記共振子（ＲＥＳ）に接続された第１接続端子（Ｋ１）及び第２接続端子（Ｋ２）を有し、前記共振子（ＲＥＳ）の発振振幅を制御するための減衰等化回路（ＥＮＴ）とを備えた発振回路において、前記減衰等化回路の利得及び相互コンダクタンスの少なくともいずれか一方の値は、前記共振子の発振振幅に応じて制御自在であり、前記減衰等価回路は、供給電位（Ｖｄｄ）用接続点と前記第１接続端子（Ｋ１）との間に直列に接続された第１及び第２トランジスタ（Ｔ１，Ｔ２）と、前記第１接続端子（Ｋ１）と基準電位（Ｍ）用接続点との間に直列に接続された第３及び第４トランジスタ（Ｔ３，Ｔ４）とを含み、前記第１及び第４トランジスタの各々の制御端子は前記第２接続端子（Ｋ２）に接続されており、当該発振回路は更に、前記第１接続端子（Ｋ１）に接続された第１入力端子（ＥＫ１）と、前記第２トランジスタ（Ｔ２）の制御端子に接続された第１出力端子（ＡＫ１）とを有する第１ピーク値検出ユニット（ＳＷＥ１）であって、前記供給電位（Ｖｄｄ）用接続点に接続された第１コンデンサ（Ｃ１）と、前記第１コンデンサと前記第１接続端子（Ｋ１）との間に接続された第１ダイオード（Ｄ１）と、前記第１コンデンサ及び前記第１ダイオード間の接続点と前記基準電位（Ｍ）用接続点との間に接続された第１抵抗（Ｒ１）又は第１電流源（Ｉ１）とを含み、前記前記第１コンデンサ及び前記第１ダイオード間の接続点が前記第１出力端子（ＡＫ１）に接続されている、第１ピーク値検出ユニット（ＳＷＥ１）と、前記第１接続端子（Ｋ１）に接続された第２入力端子（ＥＫ２）と、前記第３トランジスタ（Ｔ３）の制御端子に接続された第２出力端子（ＡＫ２）とを有する第２ピーク値検出ユニット（ＳＷＥ２）であって、前記基準電位（Ｍ）用接続点に接続された第２コンデンサ（Ｃ２）と、前記第２コンデンサと前記第１接続端子（Ｋ１）との間に接続された第２ダイオード（Ｄ２）と、前記第２コンデンサ及び前記第２ダイオード間の接続点と前記供給電位（Ｖｄｄ）用接続点との間に接続された第２抵抗（Ｒ２）又は第２電流源（Ｉ２）とを含み、前記前記第２コンデンサ及び前記第２ダイオード間の接続点が前記第２出力端子（ＡＫ２）に接続されている、第２ピーク値検出ユニット（ＳＷＥ２）と、を備える。
【０００７】
従って、本発明による回路は、減衰が広範囲で変動することのある共振子を用いた場合にも、あるいは減衰のわずかな非常に良好な共振子を用いた場合にも、電力消費が上昇することなく確実に機能する。
【００１１】
本発明の他の実施態様は、第２接続端子と第１コンデンサ及び第１ダイオード間の接続点との間に第３ダイオードを接続し、かつ第２接続端子と第２コンデンサ及び第２ダイオード間の接続点との間に第４ダイオードを接続するようになっている。第１及び第２接続端子には、通常の発振回路において、１８０°位相外れであるということでのみ異なる信号が印加される。ピーク値検出ユニットによる第１及び第２接続端子での振幅の検出は、第２及び第３トランジスタの一層急速な制御を可能にする。
【００１２】
本発明の実施態様の１つは、ピーク値検出ユニットの抵抗の代わりに、特にＭＯＳ技術において小型化が実現自在である電流源、特に電流ミラーを備えるようになっている。さらに第１及び第２トランジスタをｐチャネルＦＥＴとして形成するとともに、第３及び第４トランジスタをｎチャネルＦＥＴとして形成するようになっている。好適には、ピーク値検出ユニットのダイオードが、ゲート及びドレインの端子を接続することによってダイオードとして回路構成されているトランジスタとして、特にＦＥＴとして形成されている。さらに、ピーク値検出ユニットにおいてＭＯＳ技術のゲート酸化物をコンデンサとして使用するようになっている。最後に挙げた実施態様は、ＭＯＳ技術においてわずかなスペースですむような方法で本発明による回路を実現することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って詳述する。
なお、本実施の形態において、一般性を限定することなく第１及び第２トランジスタに対しｐチャネルＦＥＴを使用して、第３及び第４トランジスタに対しｎチャネルＦＥＴを使用して説明されている。当然ながら、第１及び第２トランジスタをｎチャネルＦＥＴとして、第３及び第４トランジスタをｐチャネルＦＥＴとして実現することも可能であり、その際にはダイオードのような極性依存部品及び供給電圧が極性反転される。他のトランジスタ技術において実現することもなんら問題はない。
【００１４】
図１は、共振子ＲＥＳと減衰等化回路ＥＮＴとを備えた発振回路の第１の実施の形態を示す。減衰等化回路ＥＮＴは、第１及び第２接続端子Ｋ１、Ｋ２を有し、これらの接続端子には共振子ＲＥＳが接続されている。本実施の形態においては共振子ＲＥＳとして水晶Ｑが用いられる。その電気的等価回路図は、コンデンサＣ_Q1、インダクタンス素子Ｌ_Q及び抵抗Ｒ_Qの直列回路によって表わされており、この直列回路には、コンデンサＣ_Q0が並列に接続されている。水晶Ｑは付勢回路の第１及び第２接続端子Ｋ１，Ｋ２間に接続され、それぞれのコンデンサＣ３，Ｃ４は接続端子Ｋ１，Ｋ２と基準電位Ｍとの間に接続されている。
【００１５】
減衰等化回路ＥＮＴは供給電位Ｖｄｄ用接続点及び第１接続端子Ｋ１間の第１及び第２トランジスタＴ１，Ｔ２の直列回路と、第１接続端子Ｋ１及び基準電位Ｍ用接続点間の第３及び第４トランジスタＴ３，Ｔ４の直列回路とを有する。第１及び第２トランジスタＴ１，Ｔ２は図示の実施例ではｐチャネルＭＯＳＦＥＴとして、第３及び第４トランジスタＴ３，Ｔ４はｎチャネルＭＯＳＦＥＴとして形成されている。第１及び第４トランジスタＴ１，Ｔ４の制御端子（図示の実施の形態ではゲート端子）は第２接続端子Ｋ２に対して接続されている。
【００１６】
さらに、この回路は第１接続端子Ｋ１に接続された入力端子ＥＫ１と第２トランジスタＴ２のゲート端子に接続された出力端子ＡＫ１とを備えた第１ピーク値検出ユニットＳＷＥ１を有する。第１ピーク値検出ユニットＳＷＥ１は第１端子によって供給電位Ｖｄｄ用接続点に接続された第１コンデンサＣ１を有する。この第１コンデンサＣ１は第１ダイオードＤ１を介して第１接続端子Ｋ１に接続されている。また、第１ダイオードＤ１のアノードが第１接続端子ＥＫ１と接続され、カソードが第１コンデンサＣ１に接続されている。コンデンサＣ１及びダイオードＤ１に共通な接続点１０は出力端子ＡＫ１に接続され、それによって第２トランジスタＴ２のゲートに接続されている。接続点１０と基準電位Ｍ用接続点との間には、抵抗Ｒ１が接続されている。
【００１７】
また、この回路は第１接続端子Ｋ１に接続された入力端子ＥＫ２を備えた第２ピーク値検出ユニットＳＷＥ２と、第３トランジスタＴ３のゲート端子に接続された出力端子ＡＫ２とを有する。第２ピーク値検出ユニットＳＷＥ２は第１端子によって基準電位Ｍ用接続点に接続された第２コンデンサＣ２を有する。第２コンデンサＣ２は第２ダイオードＤ２を介して第１接続端子Ｋ１に接続されている。第２ダイオードＤ２のアノードが第２コンデンサＣ２に接続され、カソードが第１接続端子ＥＫ１に接続されている。第２コンデンサＣ２及び第２ダイオードＤ２に共通な接続点２０は、出力端子ＡＫ２に接続され、これによって第３トランジスタＴ３のゲート端子に接続されている。接続点２０と供給電位Ｖｄｄ用接続点との間には、第２抵抗Ｒ２が接続されている。
【００１８】
過渡発振状態において、発振回路のコンデンサＣ３，Ｃ４のところで発振信号Ｓ１，Ｓ２が取り出し自在である。これらの信号は、１８０°位相外れであることによって異なっているとともに、コンデンサＣ３，Ｃ４が共振子ＲＥＳ（ここでは水晶Ｑ）を介して周期的に充電及び放電されることによって生ずる。発振の周波数は、共振子回路Ｑのパラメータによって決まる。
【００１９】
ここで、減衰等化回路の課題は、周期ごとの過渡発振状態で、共振子ＲＥＳに抵抗Ｒ_Qで発振エネルギとして失われるエネルギを付加することである。スイッチオンの場合における減衰等化回路ＥＮＴの課題は、一般に発振が実現し、かつ発振の振幅が上昇するまでの範囲で共振子ＲＥＳを減衰等化することである。
【００２０】
発振回路の第１接続端子Ｋ１では共振子ＲＥＳに供給される出力電流Ｉ_OUTが出力可能である。この電流はコンデンサＣ３に印加される発振信号Ｓ２の瞬時値によって変化する。この発振信号は第１及び第４トランジスタＴ１，Ｔ４の付勢のために用いられる。まず、
第２及び第３トランジスタＴ２，Ｔ３及びピーク値検出ユニットＳＷＥ１，ＳＷＥ２を無視するならば、この回路は従来のＣＭＯＳインバータのように作用する共振子ＲＥＳの付勢に使用される。電圧Ｓ２の瞬時値が小さければ小さいほど、第１トランジスタＴ１のゲート−ソース間電圧の値はそれだけ大きく、この第１トランジスタはそれだけ多く導電するが、しかし第４トランジスタＴ４のゲート−ソース間電圧の値はそれだけ小さく、この第４トランジスタはそれだけ大幅に導電を阻止する。電圧Ｓ２の瞬時値が上昇すると、第４トランジスタＴ４はより多く導電を開始し、第１トランジスタＴ１はより大幅に導電を阻止する。それによって出力電流Ｉ_OUTは、電圧Ｓ２の瞬時値の上昇につれて低下する。第１及び第２接続端子Ｋ１，Ｋ２間に接続された高抵抗Ｒ３は、およそ半分の供給電圧０．５Ｖｄｄへとトランジスタ動作点を設定するために用いられる。
【００２１】
電圧Ｓ２の瞬時値と並んで、次に説明するように、本発明による回路において出力電流Ｉ_OUTは、発振の振幅に、特にコンデンサＣ１，Ｃ２における電圧に依存する。
【００２２】
供給電圧が印加される場合には、ダイオード電圧を加えたもしくは差し引いたピーク値検出ユニットＳＷＥ１，ＳＷＥ２の第１及び第２コンデンサＣ１，Ｃ２は、まず最初にダイオード電圧を差し引いたおよそ半分の供給電圧へ充電され、それによって第２及び第３トランジスタＴ２，Ｔ３のゲート端子での電位は０．５Ｖｄｄとなる。第１接続端子Ｋ１での電位がこの値を超えて上昇すると、電流はダイオードＤ１を介してコンデンサＣ１へ流れ、出力端子ＡＫ１での電位が上昇して第２トランジスタＴ２のゲート端子での電位が上昇する。したがって、第２トランジスタＴ２のゲート−ソース間電圧の値が低下し、このトランジスタは制御を開始する。その際にこのトランジスタはゲート端子での電位が大きければ大きいほど、もしくは第１接続端子Ｋ１での発振Ｓ１の振幅が大きければ大きいほど大幅に制御する。これにより第１ピーク値検出ユニットＳＷＥは発振Ｓ１の最大値を検出する。
【００２３】
電圧Ｓ１の瞬時値が小さい場合には、第２ピーク値検出ユニットＳＷＥ２のコンデンサＣ２が、ダイオードＤ２を介して放電される。それによって出力端子ＡＫ２での及び第３トランジスタＴ３のゲート端子での電位が低下する。したがって第３トランジスタＴ３は、制御を開始する。このトランジスタは、そのゲート端子での電位が小さければ小さいほどもしくは周期範囲内での電圧Ｓ１の最小値が小さければ小さいほど、それだけ大幅に制御する。それによって第２ピーク値検出ユニットは、発振Ｓ１の最小値を検出する。
【００２４】
要約すると、発振Ｓ１の振幅が大きければ大きいほど、すなわち中間値０．５Ｖｄｄ周りでの上方及び下方へのこの振幅の振れが強ければ強いほど、第１ピーク値検出ユニットＳＷＥ１を介して第２トランジスタＴ２のためのゲート付勢電圧がそれだけ高くなり、かつ第２ピーク値検出ユニットＳＷＥ２を介して第３トランジスタＴ３のためのゲート付勢電圧がそれだけ低くなる。飽和動作で作用するトランジスタＴ２，Ｔ３とは反対に、トランジスタＴ１，Ｔ４は強い不飽和動作状態にある。この不飽和動作状態は、例えば、カスコードトランジスタＴ２，Ｔ３の有効チャネル幅が、トランジスタＴ１，Ｔ４に比べて大きいことにより、例えば係数３だけ大きいことにより達成される。不飽和ＭＯＳトランジスタの場合には、周知のようにドレイン‐ソース間電流及びそれによって相互コンダクタンスがゲート−ソース間制御電圧によってのみだけでなくそのときどきのドレイン−ソース間電圧によっても変化する。このことは、実施例において出力電流Ｉ_OUTの相互コンダクタンス制御のために利用される。その際には、両内部トランジスタＴ２，Ｔ３の発振振幅依存の（定常的な）ソース電圧を用いて両外部トランジスタＴ１，Ｔ４の相互コンダクタンスが制御される。発振振幅の小さい場合には、そのドレイン−ソース間電圧が相対的に大きく、それによってその相互コンダクタンス及びその場合の出力電流Ｉ_OUTも相対的に大きい。発振振幅が大きくなればなるほど、トランジスタＴ１，Ｔ４の小さくなるドレイン−ソース間電圧を介してその相互コンダクタンスがそれだけ大幅に制御される。これによって出力電流Ｉ_0UTも低下する。
【００２５】
従って、出力電流Ｉ_OUTは本発明による回路において、電圧Ｓ２の瞬時値と並んで発振の振幅にも依存する。その際に、トランジスタＴ１，Ｔ４は、振幅の小さい場合に、特にスイッチオン後に比較的大きな電流Ｉout が第１接続端子Ｋ１に流れるように形成されている。従って、大きな抵抗Ｒ_Qの場合、すなわち共振子ＲＥＳの大きな減衰の場合にも発振が得られる。トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４はこれに対応して大きく形成されており、これに応じて大きな相互コンダクタンスを有している。第２及び第３トランジスタＴ２，Ｔ３の発振振幅の上昇及び制御の増加につれて、構成全体の相互コンダクタンスは低下する。発振Ｓ１の振幅はトランジスタＴ２，Ｔ３の飽和動作において得られる一層大きな値へと制御される。これによって、わずかな電力消費で大きな振幅が可能である。本発明による回路の電力消費は、わずかな減衰の良質な水晶を使用した場合に、従来の発振回路よりも大きくなく、むしろ一層少ないものとなる。
【００２６】
図２は、本発明による発振回路の他の実施の形態を示す。この発振回路が図１における発振回路と異なる点はピーク値検出ユニットの抵抗が電流源Ｉ１，Ｉ２として形成されていることである。
【００２７】
第１コンデンサＣ１は第１電流源Ｉ１によりを通って連続的に放電され、第２コンデンサＣ２は第２電流源Ｉ２により連続的に充電される。電流源はピーク値検出の効果を無効にしないために、この充電もしくは放電がダイオードＤ１，Ｄ２を介してのコンデンサＣ１、Ｃ２の充電もしくは放電に対して緩やかに行われるように形成されている。
【００２８】
図２に示した第１ピーク値検出ユニットＳＷＥ１は、第２接続端子Ｋ２及び第１コンデンサＣ１間に接続された第３ダイオードＤ３を有する。これにより、第１ピーク値検出ユニットＳＷＥ１は、発振Ｓ１の最大値と並んで発振Ｓ２の最大値をも検出する。その際に、出力端子ＡＫ１に印加される信号はそのつどこれら双方の最大値のうちの大きい方の値によって決まる。
【００２９】
同様に、第２ピーク値検出ユニットＳＷＥ２は第２接続端子Ｋ２及びコンデンサＣ２間に接続された第４ダイオードＤ４を有する。それによって第２ピーク値検出ユニットＳＷＥ２は発振Ｓ１の最小値と並んで、発振Ｓ２の最小値をも検出する。
【００３０】
図２に示した回路はさらに第５及び第６トランジスタＴ５，Ｔ６を有する。その際に、第５トランジスタＴ５の負荷区間は供給電位Ｖｄｄ用接続点と第２トランジスタＴ２のゲート端子との間に接続され、第６トランジスタＴ６の負荷区間は基準電位Ｍ用接続点と第３トランジスタＴ３のゲート端子との間に接続されている。第５トランジスタＴ５のゲート端子は第３接続端子Ｋ３に接続され、第６トランジスタＴ６のゲート端子はインバータＩＮＶを介して第３接続端子Ｋ３に接続されている。第５及び第６トランジスタＴ５，Ｔ６は制御回路用スイッチとして用いられる。
【００３１】
第３接続端子Ｋ３に高電位が印加されると、第５トランジスタＴ５が導通阻止される。次に、第６トランジスタＴ６のゲートに低電位が印加される。従って、このトランジスタが同様に導通阻止される。こうして回路は、上記したように作用する。第３接続端子Ｋ３に低電位が印加されると、第５トランジスタＴ５は導電する。よって、第５トランジスタＴ５は第２トランジスタＴ２のゲートをほぼ供給電位Ｖｄｄへと引き上げる。従って、このトランジスタは導通阻止される。第３接続端子Ｋ３に低電位が印加される場合には、インバータＩＮＶの出力部に、換言すると第６トランジスタＴ６のゲートに高電位が印加される。それによって第６トランジスタＴ６は導電し、第３トランジスタＴ３のゲートは放電し、このトランジスタは導通阻止される。このように、発振回路は第３接続端子への所定電位の印加によって動作可能状態（トランジスタＴ２、Ｔ３が導通）、もしくは動作不可能状態（トランジスタＴ２、Ｔ３が導通阻止）へと移行自在である。
【００３２】
図３は、本発明による発振回路のさらに別の実施の形態を示す。第１ピーク値検出ユニットＳＷＥ１の電流源は電流ミラートランジスタとしてのトランジスタＴ８，Ｔ９を有する。これらのゲート端子は互いに接続されているとともに、これらのソース端子は基準電位Ｍ用接続点に対して接続されている。トランジスタＴ８のドレイン端子はそのゲート端子に接続されている。トランジスタＴ９のドレイン端子は第１ピーク値検出ユニットＳＷＥ１のコンデンサに接続されている。トランジスタＴ１２は、その負荷区間とともにトランジスタＴ８，Ｔ９のゲート端子と基準電位Ｍ用接続点との間に接続され、第３接続端子で低電位の場合にトランジスタＴ８，Ｔ９のゲートを放電して電流源をスイッチオフするために用いられる。
【００３３】
第２ピーク値検出ユニットの電流源は電流ミラートランジスタとしてのトランジスタＴ６，Ｔ７を有する。それらのゲート端子は互いに接続されているとともに、それらのソース端子は基準電位用接続点に対して接続されている。トランジスタＴ６のゲート端子はトランジスタＴ１１を介してそのドレイン端子に接続されている。トランジスタＴ７のドレイン端子は第２ピーク値検出ユニットＳＷＥ２のコンデンサに対して接続されている。トランジスタＴ１０はその負荷区間とともにトランジスタＴ６，Ｔ７のゲート端子と供給電位Ｖｄｄ用接続点との間に接続されている。トランジスタＴ１０，Ｔ１１は、第３接続端子Ｋ３を介して付勢自在であり、電流源のスイッチオンもしくはオフのために用いられる。第３接続端子Ｋ３で高電位の場合にはトランジスタＴ１０は導電阻止し、トランジスタＴ１１は導電する。従って、電流はトランジスタＴ７の負荷区間を介してコンデンサＣ２へ流れる。第３接続端子Ｋ３で低電位の場合にはトランジスタＴ１０は導電し、トランジスタＴ６，Ｔ７のゲート端子をＶｄｄへと引き上げる。これにより、これらのトランジスタは導電阻止する。さらに、トランジスタＴ１１は導電阻止し、よって電流源はスイッチオフされている。
【００３４】
図３に示した実施の形態において、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４はゲート及びドレイン端子の接続によってそれぞれダイオードとして回路構成されたトランジスタとして形成されている。さらに、コンデンサＣ１は電界効果トランジスタとして形成されており、その際に有効容量としてはトランジスタのゲート容量が用いられる。コンデンサＣ２は酸化皮膜コンデンサ構造として形成されている。
【００３５】
第１及び第４トランジスタＴ１，Ｔ４の動作点を調整するために、図３では第３接続端子Ｋ３を介して付勢される２つのトランジスタＴ１４，Ｔ１５が、第１及び第２接続端子間に接続されている。これらのトランジスタＴ１４，Ｔ１５は導通状態で非常に大きな負荷区間抵抗を有するように形成されているので、非常に小さな電流が接続端子Ｋ１，Ｋ２間に通電可能であるに過ぎない。
【００３６】
図３に示した実施の形態において、トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ７，Ｔ１０，Ｔ１１，Ｔ１４、ダイオードＤ１，Ｄ３及びコンデンサＣ１は、ｐチャネルＦＥＴとして形成されている。トランジスタＴ３，Ｔ４，Ｔ６，Ｔ８，Ｔ９，Ｔ１２、ダイオードＤ２，Ｄ４はｎチャネルＦＥＴとして形成されている。
【００３７】
【発明の効果】
以上詳述したように、この発明は高減衰共振子の使用時、また低減衰共振子の使用時において確実に機能するとともに、わずかな電力消費で特に大きな発振振幅を可能にするという優れた効果を発揮する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に従った発振回路を示す電気回路図。
【図２】本発明の第２の実施の形態に従った発振回路を示す電気回路図。
【図３】本発明の第３の実施の形態に従った発振回路を示す電気回路図。
【符号の説明】
Ｃ１〜Ｃ４…コンデンサ、Ｃ_QO，Ｃ_Q1…コンデンサ、Ｄ１〜Ｄ４…ダイオード、ＥＫ１〜ＥＫ４…入力端子、ＥＮＴ…減衰等化回路、Ｉ１，Ｉ２…電流源、
ＩＮＶ…インバータ、Ｋ１〜Ｋ３…接続端子、Ｌ_Q…インダクタンス素子、
Ｍ…基準電位、Ｒ１〜Ｒ３，Ｒ_Q…抵抗、ＳＷＥ１，ＳＷＥ２…ピーク値検出ユニット、Ｔ１〜Ｔ１２…トランジスタ、Ｖｄｄ…供給電位、ＲＥＳ…共振子、
ＯＳＺ…発振回路。

Claims

共振子（ＲＥＳ）と、前記共振子（ＲＥＳ）に接続された第１接続端子（Ｋ１）及び第２接続端子（Ｋ２）を有し、前記共振子（ＲＥＳ）の発振振幅を制御するための減衰等化回路（ＥＮＴ）とを備えた発振回路において、
前記減衰等化回路の利得及び相互コンダクタンスの少なくともいずれか一方の値は、前記共振子の発振振幅に応じて制御自在であり、前記減衰等価回路は、供給電位（Ｖｄｄ）用接続点と前記第１接続端子（Ｋ１）との間に直列に接続された第１及び第２トランジスタ（Ｔ１，Ｔ２）と、前記第１接続端子（Ｋ１）と基準電位（Ｍ）用接続点との間に直列に接続された第３及び第４トランジスタ（Ｔ３，Ｔ４）とを含み、前記第１及び第４トランジスタの各々の制御端子は前記第２接続端子（Ｋ２）に接続されており、
当該発振回路は更に、
前記第１接続端子（Ｋ１）に接続された第１入力端子（ＥＫ１）と、前記第２トランジスタ（Ｔ２）の制御端子に接続された第１出力端子（ＡＫ１）とを有する第１ピーク値検出ユニット（ＳＷＥ１）であって、前記供給電位（Ｖｄｄ）用接続点に接続された第１コンデンサ（Ｃ１）と、前記第１コンデンサと前記第１接続端子（Ｋ１）との間に接続された第１ダイオード（Ｄ１）と、前記第１コンデンサ及び前記第１ダイオード間の接続点と前記基準電位（Ｍ）用接続点との間に接続された第１抵抗（Ｒ１）又は第１電流源（Ｉ１）とを含み、前記前記第１コンデンサ及び前記第１ダイオード間の接続点が前記第１出力端子（ＡＫ１）に接続されている、第１ピーク値検出ユニット（ＳＷＥ１）と、
前記第１接続端子（Ｋ１）に接続された第２入力端子（ＥＫ２）と、前記第３トランジスタ（Ｔ３）の制御端子に接続された第２出力端子（ＡＫ２）とを有する第２ピーク値検出ユニット（ＳＷＥ２）であって、前記基準電位（Ｍ）用接続点に接続された第２コンデンサ（Ｃ２）と、前記第２コンデンサと前記第１接続端子（Ｋ１）との間に接続された第２ダイオード（Ｄ２）と、前記第２コンデンサ及び前記第２ダイオード間の接続点と前記供給電位（Ｖｄｄ）用接続点との間に接続された第２抵抗（Ｒ２）又は第２電流源（Ｉ２）とを含み、前記前記第２コンデンサ及び前記第２ダイオード間の接続点が前記第２出力端子（ＡＫ２）に接続されている、第２ピーク値検出ユニット（ＳＷＥ２）と、
を備えることを特徴とする発振回路。
前記第２接続端子（Ｋ２）と、前記第１コンデンサ（Ｃ１）及び前記第１ダイオード間の接続点との間に接続された第３ダイオード（Ｄ３）を更に備えることを特徴とする請求項１記載の発振回路。
前記第２接続端子（Ｋ２）と、前記第２コンデンサ（Ｃ２）及び前記第２ダイオード間の接続点との間に接続された第４ダイオード（Ｄ４）を更に備えることを特徴とする請求項２記載の発振回路。
前記第１及び第２トランジスタ（Ｔ１，Ｔ２）の各々は、ｐチャネルＭＯＳＦＥＴで形成され、前記第３及び第４トランジスタ（Ｔ３，Ｔ４）の各々は、ｎチャネルＭＯＳＦＥＴで形成されていることを特徴とする請求項１乃至３のいずれか一項記載の発振回路。
前記第１、第２、第３及び第４ダイオード（Ｄ１，Ｄ２，Ｄ３，Ｄ４）の各々は、ダイオードとして回路構成されたトランジスタで形成されていることを特徴とする請求項３記載の発振回路。
前記第１コンデンサは、ＭＯＳコンデンサとして形成されていることを特徴とする請求項１乃至５のいずれか一項記載の発振回路。
前記第１、第２、第３及び第４ダイオード（Ｄ１，Ｄ２，Ｄ３，Ｄ４）の各々は、ＭＯＳトランジスタで形成されていることを特徴とする請求項３記載の発振回路。