JPH0964728A - チャージポンプ回路およびpll回路 - Google Patents
チャージポンプ回路およびpll回路Info
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
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Abstract
きるチャージポンプ回路およびそのチャージポンプ回路
を用いたPLL回路を提供する。 【解決手段】 出力端子(20)に定電流を供給する第
1の回路と、出力端子に定電流を供給する第2の回路
(16)と、出力端子に定電流を供給する第3の回路と
(17)を含み、第1,第2および第3の回路を構成す
るトランジスタの一端は出力端子に接続され、第1の回
路を構成するトランジスタの他端は抵抗(24)を介し
て電源に接続され、第2の回路を構成するトランジスタ
の他端は第1のT/M回路(9)を介して接地され、第
3の回路を構成するトランジスタの他端は第2のT/M
回路(10)を介して接地され、第1のT/M回路に反
転UP信号を印加し、第2のT/M回路にDOWN信号を印加
することによって、出力端子に電流を供給しまたは端子
から電流を引き抜くように構成される。
Description
e Locked Loop)に用いるチャージポンプ回路およびそ
のチャージポンプ回路を用いたPLL回路に関するもの
である。
比較器の出力側に内蔵された回路であって、ループフィ
ルタを駆動するための回路である。図12に示すよう
に、PLL回路は、デジタル位相比較器210、チャー
ジポンプ回路220、ローパスフィルタ300及び電圧
制御発振器400から構成される。
のUP端子、DOWN端子から入力されるアップ信号UP及びダ
ウン信号DOWNに応じてノードN1から電流の引き込みま
たは供給を行う。
び入力信号Bを受け、入力信号Aと入力信号Bとの位相
差に基づき、アップ信号UP及びダウン信号DOWNをそれぞ
れ活性状態/非活性状態にして、チャージポンプ回路2
20に出力する。
21、222及びスイッチ手段223、224から構成
される。スイッチ手段223、定電流源221、定電流
源222及びスイッチ手段224は電源Vccと接地間に
挿入される。スイッチ手段223はアップ信号UPの活性
状態時にオンし、出力部であるノードN1に定電流源2
21から定電流I0を供給する。また、スイッチ手段2
24はダウン信号DOWNの活性状態時にオンし、定電流源
222によってノードN1から定電流I0を引き抜く。
づくチャージポンプ回路220の動作の一例を示すタイ
ミングチャートである。図19に示すように、入力信号
Aの立ち上がりに対し、入力信号Bの立ち上がりが遅れ
ている期間は、アップ信号UPが活性状態となってノード
N1に定電流I0を供給し(+I0)、入力信号Aの立ち
上がりに対し、入力信号Bの立ち上がりが進んでいる期
間は、ダウン信号DOWNが活性状態となってノードN1か
ら定電流I0が引き抜かれる(−I0)。
1、313及び抵抗312を有し、チャージポンプ回路
220のノードN1より得られる電圧を平滑化して制御
電圧SVを電圧制御発振器(VCO)400に出力す
る。電圧制御発振器400は制御電圧SVに比例した周
波数の信号Bを出力し、ディジタル位相比較器210の
1つの入力端子に送出する。
(1)入力信号Aに対し入力信号Bの位相が遅れている
場合は、デジタル位相比較器210から活性状態のアッ
プ信号UPが出力され、それによってローパスフィルタ3
00は制御電圧SVを上昇させて電圧制御発振器(VC
O)400の出力信号Bの周波数を上昇させる。また、
(2)入力信号Aに対し入力信号Bの位相が進んでいる
場合は、デジタル位相比較器210から活性状態のダウ
ン信号DOWNが出力され、それによってローパスフィルタ
300は制御電圧SVを下降させて、電圧制御発振器
(VCO)400の出力信号Bの周波数を下降させる。
その結果、PLL回路は入力信号Aと入力信号Bとの位
相差をなくす方向に作用し、最終的に、入力信号Aに位
相が同期した入力信号Bが得られる。
体的な内部構成を示す回路図である。図13に示すよう
に、PNPバイポーラトランジスタ23及び25はベー
スを共通接続してカレントミラー回路を構成する。PN
Pバイポーラトランジスタ23のエミッタは抵抗22を
介して電源VCCに接続される。PNPバイポーラトラン
ジスタ25のエミッタは抵抗24を介して電源VCCに接
続され、そのコレクタは出力端子20に接続される。
Nバイポーラトランジスタ27とは互いに差動対を構成
し、NPNバイポーラトランジスタ26及び27のベー
スはそれぞれダウン信号DOWN及び反転ダウン信号/DOWN
(図中のバー記号は明細書中では/と表記する)を受け
る。NPNバイポーラトランジスタ26のコレクタは出
力端子20に接続され、NPNバイポーラトランジスタ
27のコレクタは電源Vccに接続される。そして、NP
Nバイポーラトランジスタ26及び27のエミッタは共
通に接続される。
とNPNバイポーラトランジスタ29とは互いに差動対
を構成しNPNバイポーラトランジスタ28及び29の
ベースはそれぞれアップ信号UP及び反転アップ信号/UP
を受ける。NPNバイポーラトランジスタ28のコレク
タは電源Vccに接続され、NPNバイポーラトランジス
タ29のコレクタは出力端子20に接続される。そし
て、NPNバイポーラトランジスタ28及び29のエミ
ッタは共通に接続される。
ポーラトランジスタ30のベースに、NPNバイポーラ
トランジスタ32、35及び36のベースが共通接続さ
れることにより、NPNバイポーラトランジスタ32、
35及び36はNPNバイポーラトランジスタ30に対
しカレントミラー接続される。
クタは定電流源13を介して電源Vccに接続され、その
エミッタは抵抗31を介して接地される。NPNバイポ
ーラトランジスタ32のコレクタはNPNバイポーラト
ランジスタ23のコレクタ及びベースに接続され、一
方、エミッタは抵抗33を介して接地される。NPNバ
イポーラトランジスタ35のコレクタはNPNバイポー
ラトランジスタ26及び27の共通エミッタに接続さ
れ、そのエミッタは抵抗34を介して接地される。NP
Nバイポーラトランジスタ36のコレクタは、NPNバ
イポーラトランジスタ28及び29の共通エミッタに接
続され、一方、エミッタは抵抗37を介して接地され
る。
及び25のトランジスタサイズは同一であり、NPNバ
イポーラトランジスタ26〜36のトランジスタサイズ
は同一である。
NPNバイポーラトランジスタ30に対し、NPNバイ
ポーラトランジスタ32、35及び36がカレントミラ
ー接続されるため、PNPバイポーラトランジスタ2
5、NPNバイポーラトランジスタ35、36のコレク
タ電流は定電流源13の定電流I0に等しい電流とな
る。
し入力信号Bが遅れている場合、デジタル位相比較器2
10のアップ信号UPは活性状態(Hレベル)となり、ダ
ウン信号DOWNは非活性状態(Lレベル)となる。
述の図19に示すような、入力信号Aに対し、入力信号
Bが進んでいる場合のアップ信号UP(H)およびダウン
信号DOWN(L)がチャージポンプ回路220のアップ端
子14およびダウン端子15に入力すると、NPNバイ
ポーラトランジスタ26,27にはダウン信号DOWN
(L)および反転ダウン信号DOWN(H)が印加され、N
PNバイポーラトランジスタ26、27はそれぞれオ
フ、オンし、一方、NPNバイポーラトランジスタ2
8,29にはUP信号(H)および反転UP信号(L)が印
加され、NPNバイポーラトランジスタ28、29はそ
れぞれオン、オフする。したがって、NPNバイポーラ
トランジスタ26、29のいずれにも電流が流れないの
で、図16に示すように、出力端子20にはPNPバイ
ポーラトランジスタ25のコレクタからのみ定電流I0
が供給される。
し、入力信号Bが進んでいる場合のアップ信号UP(L)
およびダウン信号DOWN(H)がチャージポンプ回路22
0のアップ端子14およびダウン端子15に入力する
と、NPNバイポーラトランジスタ26,27にはダウ
ン信号DOWN(H)および反転ダウン信号DOWN(L)が印
加され、NPNバイポーラトランジスタ26、27はそ
れぞれオン、オフし、一方、NPNバイポーラトランジ
スタ28,29にはUP信号(L)および反転UP信号
(H)が印加され、NPNバイポーラトランジスタ2
8、29はそれぞれオフ、オンする。したがって、NP
Nバイポーラトランジスタ26、29のいずれにも電流
が流れるので、図17に示すように、出力端子20には
PNPバイポーラトランジスタ25のコレクタからのみ
定電流I0が供給されるとともに、NPNバイポーラト
ランジスタ26、29から2I0が引き抜かれるので、
全体としてはI0−2I0=−I0となり、出力端子20
から定電流I0が引き抜かれることになる。
同期がとれているときには、アップ信号UP(L)および
ダウン信号DOWN(L)またはアップ信号UP(H)および
ダウン信号DOWN(H)になるので、詳細説明は省略する
が、図18に示すように、出力端子20にはPNPバイ
ポーラトランジスタ25のコレクタから供給される定電
流I0とNPNバイポーラトランジスタ26,27にい
ずれから引き抜かれる定電流I0が同じになり、全体と
してはI0−I0=0となり、出力端子20からは定電流
が供給されないことになる。
は、デジタル位相比較器210のアップ信号UP及びダウ
ン信号DOWNの各モードに基づき、出力端子20から定電
流I0の供給または引き抜きを行う。以上の様子を、表
にまとめたものが図15である。図15は従来のチャー
ジポンプ回路における各モード時のスイッチと出力電流
との関係を示す。
0における出力電圧20のダイナミックレンジを求める
ための図である。図20の(a)に示すように、この回
路での出力端子20の出力電圧レンジは、式(1)で求
められる。
る電圧(=約0.3V)、 VBE:トランジスタのベースエミッタ間電圧(=約0.7
V)
クレンジの上限VUPは、VUP=VCC−(VBE+ΔVR)
=5V−(0.7V+0.3V)=4V、ダイナミック
レンジの下限VDOWNは、VDOWN=VCC−(3VBE+2Δ
VR)=5V−(3×0.7V+2×0.3V)=1.
7Vとなる。したがって、ダイナミックレンジVDは、
VD=ダイナミックレンジの上限VUP−ダイナミックレ
ンジの下限VDOWN=4V−1.7V=2.3Vとなって
いた。
おけるダイナミックレンジは、電源と接地間に3段に従
属接続されたトランジスタのベース・エミッタ電圧3V
BEによって影響を受け、ダイナミックレンジは2.3V
しかなかった。通常PLLとしてVCOが入力周波数に
追従できる範囲をPLLのロックレンジと呼ぶが、出力
端子20の出力ダイナミックレンジが小さいと、このロ
ックレンジを狭くしてしまうという問題があった。この
現象は、特にPLL回路の減電圧動作時または低電圧動
作において顕著になるという欠点があった。
るために成されたものであり、出力電圧のダイナミック
レンジを広く設定することが可能なチャージポンプ回路
およびロックレンジを広く設定することが可能なPLL
回路を提供することを目的とする。
載のチャージポンプ回路は、出力端子に第1の定電流を
供給する第1の回路と、出力端子に第2の定電流を供給
する第2の回路と、出力端子に第3の定電流を供給する
第3の回路と、第1の回路とカレントミラー接続されそ
の第1の回路に定電流を供給するトランジスタとそのト
ランジスタに定電流を供給するためのトランジスタを含
む第4の回路と、定電流源と直列に接続されたトランジ
スタとから構成され、このトランジスタは、第4の回路
中のトランジスタ,第2の回路中のトランジスタおよび
第3の回路中のトランジスタとカレントミラー接続さ
れ、第2,第3および第4の回路に定電流を供給する第
5の回路とを有し、第1,第2および第3の回路を構成
するトランジスタの一端は出力端子に接続され、第1の
回路を構成するトランジスタの他端は抵抗を介して電源
に接続され、第2の回路を構成するトランジスタの他端
は第1のT/M回路を介して接地され、第3の回路を構
成するトランジスタの他端は第2のT/M回路を介して
接地され、第1のT/M回路に反転UP信号を印加し、第
2のT/M回路にDOWN信号を印加することによって、出
力端子に電流を供給しまたは端子から電流を引き抜くよ
うに構成される。
プ回路においては、トランジスタはそれぞれバイポーラ
トランジスタで構成される。
プ回路においては、トランジスタはそれぞれMOSトラ
ンジスタで構成される。
プ回路は、出力端子に第1の定電流を供給する第1の回
路と、出力端子に第2の定電流を供給する第2の回路
と、第1の回路とカレントミラー接続されその第1の回
路に定電流を供給するトランジスタとそのトランジスタ
に定電流を供給するためのトランジスタを含む第3の回
路と、定電流源と直列に接続されたトランジスタから構
成され、このトランジスタは、第3の回路中のトランジ
スタ、第2の回路中のトランジスタとカレントミラー接
続され、第2および第3の回路に定電流を供給する第4
の回路とを有し、第1および第2の回路を構成するトラ
ンジスタの一端は出力端子に接続され、第1回路を構成
するトランジスタの他端は第1のT/M回路を介して電
源に接続され、第2回路を構成するトランジスタの他端
は第2のT/M回路を介して接地され、第1のT/M回
路にUP信号を印加し、第2のT/M回路にDOWN信号を印
加することによって、出力端子に電流を供給しまたは端
子から電流を引き抜くように構成される。
プ回路において、トランジスタはそれぞれバイポーラト
ランジスタで構成される。
プ回路において、トランジスタはそれぞれMOSトラン
ジスタで構成される。
プ回路は、出力端子に第1の定電流を供給する第1の回
路と、出力端子に第2の定電流を供給する第2の回路
と、第1の回路とカレントミラー接続されその第1の回
路に定電流を供給するトランジスタおよびそのトランジ
スタに定電流を供給するための定電流源とを含む第3の
回路と、定電流源と直列接続された第1のT/M回路お
よび定電流源3bと直列接続された第2のT/M回路と
が並列接続されトランジスタに定電流を供給し、このト
ランジスタがカレントミラー接続された第2の回路中の
トランジスタに定電流を供給する第4の回路とを有し、
第1のT/M回路に反転UP信号を印加し、第2のT/M
回路にDOWN信号を印加することによって、出力端子に電
流を供給しまたは端子から電流を引き抜くように構成さ
れる。
プ回路において、トランジスタはそれぞれバイポーラト
ランジスタで構成される。
プ回路において、トランジスタはそれぞれMOSトラン
ジスタで構成される。
ンプ回路は、第1および第2の入力信号を受け、第1お
よび第2の入力信号の位相差に基づいて制御信号を出力
する位相比較手段と、その比較信号に基づき制御電圧を
出力するチャージポンプ回路と、出力電圧をフィルタリ
ング処理して制御電圧を得るフィルタリング回路と、そ
の制御電圧に基づく周波数で発振する第2の入力信号を
出力する発振手段を備えたPLL回路において、チャー
ジポンプ回路は、出力端子に第1の定電流を供給する第
1の回路と、出力端子に第2の定電流を供給する第2の
回路と、出力端子に第3の定電流を供給する第3の回路
と、第1の回路とカレントミラー接続されその第1の回
路に定電流を供給するトランジスタとそのトランジスタ
に定電流を供給するためのトランジスタを含む第4の回
路と、定電流源と直列に接続されたトランジスタとから
構成され、このトランジスタは、第4の回路中のトラン
ジスタ、第2の回路中のトランジスタおよび第3の回路
中のトランジスタとカレントミラー接続され、第2,第
3および第4の回路に定電流を供給する第5の回路とを
有し、第1,第2および第3の回路を構成するトランジ
スタの一端は出力端子に接続され、第1の回路を構成す
るトランジスタの他端は抵抗を介して電源に接続され、
第2の回路を構成するトランジスタの他端は第1のT/
M回路を介して接地され、第3の回路を構成するトラン
ジスタの他端は第2のT/M回路を介して接地され、第
1のT/M回路に反転UP信号を印加し、第2のT/M回
路にDOWN信号を印加することによって、出力端子に電流
を供給しまたは端子から電流を引き抜くように構成され
る。
説明する。図1は、本発明のチャージポンプ回路220
の具体的な内部構成を示す回路図である。図1に示すよ
うに、PNPバイポーラトランジスタ23及び25はベ
ースを共通接続してカレントミラー回路を構成する。P
NPバイポーラトランジスタ23のエミッタは抵抗22
を介して電源VCCに接続され、PNPバイポーラトラン
ジスタ25のエミッタは抵抗24を介して電源VCCに接
続される。PNPバイポーラトランジスタ23のベース
及びコレクタはNPNバイポーラトランジスタ32に接
続される。PNPバイポーラトランジスタ25のコレク
タは出力端子20に接続される。
ポーラトランジスタ30のベースに、NPNバイポーラ
トランジスタ32、16及び17のベースが共通接続さ
れることにより、NPNバイポーラトランジスタ32、
16及び17はNPNバイポーラトランジスタ30に対
しカレントミラー接続される。
クタは定電流源I0を介して電源Vccに接続され、エミ
ッタはT/M回路7を介して接地される。NPNバイポ
ーラトランジスタ32のコレクタはNPNバイポーラト
ランジスタ23のコレクタ及びベースに接続され、一
方、エミッタはT/M回路8を介して接地される。NP
Nバイポーラトランジスタ16のコレクタは出力端子2
0に接続され、一方、エミッタはT/M回路9を介して
接地される。NPNバイポーラトランジスタ17のコレ
クタは、出力端子20に接続され、一方、エミッタはT
/M回路10を介して接地される。
及び25のトランジスタサイズは同一であり、NPNバ
イポーラトランジスタ30,32,16,17のトラン
ジスタサイズは同一である。
NPNバイポーラトランジスタ30に対し、NPNバイ
ポーラトランジスタ32、16及び17がカレントミラ
ー接続されるため、PNPバイポーラトランジスタ2
5、NPNバイポーラトランジスタ16、17のコレク
タ電流は定電流源13の定電流I0に等しい電流とな
る。
び動作を説明するための図である。図2について説明す
ると、(a)のようにPチャンネルとNチャンネルのC
MOSが並列に接続されたT/M回路においては、入力
信号が論理「1」、すなわち「Hレベル」である場合は
スイッチはオンとなり、一方、入力信号が論理「0」、
すなわち「Lレベル」である場合はスイッチはオフとな
る。(b)のようにPチャンネルのCMOSの前段にイ
ンバータが接続されたT/M回路においては、入力信号
が論理「1」、すなわち「Hレベル」である場合はスイ
ッチはオフとなり、一方、入力信号が論理「0」、すな
わち「Lレベル」である場合はスイッチはオンとなる。
また、(c)のようにNチャンネルのCMOSによって
構成されるT/M回路においては、入力信号が論理
「1」、すなわち「Hレベル」である場合はスイッチは
オンとなり、一方、入力信号が論理「0」、すなわち
「Lレベル」である場合はスイッチはオフとなる。
19に示すように、入力信号Aに対し、入力信号Bが進
んでいる場合のアップ信号UP(H)およびダウン信号DO
WN(L)がチャージポンプ回路220のアップ端子14
およびダウン端子15に入力すると、T/M回路9には
反転UP信号(L)が印加され、T/M回路10にはダウ
ン信号DOWN(L)が印加されT/M回路9,10は共に
オフになる(図16参照)。したがって、T/M回路
9、T/M回路10は共に電流が流れない状態になるの
で、出力端子20にはPNPバイポーラトランジスタ2
5のコレクタ電流I0のみが供給される。
し、入力信号Bが進んでいる場合のアップ信号UP(L)
およびダウン信号DOWN(H)がチャージポンプ回路22
0のアップ端子14およびダウン端子15に入力する
と、T/M回路9には反転UP信号(H)が印加され、T
/M回路10にはダウン信号DOWN(H)が印加されT/
M回路9,10は共にオンになる(図17参照)。した
がって、T/M回路9、T/M回路10は共に電流が流
れる状態になるので、出力端子20にはPNPバイポー
ラトランジスタ25からコレクタ電流I0が供給される
とともに、T/M回路9、T/M回路10から2I0が
引き抜かれるので、全体としてはI0−2I0=−I0と
なり、出力端子20から定電流I0が引き抜かれること
になる。
は、デジタル位相比較器210の比較出力信号であるア
ップ信号UP及びダウン信号DOWNの各モードに基づき、出
力端子20から定電流I0の供給または引き抜きを行
う。
力レンジを求めるための図である。図3の(a)に示す
ように、この回路での出力端子20の出力ダイナミック
レンジは、式(2)で求められる。
る電圧(=約0.3V)、 ΔVM:トランジスタのエミッタ抵抗に接続されている
トランスミッションゲートのON抵抗により発生する電圧
(=約0.3V)、(通常、ΔVRとΔVMはほぼ等しくな
るように選ばれる。) VBE:トランジスタのベースエミッタ間電圧(=約0.7
V)
てみると、図3の(b)に示すように、ダイナミックレ
ンジの上限VUPは、VCC−(VBE+ΔVR)=5V−
(0.7V+0.3V)=3V、ダイナミックレンジの
下限VDOWNは、VBE+ΔVM=0.7V+0.3V=1
Vとなる。したがって、ダイナミックレンジVDは、ダ
イナミックレンジの上限VUP−ダイナミックレンジの下
限VDOWN=4V−1V=3Vとなる。従って、従来の回
路におけるダイナミックレンジは2.3Vと比べると、
本発明においては、VBE(0.7V)だけダイナミック
レンジが改善されていることが分かる。
て、チャージポンプ回路220として実施の様態1のチ
ャージポンプ回路を用いることにより、電圧制御発振器
400の制御電圧SVの電圧レンジは広がり、電圧制御
発振器400の出力である入力信号Bの発振周波数の幅
も広がるため、PLL回路のロックレンジを従来より広
く設定することができる効果を奏する。この効果はPL
L回路を減圧動作あるいは低電圧動作させる場合に特に
有効となる。
ャージポンプ回路220におけるPNPバイポーラトラ
ンジスタ23、25をそれぞれCMOSトランジスタ2
3,25で置き換え、さらに、NPNバイポーラトラン
ジスタ30,32,16,17をそれぞれCMOSトラ
ンジスタ30,32,16,17で置き換えた回路であ
る。この実施の形態2の回路の動作は実施の形態1の回
路の動作と同じであるので、詳細な説明は省略する。実
施の形態2においては、全ての回路をCMOSで構成し
たので、実施の形態1と比べて製造が容易になる効果が
ある。
号がない時、出力はハイインピーダンス状態でないた
め、多少のリーク電流が発生する可能性があり、位相オ
フセットを生じる可能性があったが、本実施の形態3で
は出力をハイインピーダンスにすることが可能であり、
精度の良いPLLを構成出来る。
をハイインピーダンスにできる実施の形態3を示す図で
ある。図5は、実施の形態3のチャージポンプ回路22
0の具体的な内部構成を示す回路図であり、図1におけ
る抵抗22,24をそれぞれT/M回路38、39で置
き換え、さらに、NPNバイポーラトランジスタ16お
よびT/M回路9を取り去った回路である。以下、この
発明の実施の形態3について説明する。
ンジスタ23及び25はベースを共通接続してカレント
ミラー回路を構成する。PNPバイポーラトランジスタ
23のエミッタはT/M38回路を介して電源VCCに接
続され、PNPバイポーラトランジスタ25のエミッタ
はT/M回路39を介して電源VCCに接続され、PNP
バイポーラトランジスタ23のベース及びコレクタはN
PNバイポーラトランジスタ32のコレクタに接続さ
れ、PNPバイポーラトランジスタ25のコレクタは出
力端子20に接続される。
トランジスタ30のベースに、NPNバイポーラトラン
ジスタ32および17のベースが共通接続されることに
より、NPNバイポーラトランジスタ32および17は
NPNバイポーラトランジスタ30に対しカレントミラ
ー接続される。
クタは定電流源I0を介して電源Vccに接続され、コレ
クタはT/M回路7を介して接地される。NPNバイポ
ーラトランジスタ32のコレクタはNPNバイポーラト
ランジスタ23のコレクタ及びベースに接続され、一
方、エミッタはT/M回路8を介して接地される。NP
Nバイポーラトランジスタ17のコレクタは、出力端子
20に接続され、一方、エミッタはT/M回路10を介
して接地される。
及び25のトランジスタサイズは同一であり、NPNバ
イポーラトランジスタ30,32,17のトランジスタ
サイズは同一である。
NPNバイポーラトランジスタ30に対し、NPNバイ
ポーラトランジスタ32及び17がカレントミラー接続
されるため、PNPバイポーラトランジスタ25、NP
Nバイポーラトランジスタ17のコレクタ電流は定電流
源13の定電流I0に等しい電流となる。
19に示すように、入力信号Aに対し、入力信号Bが進
んでいる場合のアップ信号UP(H)およびダウン信号DO
WN(L)がチャージポンプ回路220のアップ端子14
およびダウン端子15に入力すると、T/M回路39に
はUP信号(H)が印加され、T/M回路10にはダウン
信号DOWN(L)が印加され、T/M回路9はオン、T/
M回路10はオフになる。したがって、T/M回路39
のみに電流が流れ、T/M回路10は電流が流れない状
態になるので、出力端子20にはPNPバイポーラトラ
ンジスタ25のコレクタ電流I0のみが供給される。
し、入力信号Bが進んでいる場合のアップ信号UP(L)
およびダウン信号DOWN(H)がチャージポンプ回路22
0のアップ端子14およびダウン端子15に入力する
と、T/M回路39にはUP信号(L)が印加され、T/
M回路10にはダウン信号DOWN(H)が印加され、T/
M回路9はオフ、T/M回路10はオンになる。したが
って、T/M回路10のみに電流が流れ、T/M回路3
9は電流が流れない状態になるので、出力端子20には
NPNバイポーラトランジスタ17のコレクタ電流I0
によって、出力端子20からは定電流I0が引き抜かれ
ることになる。
は、デジタル位相比較器210のアップ信号UP及びダウ
ン信号DOWNのモードに基づき、出力端子20への定電流
I0の供給または出力端子20からの定電流I0の引き抜
きを行う。
力レンジを求めるための図である。図7の(a)に示す
ように、この回路での出力端子20の出力ダイナミック
レンジは、式(3)で求められる。
れているトランスミッションゲートのON抵抗により発生
する電圧(=約0.3V)、 VBE:トランジスタのベースエミッタ間電圧(=約0.7
V)
てみると、図7の(b)に示すように、ダイナミックレ
ンジの上限VUPは、VUP=VCC−(VBE+ΔVM)=5
V−(0.7V+0.3V)=3V、ダイナミックレン
ジの下限VDOWNは、VDOWN=VBE+ΔVM=0.7V+
0.3V=1Vとなる。したがって、ダイナミックレン
ジVDは、VD=ダイナミックレンジの上限VUP−ダイナ
ミックレンジの下限VDOWN=4V−1V=3Vとなり、
実施に形態1と同じ値になる。従って、従来の回路にお
けるダイナミックレンジは2.3Vと比べると、本発明
においては、VBE(0.7V)だけダイナミックレンジ
が改善されていることが分かる。
レンジを広くとる効果があり、また、T/M回路39、
T/M回路10をオフにすることにより出力端子のイン
ピーダンスをハイインピーダンス状態に出来る効果があ
る。
ャージポンプ回路220におけるPNPバイポーラトラ
ンジスタ23、25をそれぞれCMOSトランジスタ2
3,25で置き換え、さらに、NPNバイポーラトラン
ジスタ30,32,17をそれぞれCMOSトランジス
タ30,32,17で置き換えた回路である。この実施
の形態4の回路の動作は実施の形態3の回路の動作と同
じであるので、詳細な説明は省略する。実施の形態4に
おいては、全ての回路をCMOSで構成したので、実施
の形態3と比べて製造が容易になる効果がある。また、
実施の形態3と同様に、2つのT/M回路をオフにする
ことにより出力端子のインピーダンスをハイインピーダ
ンス状態に出来る効果がある。
図である。以下、この発明の実施の形態5について説明
する。図8は、実施の形態5のチャージポンプ回路22
0の具体的な内部構成を示す回路図である。図8に示す
ように、PNPバイポーラトランジスタ23及び25は
ベースを共通接続してカレントミラー回路を構成する。
PNPバイポーラトランジスタ23のエミッタは抵抗2
2を介して電源VCCに接続され、PNPバイポーラトラ
ンジスタ25のエミッタは抵抗24を介して電源VCCに
接続され、PNPバイポーラトランジスタ23のベース
及びコレクタは定電流源13に接続され、その定電流源
13の他端は接地され、PNPバイポーラトランジスタ
25のコレクタは出力端子20に接続される。
トランジスタ30のベースに、NPNバイポーラトラン
ジスタ17のベースが共通接続されることにより、NP
Nバイポーラトランジスタ17はNPNバイポーラトラ
ンジスタ30に対しカレントミラー接続される。
クタは定電流源I0を介して電源Vccに接続され、エミ
ッタは抵抗40を介して接地される。NPNバイポーラ
トランジスタ17のコレクタは出力端子20に接続さ
れ、一方、エミッタは抵抗41を介して接地される。
NPNバイポーラトランジスタ30に対し、NPNバイ
ポーラトランジスタ17がカレントミラー接続されるた
め、PNPバイポーラトランジスタ25、NPNバイポ
ーラトランジスタ17のコレクタ電流は定電流源13a
と13bの定電流I0のから得られる電流、すなわち、
I0、2I0または0のいずれかの値をとる電流となる。
19に示すように、入力信号Aに対し、入力信号Bが進
んでいる場合のアップ信号UP(H)およびダウン信号DO
WN(L)がチャージポンプ回路220のアップ端子14
およびダウン端子15に入力すると、T/M回路42に
は反転アップ信号/UP(L)が印加され、T/M回路4
3にはダウン信号DOWN(L)が印加されるので、T/M
回路42,43共にオフになる。したがって、NPNバ
イポーラトランジスタ30,17には電流が流れない状
態になるので、出力端子20にはPNPバイポーラトラ
ンジスタ25のコレクタ電流I0のみが供給される。
し、入力信号Bが進んでいる場合のアップ信号UP(L)
およびダウン信号DOWN(H)がチャージポンプ回路22
0のアップ端子14およびダウン端子15に入力する
と、T/M回路42には反転アップ信号/UP(H)が印
加され、T/M回路43にはダウン信号DOWN(H)が印
加されるので、T/M回路42,43共にオンになる。
この状態を図10に示す。したがって、NPNバイポー
ラトランジスタ17には2I0が流れる。このために、
出力端子20にはPNPバイポーラトランジスタ25か
らコレクタ電流I0が供給されるとともに、NPNバイ
ポーラトランジスタ17から2I0が引き抜かれるの
で、全体としてはI0−2I0=−I0となり、出力端子
20から定電流I0が引き抜かれることになる。なお、
図10から理解できるように、入力信号Aと入力信号B
の同期がとれている状態では、アップ信号UPおよびダウ
ン信号DOWNの双方とも(L)または(H)になるので、
出力端子20からのIOUTは0となる。
出力レンジを求めるための図である。図11の(a)に
示すように、この回路での出力端子20の出力ダイナミ
ックレンジは、式(3)で求められる。
る電圧(=約0.3V)、 VBE:トランジスタのベースエミッタ間電圧(=約0.7
V)
てみると、図11の(b)に示すように、ダイナミック
レンジの上限VUPは、VUP=VCC−(VBE+ΔVR)=
5V−(0.7V+0.3V)=4V、ダイナミックレ
ンジの下限VDOWNは、VDOWN=VBE+ΔVR=0.7V
+0.3V=1Vとなる。したがって、ダイナミックレ
ンジVDは、VD=ダイナミックレンジの上限VUP−ダイ
ナミックレンジの下限VDOWN=4V−1V=3Vとな
る。従って、従来の回路におけるダイナミックレンジは
2.3Vと比べると、VBE(0.7V)だけダイナミッ
クレンジが改善されていることが分かる。
て、チャージポンプ回路220として実施の様態1のチ
ャージポンプ回路を用いることにより、電圧制御発振器
400の制御電圧SVの電圧レンジは広がり、電圧制御
発振器400の出力である入力信号Bの発振周波数の幅
も広がるため、PLL回路のロックレンジを従来より広
く設定することができる効果を奏する。この効果はPL
L回路を減圧動作あるいは低電圧動作させる場合に特に
有効となる。
ャージポンプ回路220におけるPNPバイポーラトラ
ンジスタ23、25をそれぞれCMOSトランジスタ2
3,25で置き換え、さらに、NPNバイポーラトラン
ジスタ30,17をそれぞれCMOSトランジスタ3
0,17で置き換えた回路である。この実施の形態6の
回路の動作は実施の形態5の回路の動作と同じであるの
で、詳細な説明は省略する。実施の形態6においては、
全ての回路をCMOSで構成したので、実施の形態5と
比べて製造が容易になる効果がある。
ンプ回路は、定電流を供給する第1の回路と定電流を引
き抜く第2オン第3の回路が出力端子に直接接続され、
第1の回路はトランジスタと抵抗との直列回路で構成さ
れ、第2の回路オン第3の回路はトランジスタとT/M
回路の直列回路で構成されるので、電圧制御発振器への
制御入力電圧のダイナミックレンジが広がる。従って、
電圧制御発振器の出力の発振周波数の幅も広がるため、
PLL回路のロックレンジを従来より広く設定すること
ができる効果を奏する。この効果はPLL回路を減圧動
作あるいは低電圧動作させる場合に特に有効となる。
プ回路においては、トランジスタはバイポーラトランジ
スタで構成されるので、電圧制御発振器への制御入力電
圧のダイナミックレンジが広がると共に、動作速度が速
くなる効果がある。
プ回路においては、トランジスタはMOSトランジスタ
で構成されるので、電圧制御発振器への制御入力電圧の
ダイナミックレンジが広がると共に、製造が容易になる
効果がある。
プ回路は、定電流を供給する第1の回路と定電流を引き
抜く第2の回路が出力端子に直接接続され、第1の回路
はトランジスタとT/M回路との直列回路で構成され、
同様に第2の回路もトランジスタとT/M回路の直列回
路で構成されるので、電圧制御発振器への制御入力電圧
のダイナミックレンジが広がる。従って、電圧制御発振
器の出力の発振周波数の幅も広がるため、PLL回路の
ロックレンジを従来より広く設定することができる効果
を奏する。この効果はPLL回路を減圧動作あるいは低
電圧動作させる場合に特に有効となる。また、第1およ
び第2のT/M回路をオフにすることにより出力端子の
インピーダンスをハイインピーダンス状態にできる効果
がある。
プ回路においては、トランジスタはバイポーラトランジ
スタで構成されるので、電圧制御発振器への制御入力電
圧のダイナミックレンジが広がると共に、動作速度が速
くなる効果がある。
プ回路においては、トランジスタはMOSトランジスタ
で構成されるので、電圧制御発振器への制御入力電圧の
ダイナミックレンジが広がると共に、製造が容易になる
効果がある。
プ回路は、定電流を供給する第1の回路と定電流を引き
抜く第2の回路が出力端子に直接接続され、第1の回路
はトランジスタと抵抗との直列回路で構成され、同様に
第2の回路もトランジスタと抵抗との直列回路で構成さ
れるので、電圧制御発振器への制御入力電圧のダイナミ
ックレンジが広がる。従って、電圧制御発振器の出力の
発振周波数の幅も広がり、PLL回路のロックレンジを
従来より広く設定することができる効果を奏する。この
効果はPLL回路を減圧動作あるいは低電圧動作させる
場合に特に有効となる。
プ回路においては、トランジスタはバイポーラトランジ
スタで構成されるので、電圧制御発振器への制御入力電
圧のダイナミックレンジが広がると共に、動作速度が速
くなる効果がある。
プ回路においては、トランジスタはMOSトランジスタ
で構成されるので、電圧制御発振器への制御入力電圧の
ダイナミックレンジが広がると共に、製造が容易になる
効果がある。
におけるチャージポンプ回路は、定電流を供給する第1
の回路と定電流を引き抜く第2オン第3の回路が出力端
子に直接接続され、第1の回路はトランジスタと抵抗と
の直列回路で構成され、第2の回路オン第3の回路はト
ランジスタとT/M回路の直列回路で構成されるので、
電圧制御発振器への制御入力電圧のダイナミックレンジ
が広がる。従って、電圧制御発振器の出力の発振周波数
の幅も広がるため、PLL回路のロックレンジを従来よ
り広く設定することができる効果を奏する。この効果は
PLL回路を減圧動作あるいは低電圧動作させる場合に
特に有効となる。
の具体的な内部構成を示す図である。
ための図である。
ナミックレンジを求めるための図である。
の具体的な内部構成を示す図である。
の具体的な内部構成を示す図である。
の具体的な内部構成を示す図である。
ナミックレンジを求めるための図である。
な内部構成を示す図である。
の具体的な内部構成を示す図である。
プ回路における各モード時のT/M回路と出力電流との
関係を示す図である。
イナミックレンジを求めるための図である。
路、ローパスフィルタ及び電圧制御発振器から構成され
る従来のPLL回路の実施の一形態を示す図である。
構成を示す図である。
源とスイッチと出力電流との接続制御関係を示す図であ
る。
ド時のスイッチと出力電流との関係を示す図である。
ード時のスイッチと出力電流との関係を示す図である。
Nモード時のスイッチと出力電流との関係を示す図であ
る。
ード時のスイッチと出力電流との関係を示す図である。
ジポンプ回路の動作の一例を示すタイミングチャートで
ある。
圧のダイナミックレンジを求めるための図である。
路 13,13a,13b,13c 定電流源 20 出力端子 22,24,31,33,34,37,40,41 抵
抗 23,25 PNPバイポーラトランジスタ 30,32,35,16,17 NPNバイポーラトラ
ンジスタ 30,32,35,16,17 CMOSトランジスタ 210 デジタル位相比較器 220 チャージポンプ回路 221、222 定電流源 223、224 スイッチ 300 ローパスフィルタ 400 電圧制御発振器
Claims (10)
- 【請求項1】 出力端子(20)に第1の定電流を供給
する第1の回路と、 出力端子(20)に第2の定電流を供給する第2の回路
(16)と、 出力端子(20)に第3の定電流を供給する第3の回路
と(17)、 前記第1の回路とカレントミラー接続されその第1の回
路に定電流を供給するトランジスタ(23)とそのトラ
ンジスタ(23)に定電流を供給するためのトランジス
タ(32)を含む第4の回路と、 定電流源(13)と直列に接続されたトランジスタ(3
0)とから構成され、このトランジスタ(30)は、第
4の回路中のトランジスタ(32),第2の回路中のト
ランジスタ(16)および第3の回路中のトランジスタ
(17)とカレントミラー接続され、前記第2,第3お
よび第4の回路に定電流を供給する第5の回路(13,
30)とを有し、 前記第1,第2および第3の回路を構成するトランジス
タの一端は出力端子(20)に接続され、前記第1の回
路を構成するトランジスタの他端は抵抗(24)を介し
て電源に接続され、前記第2の回路を構成するトランジ
スタの他端は第1のT/M回路(9)を介して接地さ
れ、前記第3の回路を構成するトランジスタの他端は第
2のT/M回路(10)を介して接地され、前記第1の
T/M回路に反転UP信号を印加し、前記第2のT/M回
路にDOWN信号を印加することによって、前記出力端子に
電流を供給しまたは前記端子から電流を引き抜くことを
特徴とするチャージポンプ回路。 - 【請求項2】 請求項1記載のチャージポンプ回路にお
いて、 前記トランジスタ(23,25,30,32,16,1
7)はそれぞれバイポーラトランジスタ(23,25,
30,32,16,17)で構成されることを特徴とす
るチャージポンプ回路。 - 【請求項3】 請求項1記載のチャージポンプ回路にお
いて、 前記トランジスタ(23,25,30,32,16,1
7)はそれぞれMOSトランジスタ(23,25,3
0,32,16,17)で構成されることを特徴とする
チャージポンプ回路。 - 【請求項4】 出力端子(20)に第1の定電流を供給
する第1の回路と、 出力端子(20)に第2の定電流を供給する第2の回路
と(17)、 前記第1の回路とカレントミラー接続されその第1の回
路に定電流を供給するトランジスタ(23)とそのトラ
ンジスタ(23)に定電流を供給するためのトランジス
タ(32)を含む第3の回路と、 定電流源(13)と直列に接続されたトランジスタ(3
0)から構成され、このトランジスタ(30)は、第3
の回路中のトランジスタ(32),第2の回路中のトラ
ンジスタ(17)とカレントミラー接続され、前記第2
および第3の回路に定電流を供給する第4の回路(1
3,30)とを有し、 前記第1および第2の回路を構成するトランジスタの一
端は出力端子(20)に接続され、前記第1回路を構成
するトランジスタの他端は第1のT/M回路(39)を
介して電源に接続され、前記第2回路を構成するトラン
ジスタの他端は第2のT/M回路(10)を介して接地
され、前記第1のT/M回路にUP信号を印加し、前記第
2のT/M回路にDOWN信号を印加することによって、前
記出力端子に電流を供給しまたは前記端子から電流を引
き抜くことを特徴とするチャージポンプ回路。 - 【請求項5】 請求項4記載のチャージポンプ回路にお
いて、 前記トランジスタ(23,25,30,32,17)は
それぞれバイポーラトランジスタ(23,25,30,
32,17)で構成されることを特徴とするチャージポ
ンプ回路。 - 【請求項6】 請求項4記載のチャージポンプ回路にお
いて、 前記トランジスタ(23,25,30,32,17)は
それぞれMOSトランジスタ(23,25,30,3
2,17)で構成されることを特徴とするチャージポン
プ回路。 - 【請求項7】 出力端子(20)に第1の定電流を供給
する第1の回路と、 出力端子(20)に第2の定電流を供給する第2の回路
と(17)、 前記第1の回路とカレントミラー接続されその第1の回
路に定電流を供給するトランジスタ(23)およびその
トランジスタ(23)に定電流を供給するための定電流
源(13c)とを含む第3の回路と、 定電流源(13a)と直列接続された第1のT/M回路
(42)および定電流源(13b)と直列接続された第
2のT/M回路(43)とが並列接続されトランジスタ
(30)に定電流を供給し、このトランジスタ(30)
がカレントミラー接続される前記第2の回路中のトラン
ジスタ(17)に定電流を供給する第3の回路とを有
し、 前記第1のT/M回路に反転UP信号を印加し、前記第2
のT/M回路にDOWN信号を印加することによって、前記
出力端子に電流を供給しまたは前記端子から電流を引き
抜くことを特徴とするチャージポンプ回路。 - 【請求項8】 請求項7記載のチャージポンプ回路にお
いて、 前記トランジスタ(23,25,30,17)はそれぞ
れバイポーラトランジスタ(23,25,30,17)
で構成されることを特徴とするチャージポンプ回路。 - 【請求項9】 請求項7記載のチャージポンプ回路にお
いて、 前記トランジスタ(23,25,30,17)はそれぞ
れMOSトランジスタ(23,25,30,17)で構
成されることを特徴とするチャージポンプ回路。 - 【請求項10】 第1および第2の入力信号を受け、前
記第1および第2の入力信号の位相差に基づいて比較信
号を出力する位相比較手段と、 前記比較信号に基づき電圧を出力するチャージポンプ回
路と、 前記出力電圧をフィルタリング処理して制御電圧を得る
フィルタリング回路と、 前記制御電圧に基づく周波数で発振する前記第2の入力
信号を出力する発振手段を備えたPLL回路において、 前記チャージポンプ回路は、 出力端子(20)に第1の定電流を供給する第1の回路
と、 出力端子(20)に第2の定電流を供給する第2の回路
(16)と、 出力端子(20)に第3の定電流を供給する第3の回路
と(17)、 前記第1の回路とカレントミラー接続されその第1の回
路に定電流を供給するトランジスタ(23)とそのトラ
ンジスタ(23)に定電流を供給するためのトランジス
タ(32)を含む第4の回路と、 定電流源(13)と直列に接続されたトランジスタ(3
0)とから構成され、このトランジスタ(30)は、第
4の回路中のトランジスタ(32),第2の回路中のト
ランジスタ(16)および第3の回路中のトランジスタ
(17)とカレントミラー接続され、前記第2,第3お
よび第4の回路に定電流を供給する第5の回路(13,
30)とを有し、 前記第1,第2および第3の回路を構成するトランジス
タの一端は出力端子(20)に接続され、前記第1の回
路を構成するトランジスタの他端は抵抗(24)を介し
て電源に接続され、前記第2の回路を構成するトランジ
スタの他端は第1のT/M回路(9)を介して接地さ
れ、前記第3の回路を構成するトランジスタの他端は第
2のT/M回路(10)を介して接地され、前記第1の
T/M回路に反転UP信号を印加し、前記第2のT/M回
路にDOWN信号を印加することによって、前記出力端子に
電流を供給しまたは前記端子から電流を引き抜くことを
特徴とするPLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21352895A JP3407493B2 (ja) | 1995-08-22 | 1995-08-22 | チャージポンプ回路およびpll回路 |
US08/589,244 US5663686A (en) | 1995-08-22 | 1996-01-23 | Charge pump circuit and phase locked loop circuit using the charge pump circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21352895A JP3407493B2 (ja) | 1995-08-22 | 1995-08-22 | チャージポンプ回路およびpll回路 |
Publications (2)
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