JP2010114875A - デューティ感知回路およびこれを備えるデューティ補正回路 - Google Patents

Abstract

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。
【選択図】図１

Description

本発明は、デューティ感知回路およびこれを備えるデューティ補正回路に関するもので、詳しくは、デューティの歪曲した程度を一度で正確に測定可能にする技術に関するものである。

半導体メモリー装置のようにクロックに基づいて動作する半導体装置において、クロックのデューティ（ｄｕｔｙ）が正確に制御されることは大変重要である。クロックのデューティが５０％というのは、１つのクロック信号において、「ハイ」レベル区間と「ロー」レベル区間の長さ（時間的大きさ）が同じであるということを意味する。

半導体メモリー装置の場合、クロックの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）および立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に正確に同期されデータが入・出力されなければならない。このような半導体装置においてクロックのデューティが正確に５０％とならなければ、立ち上がりエッジと立ち下がりエッジとの間のタイミングがずれてしまい、データが正確なタイミングで入・出力されない。したがって半導体メモリー装置ではクロックのデューティを正確に５０％に合わせるためにデューティ補正回路（ＤＣＣ：Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｅｒ）が使用される。

既存のデューティ補正回路は、クロックのデューティの補正において多くの短所を有している。

第一に、既存のデューティ補正回路は、クロックのハイパルス幅（ハイレベルである時間）とローパルス幅（ローレベルである時間）とを比較してアップ・ダウン信号等を生成し、アップ・ダウン信号によってデューティ比を少しずつ補正する方法を使用する。このようなデューティ補正回路は幾度もの比較動作を終えて初めてデューティの補正が完了するため、ロッキングタイム（補正に要する時間）が長くなるという問題がある。

第二に、デジタル方式のデューティ補正回路は、デューティ感知回路自体のオフセットによって、正確なデューティ比を測定するのが難しいという問題がある。

第三に、デューティ補正対象クロックの周波数範囲が限定されているという問題、すなわちデューティ補正可能な入力クロックの周波数範囲に制限があるという問題がある。

本発明は、前記した従来技術の問題点を解決するために提案されたものであり、その目的は、デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供することにある。

前記した目的を達成するための本発明に係るデューティ補正回路は、デューティ調節コードに応答して入力クロックのデューティを調節した出力クロックを生成するデューティ調節部と、前記出力クロックのハイパルス幅とローパルス幅との差異を測定してその差異値を出力するデューティ感知部と、前記差異値を累積して前記デューティ調節コードを生成する累積部とを備える。

また、前記した目的を達成するための本発明に係るデューティ感知回路は、クロックのハイパルス幅を測定してハイパルスコードを生成し、前記クロックのローパルス幅を測定してローパルスコードを生成する測定部と、前記ハイパルスコードと前記ローパルスコードとを比較して、どちらのコードがより大きいのかを表すアップ・ダウン信号を生成する比較部と、前記ハイパルスコードおよび前記ローパルスコードのうち、大きい方の値から小さい方の値を減算して差異値コードを生成する減算部とを備える。

本発明のデューティ補正回路は、ハイパルス幅およびローパルス幅を測定し、測定された値の差異を利用して直ちにデューティを補正する。したがって、１サイクルの動作だけでデューティ比が補正されるため、従来に比べてロッキングタイムを顕著に減少させることができる。

また、同一の構成によって、ハイパルス幅およびローパルス幅を測定し、測定された値が差異値のみを利用するため、ハイパルス幅を測定するときに発生するオフセット、およびローパルス幅を測定するときに発生するオフセットが除去されるという長所がある。

本発明に係るデューティ補正回路の一実施形態の構成図である。 図１のデューティ感知部１２０の一実施形態の構成図である。 図２の測定部２１０の一実施形態の構成図である。 図３の遅延部３３２の一実施形態の構成図である。 図３に図示された測定部２１０でハイパルスコードＨ＜１：４＞が生成される過程を表した図である。 測定部２１０でローパルスコードＬ＜１：４＞が生成される過程を表した図である。 図１の累積部１３０の一実施形態の図である。 図１のデューティ調節部１１０の一実施形態の図である。 デューティ調節部１１０によりデューティが調節されるのを図示した図である。 本発明によるデューティ補正回路の全体動作を表した図である。 図３に図示された測定部２１０に初期値調節部１０００が追加されたことを図示した図である。 図１０の遅延部１０２０の一実施形態の図である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができるように詳細に説明するため本発明の最も好ましい実施形態を、添付図を参照して説明する。

図１は、本発明に係るデューティ補正回路の一実施形態の構成を示すブロック図である。

本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、差異値Ｓ＜１：４＞を累積してデューティ調節コードＣ＜１：５＞を生成する累積部１３０とを備えて構成される。なお、デューティ補正回路に必須の構成ではないが、図１には、クロックの入力を受ける入力端を表すＣＬＫＲＸ１０１と、ＣＭＬレベルのクロックをＣＭＯＳレベルに変化させるシフター（ｓｈｉｆｔｅｒ）を表すＣＭＬｔｏＣＭＯＳ１０２とを示している。

デューティ感知部１２０は、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルス幅およびローパルス幅を測定して、その差異値Ｓ＜１：４＞（４ビット）を出力する。ハイパルス幅とローパルス幅との差異値Ｓ＜１：４＞は、現在のクロックのデューティが歪曲している程度を表す。また、デューティ感知部１２０は、ハイパルス幅がローパルス幅よりも大きいのか、または、ローパルス幅がハイパルス幅よりも大きいのかを表すアップ・ダウン信号ＵＰ／ＤＮを出力するが、アップ・ダウン信号ＵＰ／ＤＮは、クロックのデューティがどの方向に歪曲したのかを表わす信号となる。

従来のデューティ感知部は、デューティが歪曲した方向を表わす情報だけを生成し、デューティがどれほど歪曲したのかを表す情報を生成しなかった。したがってデューティが歪曲した方向に応じて少しずつデューティを調節するほかなく、これに伴ってデューティ補正回路は幾度ものサイクル（ｃｙｃｌｅ）の間、動作しなければならなかった。しかし本発明のデューティ感知部は、デューティが歪曲した方向ＵＰ／ＤＮだけでなく、デューティが歪曲した程度に関する情報Ｓ＜１：４＞も生成する。したがってデューティ補正回路は、１サイクルの動作のみでデューティを正確に補正できるようになる。

累積部１３０は、デューティ感知部１２０から出力される差異値Ｓ＜１：４＞を累積してデューティ調節コードＣ＜１：５＞（５ビット）を生成する。ここでの累積とは差異値Ｓ＜１：４＞を加算または減算することを意味するが、加算するのか減算するのかの可否はアップ・ダウン信号ＵＰ／ＤＮ（図２参照）によって決定される。すでにデューティ感知部１２０からはクロックのデューティを補正するために必要な十分な情報が出力されているため、１サイクルの動作のみでデューティの完全な調節が可能である。しかしクロックのデューティを調節した後もいろいろな要因によってデューティが再び歪曲する場合が発生し得る。累積部１３０は、デューティの補正後に再びデューティが歪曲した場合に備えるために具備される。

例えば、最初にクロックのデューティが＋５の分だけ（＋はハイパルス幅がローパルス幅より大きいことを意味し、５は差の程度を意味する）歪曲したとすれば、クロックのデューティを＋５の分だけ調節すればデューティは完全に補正される。しかしデューティ補正後にデューティが＋２の分だけさらに歪曲したとすれば、既存の＋５にさらに＋２を足してデューティ調節コードＣ＜１：５＞の値を＋７にしなければならない。累積部１３０は、このような役割を担当することになる。

デューティ調節部１１０は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節して出力する。デューティ調節コードＣ＜１：５＞は、クロックがどの方向に歪曲したのか、およびどれだけ歪曲したのかに関する情報を含んでいるため、このようなデューティ調節コードＣ＜１：５＞を利用して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節し、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成することが可能である。

上記したように、図１のＣＬＫＲＸ１０１は、クロックの入力を受ける入力端を表し、ＣＭＬｔｏＣＭＯＳ１０２は、ＣＭＬレベルのクロックをＣＭＯＳレベルに変化させるシフター（ｓｈｉｆｔｅｒ）を表す。下記の詳細の実施形態において、本発明のデューティ調節部１１０が、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルでスイングするクロックのデューティを調節することを例示するために、そのための構成を図１に図示したが、デューティ調節部１１０が、ＣＭＯＳレベルでスイングする（変化する）クロックのデューティを調節する場合には、ＣＬＫＲＸ１０１、ＣＭＬｔｏＣＭＯＳ１０２は不要である。デューティ調節部１１０が、ＣＭＯＳレベルでスイングするクロックのデューティを調節するのか、ＣＭＬレベルでスイングするクロックのデューティを調節するのかは、状況に応じて変更可能な選択的な問題に過ぎないため、このようなレベルを変換するための構成は、デューティ補正回路に必須の構成ではない。

図２は、図１のデューティ感知部１２０の一実施形態の構成を示すブロック図である。

図２に図示されたように、デューティ感知部１２０は、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルス幅を測定してハイパルスコードＨ＜１：４＞を生成し、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのローパルス幅を測定してローパルスコードＬ＜１：４＞を生成する測定部２１０と、ハイパルスコードＨ＜１：４＞とローパルスコードＬ＜１：４＞とを比較して、どちらのコードがより大きいのかを表すアップ・ダウン信号ＵＰ／ＤＮを生成する比較部２２０と、ハイパルスコードＨ＜１：４＞とローパルスコードＬ＜１：４＞とのうち、大きい値から小さい値を減算して差異値コードＳ＜１：４＞を生成する減算部２３０とを備え構成される。

測定部２１０は、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルス幅およびローパルス幅を測定してハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞を生成する。測定部２１０でのハイパルス幅の測定およびローパルス幅の測定は順次成されるが、ＳＥＬ信号が「ハイ」レベルである間にはハイパルス幅の測定が成され、ＳＥＬ信号が「ロー」レベルである間にはローパルス幅の測定が成される。したがって測定部２１０の出力信号は、まずハイパルスコードＨ＜１：４＞が出力され、その後からローパルスコードＬ＜１：４＞が出力される。

測定部２１０の出力端にあるラッチ２１１、２１２は、ハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞を各々一旦保存するために具備される。図２では、ラッチ２１１、２１２を測定部２１０とは別の構成要素として図示したが、ラッチ２１１、２１２を測定部２１０内に具備されるように構成することもできる。ラッチ２１１、２１２は、単にハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞を保存する役割だけを担うが、デューティ感知部２１０内の構成要素のタイミングチューニング（タイミングを揃えること）等を適切に行える場合には、ラッチ２１１、２１２を無くしてデューティ感知部２１０を構成することもできる。ラッチ２１１に入力されるＵＰＤＡＴＥ１信号、ＵＰＤＡＴＥ２信号は、ラッチ２１１、２１２がハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞の入力を受ける時点（タイミング）を決定するための信号である。

比較部２２０は、ハイパルスコードＨ＜１：４＞とローパルスコードＬ＜１：４＞とを比較して、どちらのコードがより大きいのかを表すアップ・ダウン信号ＵＰ／ＤＮを生成する。比較部２２０に入力されるＵＰＤＡＴＥ３信号は、ハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞が比較部２２０に入力される時点を決定するための信号である。

減算部２３０は、ハイパルスコードＨ＜１：４＞のコード値とローパルスコードＬ＜１：４＞のコード値との差異、すなわちハイパルス幅とローパルス幅との差異を求める役割を担う。減算部２３０は、アップ・ダウン信号ＵＰ／ＤＮを利用してハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞のうち、どちらのコードがより大きいのかを判断して大きい値から小さい値を減算し差異値コードＳ＜１：４＞を生成する。減算部２３０に入力されるＵＰＤＡＴＥ４信号は、減算部２３０にハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞が入力される時点を決定するための信号である。

図３は、図２の測定部２１０の一実施形態の構成を示すブロック図である。

測定部２１０は、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴ（ＣＬＫ＿ＯＵＴが正クロック、ＣＬＫＢ＿ＯＵＴが負クロック）を第１経路ＩＮ１、第２経路ＩＮ２に伝達する経路選択部３１０と、第１経路ＩＮ１および第２経路ＩＮ２に伝達されたクロックの入力を受けてハイパルス幅またはローパルス幅を測定するための直列に接続された複数の選択遅延端）３２０〜３５０を備え構成される。

経路選択部３１０は、ＳＥＬ信号が「ハイ」レベルである間は、正クロックＣＬＫ＿ＯＵＴを第１経路ＩＮ１に伝達し、負クロックＣＬＫＢ＿ＯＵＴを第２経路ＩＮ２に伝達する。そして選択信号ＳＥＬが「ロー」レベルである間には負クロックＣＬＫＢ＿ＯＵＴを第１経路ＩＮ１に伝達し、正クロックＣＬＫ＿ＯＵＴを第２経路ＩＮ２に伝達する。ＳＥＬ信号が「ハイ」レベルである区間は、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルス幅が測定される区間であり、ＳＥＬ信号が「ロー」レベルである区間は、出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのローパルス幅が測定される区間である。

選択遅延端３２０〜３５０の各々は、第１経路ＩＮ１のクロックと第２経路ＩＮ２のクロックとの位相を比較する位相比較部（ＰＤ）３２１、３３１、３４１、３５１と、位相比較部３２１、３３１、３４１、３５１の比較結果Ｑ＜４＞、Ｑ＜３＞、Ｑ＜２＞、Ｑ＜１＞に応じて第１経路ＩＮ１のクロックまたは第２経路ＩＮ２のクロックを遅延させる遅延部３２２、３３２、３４２を備え構成される。

位相比較部３２１、３３１、３４１、３５１は、第１経路ＩＮ１に伝達されたクロックの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）が、第２経路ＩＮ２に伝達されたクロックの立ち上がりエッジより先んじる場合には「１」の値を出力し、その反対の場合には「０」の値を出力する。遅延部３２２、３３２、３４２は、位相比較部３２１、３３１、３４１の比較結果Ｑ＜４＞、Ｑ＜３＞、Ｑ＜２＞が「１」の場合には第１経路ＩＮ１のクロックを遅延させ、位相比較部３２１、３３１、３４１の比較結果Ｑ＜４＞、Ｑ＜３＞、Ｑ＜２＞が「０」の場合には第２経路ＩＮ２のクロックを遅延させる。それぞれの遅延部３２２、３３２、３４２の遅延値は４０ＰＳ（Pico Second）、２０ＰＳ、１０ＰＳのようにバイナリウェイト（ｂｉｎａｒｙ ｗｅｉｇｈｔ）を有するように設計される。

第１経路ＩＮ１に正クロックＣＬＫ＿ＯＵＴが入力され、第２経路ＩＮ２に負クロックＣＬＫＢ＿ＯＵＴが入力された場合、位相比較部３２１、３３１、３４１、３５１の出力値Ｑ＜４＞、Ｑ＜３＞、Ｑ＜２＞、Ｑ＜１＞は、ハイパルスコードＨ＜１：４＞となる（Ｑ＜１：４＞＝Ｈ＜１：４＞）。そして第１経路ＩＮ１に負クロックＣＬＫＢ＿ＯＵＴが入力され、第２経路ＩＮ２に正クロックＣＬＫ＿ＯＵＴが入力される場合に位相比較部３２１、３３１、３４１、３５１の出力値Ｑ＜４＞、Ｑ＜３＞、Ｑ＜２＞、Ｑ＜１＞はローパルスコードＬ＜１：４＞となる（Ｑ＜１：４＞＝Ｌ＜１：４＞）。

図３を参照すれば、最終端の選択遅延端３５０には遅延部が省略されていることが分かるが、これは、これ以上後端の選択遅延端が存在しないために遅延部を省略して構成したものである。

初期遅延部３１１は、第１経路ＩＮ１に伝達されたクロックを一定時間遅延させ、ハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞の測定が速く成され得るようにするため具備されたものであり、本発明の必須の構成要素には該当しない。測定されたハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞は、初期遅延部３１１の遅延値の分だけ誤差を有するようになりはするが、本発明においてデューティの感知のために重要な値はハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞自体ではなく、２つのコードの差異値であるため、このような誤差は問題とならない。

本発明は同一の選択遅延端３２０、３３０、３４０、３５０を利用して出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞を測定し、測定されたハイパルスコードＨ＜１：４＞とローパルスコードＬ＜１：４＞との差異を利用してデューティを感知する。したがって製造工程上、選択遅延端３２０、３３０、３４０、３５０にオフセット（ｏｆｆｓｅｔ）が発生したとしてもハイパルスコードＨ＜１：４＞とローパルスコードＬ＜１：４＞との差異を求める過程においてこのようなオフセットの影響が除去されるという長所がある。

図３では、経路選択部３１０を利用して正クロックＣＬＫ＿ＯＵＴおよび負クロックＣＬＫＢ＿ＯＵＴの経路を変え、同一の選択遅延端３２０、３３０、３４０、３５０を介して、ハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞を生成するが、経路選択部３１０なしで、ハイパルスコードＨ＜１：４＞を測定するための選択遅延端と、ローパルスコードＬ＜１：４＞を測定するための選択遅延端とを、それぞれ別に具備するよう設計することも可能である。

図４は、図３の遅延部３３２の一実施形態の構成を示す回路図である。

遅延部３３２は、位相比較部３３１の出力値Ｑ＜３＞に応じてオン・オフされるパスゲートＰＧ１〜ＰＧ８と遅延手段４１０、４２０とを備え構成される。

位相比較部３３１の出力値Ｑ＜３＞が「１」の値を有すれば、第１経路ＩＮ１のクロックは遅延手段４２０を介してＯＵＴ１に出力され、第２経路ＩＮ２のクロックは遅延手段４１０を介してＯＵＴ２に出力される。したがって第１経路ＩＮ１のクロックが第２経路ＩＮ２のクロックより２０ＰＳだけ遅延される。

位相比較部３３１の出力値Ｑ＜３＞が「０」の値を有すれば、第１経路ＩＮ１のクロックは遅延手段４１０を介してＯＵＴ１に出力され、第２経路ＩＮ２のクロックは遅延手段４２０を介してＯＵＴ２に出力される。したがって第２経路ＩＮ２のクロックが第１経路ＩＮ１のクロックより２０ＰＳだけ遅延されることになる。図４において、遅延手段４２０の下方に記載された「１＋２０ＰＳ」は、第２経路ＩＮ２の遅延時間が第１経路ＩＮ１の遅延時間（遅延手段４１０の下方に記載された「１」で表されている）よりも２０ＰＳだけ長いことを意味する。

本発明で重要なのは、遅延手段４１０と遅延手段４２０間の遅延値の差異であるため、遅延手段４２０が、遅延手段４１０よりも、予め設定された値（例えば、上記した２０ＰＳ）だけの遅延値をさらに有するように設計する。このような遅延手段４１０、４２０を設計する方法が無数に多いこと、及び、任意に設計・選択可能なことは、当業者にとっては当然のことである。

図５Ａは、図３に図示された測定部２１０でハイパルスコードＨ＜１：４＞が生成される過程を表した図であり、図５Ｂは、測定部２１０でローパルスコードＬ＜１：４＞が生成される過程を表す図である。

図５Ａは、第１経路ＩＮ１に正クロックＣＬＫ＿ＯＵＴが入力され、第２経路ＩＮ２に負クロックＣＬＫＢ＿ＯＵＴが入力され、ハイパルスコードＨ＜１：４＞が測定される過程を図示するものである。

まず、正クロックＣＬＫ＿ＯＵＴは、初期遅延部３１１の遅延値の分だけ遅延される（１ＳＴＥＰ）。その結果、初期遅延部３１１によって正クロックＣＬＫ＿ＯＵＴは遅延されたが、依然として正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジは負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジより先んじている。したがって位相比較部３２１の出力値Ｑ＜４＞は「１」となり、これに伴い遅延部３２２は、正クロックＣＬＫ＿ＯＵＴを負クロックＣＬＫＢ＿ＯＵＴより４０ＰＳだけさらに遅延させる（２ＳＴＥＰ）。これで正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジは負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジより遅延する。したがって位相比較部３３１の出力値Ｑ＜３＞は「０」となり、遅延部３３２は、負クロックＣＬＫＢ＿ＯＵＴを正クロックＣＬＫ＿ＯＵＴより２０ＰＳだけさらに遅延させる（３ＳＴＥＰ、図５Ａには便宜上、正クロックが２０ＰＳだけ先んじるものとして表現する）。その結果、正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジは負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジよりさらに先んじることになる。したがって位相比較部３４１の出力値Ｑ＜２＞は「１」となり、遅延部３４２は、正クロックＣＬＫ＿ＯＵＴを１０ＰＳの分だけさらに遅延させる（４ＳＴＥＰ）。依然として正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジは負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジより先んじている。したがって位相比較部３５１の出力値Ｑ＜１＞は「１」になる。位相比較部３２１、３３１、３４１、３５１の出力値（Ｑ＜１：４＞）は、ハイパルスコードＨ＜１：４＞となるため、ハイパルスコードＨ＜１：４＞は「１０１１」（右端が最下位ビットであるＨ＜１＞、左端が最上位ビットであるＨ＜４＞）の値を有するようになる。

図５Ｂは、第１経路ＩＮ１に負クロックＣＬＫＢ＿ＯＵＴが入力され、第２経路ＩＮ２に正クロックＣＬＫ＿ＯＵＴが入力され、ローパルスコードＬ＜１：４＞が測定される過程を図示したものである。

まず、負クロックＣＬＫＢ＿ＯＵＴは、初期遅延部３１１の遅延値の分だけ遅延される（１ＳＴＥＰ）。その結果、初期遅延部３１１によって負クロックＣＬＫＢ＿ＯＵＴは遅延されたが、依然として負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジは正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジより先んじている。したがって位相比較部３２１の出力値Ｑ＜４＞は「１」となり、これに伴い遅延部３２２は、負クロックＣＬＫＢ＿ＯＵＴを正クロックＣＬＫ＿ＯＵＴより４０ＰＳだけさらに遅延させる（２ＳＴＥＰ）。これで負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジは、正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジより遅れる。したがって位相比較部３３１の出力値Ｑ＜３＞は、「０」となり、遅延部３３２は、正クロックＣＬＫ＿ＯＵＴを負クロックＣＬＫＢ＿ＯＵＴより２０ＰＳだけさらに遅延させる（３ＳＴＥＰ、図５Ｂには便宜上、負クロックが２０ＰＳだけ先んじるものとして表現する）。その結果、依然として負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジは正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジより遅れている。したがって位相比較部３４１の出力値Ｑ＜２＞は「０」となり、遅延部３４２は、正クロックＣＬＫ＿ＯＵＴを負クロックＣＬＫＢ＿ＯＵＴより１０ＰＳだけさらに遅延させる（４ＳＴＥＰ、図５Ｂには便宜上、負クロックが１０ＰＳだけ先んじるものしてと表現する）。これで負クロックＣＬＫＢ＿ＯＵＴの立ち上がりエッジは、正クロックＣＬＫ＿ＯＵＴの立ち上がりエッジより先んじることになる。したがって位相比較部３５１の出力値Ｑ＜１＞は「１」となる。位相比較部３２１、３３１、３４１、３５１の出力値（Ｑ＜１：４＞）は、ローパルスコードＬ＜１：４＞になるため、ローパルスコード（Ｌ＜１：４＞）は「１００１」（右端が最下位ビットであるＬ＜１＞、左端が最上位ビットであるＬ＜４＞）の値を有するようになる。

図６は、図１の累積部１３０の一実施形態の構成を示すブロック図である。

累積部１３０は、デューティ調節コードＣ＜１：５＞を保存するラッチ部６２０と、ラッチ部６２０に保存されたデューティ調節コードＣ＜１：５＞にアップ・ダウン信号ＵＰ／ＤＮに応じて差異値Ｓ＜１：４＞を加算または減算する演算部６１０とを備え構成される。

ラッチ部６２０は、デューティ調節部１１０がデューティ調節をしないようにする値をデューティ調節コードＣ＜１：５＞の初期値として保存している。本実施形態では、その初期値を「１００００」とする（初期値は「１００００」以外の値であってもよい）。次にラッチ部６２０は、演算部６１０の演算結果値である出力をデューティ調節コードＣ＜１：５＞として保存していくことになる。図６のＵＰＤＡＴＥ５信号は、演算部６１０の演算結果がラッチ部６２０に保存される時点を決定する信号に該当する。

演算部６１０は、ラッチ部６２０に保存されていたデューティ調節コードＣ＜１：５＞値に差異値コードＳ＜１：４＞を加算または減算する役割をする。アップ・ダウン信号ＵＰ／ＤＮが「ハイ」値を有する場合、ラッチ部６２０に保存されていたデューティ調節コードＣ＜１：５＞値に差異値コードＳ＜１：４＞が加算され、アップ・ダウン信号ＵＰ／ＤＮが「ロー」値を有する場合には、ラッチ部６２０に保存されていた値から差異値コードＳ＜１：４＞を減算することになる。

例えば、デューティ調節コードＣ＜１：５＞が「１００００」であり、アップ・ダウン信号ＵＰ／ＤＮが「ハイ」レベル、差異値コードＳ＜１：４＞が「００１１」で入力されると、デューティ調節コードＣ＜１：５＞（演算部６１０の出力と同じ）は、「１００１１」となる。また、デューティ調節コードＣ＜１：５＞が「１００００」であり、アップ・ダウン信号ＵＰ／ＤＮが「ロー」レベル、差異値コード（Ｓ＜１：４＞）が「００１１」で入力されると、デューティ調節コードＣ＜１：５＞（演算部６１０の出力と同じ）は「０１１０１」となる。即ち、最下位ビットを揃えて演算が行われる。

図７は、図１のデューティ調節部１１０の一実施形態を示す回路図である。

デューティ調節部１１０は、入力クロックＣＬＫ、ＣＬＫＢのうちの正クロック（ＲＸ＿ＯＵＴ、ＣＬＫＩＮが出力されるものである）のレベルを調節する正クロック調節部７１０と、負クロック（ＲＸ＿ＯＵＴＢ、ＣＬＫＩＮＢが出力されるものである）のレベルを調節する負クロック調節部７３０とを備えて構成される。

正クロック調節部７１０は、バイナリウェイトを有するトランジスタ７１１〜７１４を利用して正クロックＲＸ＿ＯＵＴのレベルを調節することによってデューティを補正する。正クロック調節部７１０は、デューティ調節コードＣ＜１：５＞の最上位ビットＣ＜５＞が「１」の値を有する時に動作する。デューティ調節コードＣ＜１：５＞の最上位ビットＣ＜５＞が「１」の値を有するということは、ハイパルスコードＨ＜１：４＞値がローパルスコードＬ＜１：４＞値より大きいということを意味するため、正クロックＲＸ＿ＯＵＴのレベルを低くする必要がある。

デューティ調節コードＣ＜１：５＞の最上位ビットＣ＜５＞が「１」の場合、ＮＡＮＤゲート７１５〜７１８の出力端に接続したインバータ（７１９〜７２２）の出力値は、各々のデューティ調節コードＣ＜１：４＞の値に応じて決定される。最上位ビットＣ＜５＞を除外したデューティ調節コードＣ＜１：４＞の値は、ハイパルス幅がローパルス幅よりどれくらい大きいのかを表す値であるため、デューティ調節コードＣ＜１：４＞の値に応じてトランジスタ７１１〜７１４をターンオンさせることになり、その結果、正クロックＲＸ＿ＯＵＴのレベルはデューティ調節コードＣ＜１：４＞の値に比例して低くなる。これはハイパルス幅が、デューティ調節コードＣ＜１：４＞の値に比例して狭くなることを意味することになる。

負クロック調節部７３０は、バイナリウェイトを有するトランジスタ７３１〜７３４を利用して負クロックＲＸ＿ＯＵＴＢのレベルを調節することによってデューティを補正する。負クロック調節部７３０は、デューティ調節コードＣ＜１：５＞の最上位ビットＣ＜５＞が「０」の値を有するときに動作する。デューティ調節コードＣ＜１：５＞の最上位ビットＣ＜５＞が「０」の値を有するということは、ローパルスコードＬ＜１：４＞値がハイパルスコードＨ＜１：４＞値より大きいということを意味するため、デューティの補正のためには負クロックＲＸ＿ＯＵＴＢのレベルを低くする必要がある。

デューティ調節コードＣ＜１：５＞の最上位ビットＣ＜５＞が「０」の場合、ＮＯＲゲート７３５〜７３８の出力値は、各々のデューティ調節コードＣ＜１：４＞の値と反対の値（各ビットを反転させた値）を有するようになる。これはデューティ調節コードＣ＜１：５＞の初期値の「１００００」と現在のデューティ調節コードＣ＜１：５＞値との差異に比例するようにトランジスタ７３１〜７３４がターンオンされることを意味する。すなわち、ローパルス幅がハイパルス幅よりどれくらい大きいのかに比例してトランジスタ７３１〜７３４がターンオンされ、ローパルス幅を減らすことになる。

デューティ調節部１１０の動作を簡単に整理すれば、デューティ調節部１１０は、デューティ調節コードＣ＜１：５＞が初期値「１００００」より大きくなった場合は、大きくなった分だけ正クロックＲＸ＿ＯＵＴのレベルを低くし、デューティ調節コードＣ＜１：５＞が初期値「１００００」より小さくなった場合は、小さくなった分だけ負クロックＲＸ＿ＯＵＴＢのレベルを低くし、クロックのデューティを調節することになる。

バイアス電圧ＢＩＡＳの入力を受けるトランジスタ７２３〜７２６、７３９〜７４２は各々のノードに流れる電流が過度に多くなることを防止する役割を担う。

図８は、デューティ調節部１１０によってデューティが調節されることを図示したグラフである。横軸は時間であり、縦軸は例えば電圧である。

図８には、デューティ調節コードＣ＜１：５＞の最上位ビットＣ＜５＞が「０」の場合、すなわち負クロック調節部７３０が動作する場合における負クロックＲＸ＿ＯＵＴＢのレベルの変化を、近接する１６本の曲線で図示した。図８を参照すれば、デューティ調節コードＣ＜１：４＞に応じて負クロックＲＸ＿ＯＵＴＢのレベルが低くなる程度が異なることを確認することができる。

正クロックＲＸ＿ＯＵＴの立ち上がりエッジと負クロックＲＸ＿ＯＵＴＢの立ち下がりエッジとが交差する地点（横軸の値を意味する。以下同じ）から、正クロックＲＸ＿ＯＵＴの立ち下がりエッジと負クロックＲＸ＿ＯＵＴＢの立ち上がりエッジとが交差する地点までがクロックのハイパルス幅を表している。また、正クロックＲＸ＿ＯＵＴの立ち下がりエッジと負クロックＲＸ＿ＯＵＴＢの立ち上がりエッジとが交差する地点から、正クロックＲＸ＿ＯＵＴの立ち上がりエッジと負クロックＲＸ＿ＯＵＴＢの立ち下がりエッジとが交差する地点までがクロックのローパルス幅を表している。

図９は、本発明に係るデューティ補正回路の全体的な動作を示すタイミングチャートである。

まず、ＳＥＬ信号が「ハイ」値を有する間、経路選択部３１０は、出力クロックの正クロックＣＬＫ＿ＯＵＴを第１経路ＩＮ１に伝達し、出力クロックの負クロックＣＬＫＢ＿ＯＵＴを第２経路ＩＮ２に伝達する。したがって測定部２１０では、ハイパルス幅が測定される。ハイパルスコードＨ＜１：４＞の生成が完了した以後にＵＰＤＡＴＥ１信号がイネーブルされ（ハイレベルになる。以下同じ）、ラッチ２１１にハイパルスコードＨ＜１：４＞が保存される。以下、測定されたハイパルスコードＨ＜１：４＞の値は、「１０１１」であると仮定して説明することにする。

次にＳＥＬ信号が「ロー」値を有するようになれば、経路選択部３１０は、出力クロックの負クロックＣＬＫＢ＿ＯＵＴを第１経路ＩＮ１に伝達し、出力クロックの正クロックＣＬＫ＿ＯＵＴを第２経路ＩＮ２に伝達する。したがって測定部２１０ではローパルス幅が測定される。ローパルスコードＬ＜１：４＞の生成が完了した以後にＵＰＤＡＴＥ２信号がイネーブルされ、ラッチ２１２にローパルスコードＬ＜１：４＞が保存される。以下、測定されたローパルスコードＬ＜１：４＞の値は「１００１」であると仮定して説明することにする。

次にＵＰＤＡＴＥ３信号がイネーブルされ、比較部２２０に、ハイパルスコードＨ＜１：４＞として「１０１１」が入力され、ローパルスコードＬ＜１：４＞として「１００１」が入力される。ハイパルスコードＨ＜１：４＞である「１０１１」がローパルスコードＬ＜１：４＞である「１００１」より大きい値を有するため、比較部２２０は、アップ・ダウン信号ＵＰ／ＤＮのレベルを「ハイ」で出力することになる。

これでＵＰＤＡＴＥ４信号がイネーブルされ、減算部２３０に、ハイパルスコードＨ＜１：４＞である「１０１１」、ローパルスコードＬ＜１：４＞である「１００１」、およびアップ・ダウン信号ＵＰ／ＤＮが入力される。アップ・ダウン信号ＵＰ／ＤＮが「ハイ」レベルであるため、減算部２３０は、ハイパルスコードＨ＜１：４＞である「１０１１」からローパルスコードＬ＜１：４＞である「１００１」を減算し、差異値コードＳ＜１：４＞として「００１０」を生成することになる。

累積部１３０の演算部６１０は、ラッチ部６２０に保存されたデューティ調節コードＣ＜１：５＞の初期値「１００００」に差異値コード（Ｓ＜１：４＞、ここでは「００１０」）を加算する。そしてＵＰＤＡＴＥ５信号がイネーブルされ、演算部６１０の演算結果、即ち「１００１０」が新たなデューティ調節コードＣ＜１：５＞としてラッチ部６２０に保存されることになる。

デューティ調節コードＣ＜１：５＞が「１００１０」であり、最上位ビットＣ＜５＞が「１」であるため、デューティ調節部１１０の正クロック調節部７１０が動作することになり、正クロック調節部７１０は、デューティ調節コードＣ＜１：４＞である「００１０」の値に比例して正クロックＲＸ＿ＯＵＴのレベルを低くし、デューティを補正する。

選択信号ＳＥＬおよびアップデート信号ＵＰＤＡＴＥ１〜５は、図９に図示された通り順次に活性化するように生成するが、このような信号を生成する手段は、本発明が属する技術分野で通常の知識を有する者ならば容易に実現することができるため、これに対するこれ以上の説明は省略する。

図１０は、図３に図示された測定部２１０に初期値調節部１０００が追加されたことを図示したブロック図である。初期値遅延部３１１は省略されている。

クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴの周波数が変われば、クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルス幅およびローパルス幅もこれに伴い変わることになる。したがって、クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴの周波数の変化に応じて測定部２１０がクロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴのハイパルス幅およびローパルス幅を正しく測定できない場合が発生し得る。

例えば、測定された結果、ハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が「１１１１」になった場合を考えてみよう。ハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が最大値「１１１１」になったとすれば、これはハイパルス幅またはローパルス幅が測定部２１０の測定可能な範囲を外れたものと考えることができる。これとは反対にハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が最小値「００００」になった時も、ハイパルス幅またはローパルス幅が測定部２１０の測定可能な範囲を外れたものと考えることができる。

図１０の測定部２１０は、このような場合に備えるため、図３の測定部２１０に初期値調節部１０００をさらに備える。

初期値調節部１０００は、ラッチ２１１、２１２に保存されたハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞の入力を受け、ハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が最大値「１１１１」または最小値「００００」の場合、第１経路ＩＮ１または第２経路ＩＮ２の初期遅延値を変更させる。

ハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が最大値である「１１１１」になったということは、初期遅延部３１１の遅延値が正確な測定のために必要な値より小さいということができる。したがって、このような場合には第１経路ＩＮ１の遅延値を増やすことが必要になる。また、ハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が最小値である「００００」になったということは、初期遅延部３１１の遅延値が正確な測定のために必要な値より大きいということができる。したがってこのような場合には第２経路ＩＮ２の遅延値を増やすことが必要になる。

初期値調節部１０００は、デコーダ部１０１０と遅延部１０２０とを備え構成され得る。デコーダ部１０１０は、ハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が最大値になった場合には、ＲＡＮＧＥ＜１＞信号を「ロー」レベルに活性化させる。また、ハイパルスコードＨ＜１：４＞またはローパルスコードＬ＜１：４＞が最小値になった場合には、ＲＡＮＧＥ＜２＞信号を「ロー」レベルに活性化させる。

遅延部１０２０は、ＲＡＮＧＥ＜１＞信号が「ロー」に活性化すれば第１経路ＩＮ１の遅延値を増やし、ＲＡＮＧＥ＜２＞信号が「ロー」に活性化すれば第２経路ＩＮ２の遅延値を増やすことで、ハイパルスコードＨ＜１：４＞およびローパルスコードＬ＜１：４＞が正しく生成されるようにする。

図１０に図示されたように、測定部２１０に初期値調節部１０００が具備されるように構成する場合には、測定部２１０が測定可能なハイパルス幅およびローパルス幅の範囲を変更することが可能であるため、多様な周波数のクロックが入力されたとしても、正確な動作が保障されるという長所がある。

図１１は、図１０の遅延部１０２０の一実施形態を示す回路図である。

図１１に図示された遅延部１０２０は、下記表１のようにＲＡＮＧＥ＜１＞信号およびＲＡＮＧＥ＜２＞信号が活性化されるようにデコードする。表１には、ＲＡＮＧＥ＜１＞信号およびＲＡＮＧＥ＜２＞信号が活性化する条件だけを示したが、表１に示されていないコードＨ＜１：４＞、Ｌ＜１：４＞の組合せの場合、ＲＡＮＧＥ＜１＞信号およびＲＡＮＧＥ＜２＞信号は、共に非活性化状態（即ちハイレベル）を維持する。

表１において、×は任意の値、即ち「０」または「１」のどちらの値であってもよいことを表す。

ＲＡＮＧＥ＜１＞信号は、ハイパルスコードＨ＜１：４＞値またはローパルスコードＬ＜１：４＞値のうち、少なくとも一方が最大値「１１１１」であり、且つ、最大値である一方が他方のコード値と小さい差異（００××以下の差異）を示すときに活性化する。ハイパルスコードＨ＜１：４＞値およびローパルスコードＬ＜１：４＞値が最大値である場合も、この条件に当てはまる。単純にハイパルスコードＨ＜１：４＞値またはローパルスコードＬ＜１：４＞値のうち一方が最大値でさえすれば、他方の値に依らずにＲＡＮＧＥ＜１＞信号が活性化するようにすることもできるが、２つのコードＨ＜１：４＞値およびＬ＜１：４＞値が大きい差異を示すということは、測定されたコードＨ＜１：４＞値およびＬ＜１：４＞値に大きな異常がないということも意味し得るため、上記のようにデコードがされるようにした。さらには、２つのコードＨ＜１：４＞値およびＬ＜１：４＞値が共にほとんど最大値に近い値になった場合には、コードＨ＜１：４＞値およびＬ＜１：４＞値が誤っている可能性が高いためである。

ＲＡＮＧＥ＜２＞信号は、ハイパルスコードＨ＜１：４＞値またはローパルスコードＬ＜１：４＞値のうち、一方が最小値「００００」であり、且つ、最小値である一方が他方のコード値と小さい差異（００××以下の差異）を示すときに活性化する。単純にハイパルスコードＨ＜１：４＞値またはローパルスコードＬ＜１：４＞値のうち一方が最小値でさえすれば、他方の値に依らずにＲＡＮＧＥ＜２＞が活性化するようにデコーダ部１０２０を構成しなかった理由は、ＲＡＮＧＥ＜１＞について上記した理由と同様である。

本発明は、上記したように、好ましい実施形態によって具体的に記述されたが、上記した実施形態は、本発明を説明するためのものであり、本発明を制限するためのものではない。また、本発明の技術分野の通常の専門家ならば、本発明の技術的範囲内で多様な実施形態が可能であることを知ることができるであろう。

１１０ デューティ調節部
１０１ ＣＬＫＲＸ
１０２ ＣＭＬｔｏＣＭＯＳ
１２０ デューティ感知部
１３０ 累積部
２１０ 測定部
２１１、２１２ ラッチ
２２０ 比較部
２３０ 減算部
３１０ 経路選択部
３１１ 初期遅延部
３２０〜３５０ 選択遅延端
３２１、３３１、３４１、３５１ 位相比較部（ＰＤ）
３２２、３３２、３４２ 遅延部
４１０、４２０ 遅延手段
６１０ 演算部
６２０ ラッチ部
７１０ 正クロック調節部
７３０ 負クロック調節部
１０００ 初期値調節部
１０１０ デコーダ部
１０２０ 遅延部
ＩＮ１ 第１経路
ＩＮ２ 第２経路
ＣＬＫ、ＣＬＫＢ 入力クロック
ＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴ 出力クロック
Ｃ＜１：５＞ デューティ調節コード
Ｈ＜１：４＞ ハイパルスコード
Ｌ＜１：４＞ ローパルスコード
Ｓ＜１：４＞ 差異値
ＰＧ１〜ＰＧ８ パスゲート
ＳＥＬ 選択信号
ＵＰ／ＤＮ アップ・ダウン信号
ＵＰＤＡＴＥ１〜５ アップデート信号

Claims (14)

1. デューティ調節コードに応答して入力クロックのデューティを調節した出力クロックを生成するデューティ調節部と、
   前記出力クロックのハイパルス幅とローパルス幅との差異を測定してその差異値を出力するデューティ感知部と、
   前記差異値を累積して前記デューティ調節コードを生成する累積部とを備えるデューティ補正回路。
2. 前記デューティ感知部が、
   前記差異値と共に、前記ハイパルス幅および前記ローパルス幅のうち、どちらが大きいのかを表すアップ・ダウン信号を出力することを特徴とする請求項１に記載のデューティ補正回路。
3. 前記累積部が、
   前記アップ・ダウン信号に応じて前記差異値を既存のデューティ調節コードに加算または減算することを特徴とする請求項２に記載のデューティ補正回路。
4. 前記デューティ感知部が、
   前記出力クロックのハイパルス幅を測定してハイパルスコードを生成し、前記出力クロックのローパルス幅を測定してローパルスコードを生成する測定部と、
   前記ハイパルスコードと前記ローパルスコードとを比較して、どちらのコードがより大きいのかを表すアップ・ダウン信号を生成する比較部と、
   前記ハイパルスコードおよび前記ローパルスコードのうち、大きい方の値から小さい方の値を減算して前記差異値を生成する減算部とを備えることを特徴とする請求項１に記載のデューティ補正回路。
5. 前記測定部が、
   前記出力クロックの正クロックおよび前記出力クロックの負クロックの入力を受けて前記ハイパルス幅または前記ローパルス幅を測定するための直列に接続した複数の選択遅延端を備え、
   複数の前記選択遅延端の各々が、
   前記正クロックと前記負クロックとの位相を比較する位相比較部と、
   前記位相比較部の比較結果に応じて前記正クロックまたは前記負クロックを遅延させる遅延部とを備えることを特徴とする請求項４に記載のデューティ補正回路。
6. 前記測定部での前記ハイパルス幅の測定と前記ローパルス幅の測定とが、順次に成され、
   複数の前記遅延選択端では、
   ハイパルス幅を測定する時およびローパルス幅を測定する時に、前記正クロックと前記負クロックとが互いに異なる経路に伝達されることを特徴とする請求項５に記載のデューティ補正回路。
7. 各々の前記位相比較部から出力される前記比較結果が、前記ハイパルスコードまたは前記ローパルスコードになることを特徴とする請求項６に記載のデューティ補正回路。
8. 前記累積部が、
   前記デューティ調節コードを保存するラッチ部と、
   該ラッチ部に保存された前記デューティ調節コードに、前記アップ・ダウン信号に応じて前記差異値を加算または減算する演算部とを備えることを特徴とする請求項４に記載のデューティ補正回路。
9. 前記デューティ調節部が、
   前記デューティ調節コードに応答して前記クロックの全体的なレベルを調節することによってデューティを補正することを特徴とする請求項１に記載のデューティ補正回路。
10. クロックのハイパルス幅を測定してハイパルスコードを生成し、前記クロックのローパルス幅を測定してローパルスコードを生成する測定部と、
    前記ハイパルスコードと前記ローパルスコードとを比較してどちらのコードがより大きいのかを表すアップ・ダウン信号を生成する比較部と、
    前記ハイパルスコードおよび前記ローパルスコードのうち、大きい方の値から小さい方の値を減算して差異値コードを生成する減算部とを備えることを特徴とするデューティ感知回路。
11. 前記測定部が、
    前記クロックの正クロックおよび前記クロックの負クロックを第１経路および第２経路に伝達する経路選択部と、
    前記第１経路および前記第２経路に伝達されたクロックの入力を受けて前記ハイパルス幅または前記ローパルス幅を測定するための直列に接続した複数の選択遅延端とを備え、
    複数の前記選択遅延端の各々が、
    前記第１経路のクロックおよび前記第２経路のクロックの位相を比較する位相比較部と、
    前記位相比較部の比較結果に応じて前記第１経路のクロックまたは前記第２経路のクロックを遅延させる遅延部とを備えることを特徴とする請求項１０に記載のデューティ感知回路。
12. 前記測定部での前記ハイパルス幅の測定および前記ローパルス幅の測定が順次に成され、
    前記ハイパルス幅を測定する時および前記ローパルス幅を測定する時に、前記正クロックと前記負クロックとは、前記第１経路および前記第２経路のうちの互いに異なる経路に伝達されることを特徴とする請求項１１に記載のデューティ感知回路。
13. 前記経路選択部の後端には、
    前記ハイパルスコードおよび前記ローパスコードのうち、少なくともいずれか一方が最大値または最小値を有する場合、前記第１経路または前記第２経路の初期遅延値を調節する初期値調節部をさらに備えることを特徴とする請求項１２に記載のデューティ感知回路。
14. 前記経路選択部の後端には、
    前記ハイパルスコードおよび前記ローパスコードのうち、少なくともいずれか一方が最大値または最小値を有し、且つ、前記ハイパルスコードの値と前記ローパスコードの値との差違が所定の値以下である場合、前記第１経路または前記第２経路の初期遅延値を調節する初期値調節部をさらに備えることを特徴とする請求項１２に記載のデューティ感知回路。

Images