CN100367672C - 使用全数字频率检测器和模拟相位检测器的频率合成器 - Google Patents

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    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means

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Abstract

一种适于集成在低压数字CMOS工艺中的频率合成器，它使用一个双环路结构来控制VCO，所述结构包括一个模拟环路和一个数字环路。该数字环路包括一个控制VCO中心频率的全数字频率检测器。该模拟环路包括一个模拟相位检测器和电荷泵，它们将相位相干性添加到该频率受控的环路中，由此消除了任何静态频率误差。事实上，模拟环路降低了数字逻辑和VCO的噪声，且该数字控制提供频率保持和很低的带宽。此外还使得数字环路带宽远远小于模拟环路带宽，且最好是小200倍。这个总的参量差在设计VCO的过程中被使用，以便允许两个独立的控制输入端，其中一个是来自于模拟环路，而另一个则来自于数字环路，并且这两个输入端是彼此相互独立地进行操作的。

Description

使用全数字频率检测器和模拟相位检测器的频率合成器
技术领域
本发明总地涉及集成的频率合成器和振荡器的领域。具体地说，本发明涉及的是使用低压数字CMOS工艺来实现可变电压振荡器的领域。
背景技术
在现代通信系统中，高速锁相环路被用于多种用途，其中包括诸如时钟生成、数据恢复以及重新定时这样的频率合成操作。这种频率合成器通常是模拟电路，但是为了降低成本，目前在工业上倾向于使用低压数字CMOS工艺来实现这种电路。
频率合成器通常受控于电压，因此，当在低压数字CMOS工艺中实现频率合成器时，会遇到信号净空(headroom)和伸缩性的问题。尽管存在这些问题，但由于其明显降低工作电压的益处，因此，先进的亚微米数字CMOS工艺在实施模拟时钟生成和恢复方面的应用仍旧持续增长。
然而随着工作电压的降低，可用于这些模拟电路的电压范围量或电压净空也明显降低。结果，可用于频率控制和校正信号的电压范围大为缩小，这就要求振荡器在更为严格的设计参量内运行。因此，对模拟电路来说，这个减少的净空在高频时钟合成中对电路设计强加了一个重大的约束条件。
尽管这种趋势的必然结果是在最小的面积上可以得到复杂的数字功能，但是众所周知，在低净空、高增益模拟时钟组件附近集成复杂的高速数字功能会导致寄生频率和更高的抖动成分。
因此需要一种用于在低压数字CMOS工艺中实施一种抖动降低并且电压净空扩大的模拟电路。
发明内容
本发明旨在解决这些问题。
本发明的一个目的是提供一种适于集成在低压数字CMOS工艺中的压控振荡器VCO，其中所述VCO的电压净空并没有从其轨到轨(rail torail)电压范围中减少太多。
本发明的另一个目的是在低压数字CMOS工艺中提供一种抖动降低并且频率锁定范围更大的模拟VCO。
此外，本发明的另一个目的是提供一种用于在不需要修改CMOS工艺的情况下在数字CMOS工艺中实施一种模拟VCO的简单方法。
为了实现这些目的，本发明实施了一种频率合成器，其具有包括一个模拟环路和一个数字环路的双环路结构，以便控制一个压控振荡器VCO。所述数字环路包括一个对VCO的中心频率进行控制的全数字频差检测器(FDD)。该模拟环路则包括一个模拟相位频率检测器(PFD)和电荷泵，它会将相位相干性添加到频率控制环路中，由此消除任何静态频率误差。事实上，模拟环路减少了数字逻辑与VCO的噪声，而数字控制则提供了频率保持和很低的带宽。数字环路带宽远远小于模拟环路带宽。优选地，模拟环路带宽至少比数字环路带宽大200倍。在VCO设计中使用了这个总的参量差来允许两个单独的控制输入，也就是由模拟环路内部的PFD提供的第一模拟控制输入以及由数字环路内部的FDD提供的第二数字控制信号。这两个控制输入功能彼此是相互独立的。
在本发明的第一实施例中，VCO配备有两种分别独立地响应于来自PFD的第一控制输入和来自FDD的第二控制输入的频率调整机构。第一频率调整机构包括一个响应于来自PFD的第一模拟控制输入的变抗器对。第二频率调整机构则包括一个电容/开关对阵列，其中每个开关都响应于那些传送来自FDD的第二数字控制信号的数字信号总线的单独位线。根据第二控制输入，这些开关有条件地将其相应的电容器耦合到所述VCO电路或是与之分离。
数字频差检测器包括一个对参考频率周期进行计数的n位计数器和一个对来自VCO的振荡器输出信号周期进行计数的m位计数器，其中m大于n。所有这两个计数器都是根据一个控制逻辑电路而被一起复位、停止和启动的。
优选地，被实施为锁存器的两个存储单元对m位计数器中的第n和(n+1)位进行监视，并且记录第n或(n+1)位转变为逻辑高的时间。不管m位计数器内部的第n或(n+1)位稍后是否会在对VCO输出周期进行计数的过程中转变回逻辑低，这两个锁存器都保持它们记录的状态，直到控制逻辑电路将其复位为止。响应于n位计数器中的第n位转变成逻辑高，这两个计数器被自动停止。在这一点，对m位计数器的当前数据内容和这两个存储单元的存储内容加以研究。忽略m位计数器内部的预定数量的最低有效位(LSB)，以便忽视由于VCO输出信号与参考频率信号之间的相对相位差而引起的n位计数器与m位计数器的计数中的任何差值。根据该m位计数器的数据内容(排除预定数量的LSB)与这两个存储单元的置位情况，控制逻辑电路确定VCO的输出频率快于、慢于还是锁定到参考频率信号，并且还向VCO发送一个恰当的第二控制信号，以便根据需要来进行补偿。
FDD的结构提供了一种用于滤除参考频率信号与VCO输出信号之间频差的固有低通滤波操作。通过提高或减小所述n位计数器中的n的值以及调整发送到VCO的第二控制信号的增量/减量的数字步长，可以对FDD的固有低通滤波器的带宽加以调节。
通过结合附图参考以下的说明书和权利要求，本发明的其他目的、收获连同对本发明的更为全面的理解将会变得更为清楚和更好理解。
附图说明
图1是根据本发明第一实施例的频率合成器的框图。
图2是结合本发明的压控振荡器的第一实施方式。
图3是根据本发明的数字频率检测器的框图。
图4是根据本发明的频率合成器的线性化模型。
图5是根据本发明的频率合成器的第二实施例。
具体实施方式
以下参考附图来对本发明的优选实施例进行描述。
参考图1，依照本发明的频率合成器10或时钟合成器包括一个可变振荡器11，其中所述振荡器最好是一个压控振荡器(VCO)，它具有第一控制输入端11a和第二控制输入端11b。VCO 11产生一个频率依赖于其第一和第二控制输入端11a和11b的振荡器输出信号。
频率合成器10还包括一个模拟相位检测器13和一个数字频差检测器(FDD)15。优选地，模拟相位检测器13有时也称为相位频率检测器PFD，它包括一个并未单独显示的电荷泵。所述模拟相位检测器13具有第一和第二相位检测输入端13a和13b，并且可用于产生一个第一控制信号，所述第一控制信号代表施加到其第一和第二相位检测输入端13a和13b的信号的相位差。数字频差检测器15具有第一和第二频率检测输入端15a和15b，它可用于产生第二控制信号，所述第二控制信号代表施加到其第一和第二频率检测输入端15a和15b的信号频差。来自模拟相位检测器13和数字频差检测器15的第一和第二控制信号分别与VCO11的第一和第二控制输入端11a和11b相耦合。优选地，模拟相位检测器13的第一控制信号经由模拟环路滤波器27耦合到VCO11的第一控制输入端11a。
应该理解的是，从模拟相位检测器或模拟相位/频率检测器13输出的第一控制信号是一个模拟信号，它可以通过一个按比例变化的信号强度来表示一个变化的相位差。此外还应该理解，从数字频差检测器15输出的第二控制信号是一个数字信号，所述数字信号输出到一单个导线或信号总线上并具有一个表示频差的数值。
频率合成器10的输入节点10a接收一个参考频率信号，在当前情况下，所述参考频率信号是用一个参考时钟输入信号来体现的。如果希望的话，参考时钟输入信号可以直接施加到第一相位检测输入端13a和第一频率检测输入端15a，但是较为优选的是首先使参考时钟输入信号通过第一分频器(即参考时钟同步除法器21)而使其频率逐步降低。这个参考时钟同步除法器21的输出被施加到模拟相位检测器13和数字频差检测器15。此外还应该理解，使用分频器是一种用于降低设计复杂性的设计选择，就本发明而言，这并不是关键的。
来自VCO 11的振荡器输出信号可以用一种相似方式而直接反馈到第二相位检测输入端13b以及第二频率检测输入端15b，但是较为优选的仍旧是首先使该输出信号通过第二分频器即VCO同步除法器23来使其频率逐步降低。在当前情况下，振荡器输出信号通过另一个分频器即输出同步除法器25传递，以便产生频率合成器10的被同步的时钟输出信号。
照这样，频率合成器10引入了一种常规的模拟锁相环(PLL)结构，其由从模拟相位检测器13到VCO11以及返回到模拟相位检测器13的通路构成。本发明还向常规PLL结构添加了一个第二数字环路。所述数字环路是由数字频差检测器15到VCO11以及返回到频差检测器15的通路来限定的。而较为优选的是，使数字环路带宽远远小于模拟环路带宽。在当前实施例中，模拟环路带宽至少比数字环路带宽大200倍。这个总的参量差在VCO11的设计中使用，以便允许两个单独的控制输入，其中一个是来自模拟环路，而另一个则来自数字环路。
因此，本发明实现了一种双环路受控频率合成器，其中一个环路是数字环路，另一个则是模拟环路。在当前的第一实施例中，数字环路包括全数字频率检测器15，它对VCO11的中心频率进行控制并且由此减少了对来自模拟环路的第一控制信号所需要的电压摆动，此外还提高了VCO的牵引范围(pulling range)。模拟环路则包括低增益的模拟相位检测器/电荷泵13，它把相位相干性添加到频率控制环路中，由此消除了任何静态频率误差。事实上，模拟环路减少了数字逻辑和VCO 11的噪声。数字控制则提供了频率保持以及很低的带宽。
如前所述，第二控制信号是从数字频差检测器FDD 15中输出的，它可以被置于一条为VCO 11提供数字控制的信号总线上。参考图2，其中显示了一种适于从FDD 15接收一条数字控制总线31作为其第二控制输入端11b的实例实施方式。
本实施例使用了一个限流的、交叉耦合的倒相器对、LC以及CMOS振荡器，其中振荡器频率受控于传送来自模拟相位检测器13的模拟信号VCTL的第一控制输入端13a以及传送来自FDD 15的数字控制总线信号的第二控制输入端13b。第一倒相器INV1(包括PMOS晶体管P1和NMOS晶体管N1)与第二倒相器INV2(包括PMOS晶体管P2以及NMOS晶体管N2)交叉耦合。流经倒相器INV1和INV的电流受限于电流源，即电流w尾(current tail)I1，其中所述电流源包括NMOS晶体管N3并由一个偏压信号Vbias来加以设定。电感器L1被跨接INV1和INV2的输出端而耦合。VCO11的频率则是通过调整两个单独的电容参量来进行调节的。
第一电容参量是由一个变容二极管对D1和D2来体现的，所述变容二极管根据控制电压VCTL来改变其电容值。变容二极管对D1/D2与电感器L1并联耦合，由此形成了一个LC振荡电路(LC tank)。
第二电容参量是由电容器Ci～Cp的阵列接通和切断振荡器电路来体现的，其中接通和切断是根据包含在数字控制总线31的相应位线bi～bp上的值、由相应的晶体管Mi～Mp来进行的。因此，来自FDD15的数字控制信号有选择地将特定电容器阵列Ci～Cp耦合到以及分离于该振荡电路。在本实施例中，电容器Ci～Cp的阵列被返回到尾电流晶体管N3的漏极，也就是将电容器Ci～Cp有选择地从INV1和INV2的输出端耦合到晶体管N3的源极。作为选择，晶体管/电容器对Mi/Ci～Mp/Cp的阵列还可以被返回到接地端。这将扩大调谐范围，但是有可能增加振荡器中的噪声。
图1的FDD 15可以用不同方法实施。例如，FDD 15可以具有这样一种类型，其中直接确定参考时钟频率并且产生一个设置电容器阵列和控制开关Mi/Ci～Mp/Cp所需要的数字控制值。然而，这需要用到使各个数值相关到VCO 11的振荡频率的系数集的等价物，而这极依赖于制造工艺、电压和温度变化。因此，当前优选的FDD实施例采取的是一种不同的方法，并且只产生了一个频差指示符，以便递增或递减电容器Ci～Cp的阵列的电容值。
参考图3，根据本发明的数字频差检测器FDD 15的块结构优选地包括两个二进制纹波计数器41和43，这二者都具有受控于顺序状态机45的复位输入端，所述状态机是用于对构成FDD 15的各种逻辑部件的操作进行协调的控制逻辑电路的一部分。纹波计数器41和43是在施加到其相应输入端的信号的一个边缘(上升或下降逻辑边缘)上递增的。施加到图1输入端10a的参考频率信号(或是分频器21提供的它的逐步下降的表示)被耦合到第一与门47的参考时钟输入。第一与门47充当的是一个屏蔽门(masking gate)，用于有选择地允许施加到其参考时钟输入端的参考频率信号经过，并且使之按照由来自顺序状态机45的RUN/STOP(运行/停止)控制信号51所确定的那样施加到纹波计数器41的输入端，或者有选择地终止该参考频率信号并阻止纹波计数器41的递增。同样，来自VCO11的振荡器输出信号(或是分频器23提供的它的逐步降低表示)与第二与门49的一个VCO时钟输入端相耦合，所述与门充当一个第二屏蔽门，以便选择性地允许振荡器输出信号经过，并且如RUN/STOP控制信号51所确定的那样将其施加到纹波计数器43的输入端，或是有选择地终止振荡器输出信号并阻止纹波计数器43的递增。
照这样，纹波计数器41和43分别对参考频率信号(在参考时钟输入节点)和振荡器输出信号(在VCO时钟输入节点)的周期进行计数。计数器41是一个n位的二进制计数器，计数器43则是一个m位的二进制计数器，其中m大于或等于n+1。而两个一位锁存器53和55则充当存储单元，以便监视计数器43的m位中的第n和(n+1)位，此外还记住那些经过位n和n+1的参考计数的任何溢出。锁存器53和55记录的是计数器43的第n个比特和/或第(n+1)个比特何时从逻辑低0变换成逻辑1(假设计数器43是一个递增计数器)。
优选地，在参考时钟输入端上，信号的各个上升沿将导致计数器41递增其计数，并且在VCO时钟输入端上，信号的各个上升沿将导致计数器43递增其计数。无论何时，只要因为递增计数操作而使计数器43的第n位置位，即变成逻辑高，则置位锁存器53并且保持置位，直到由顺序状态机45将其清除为止，而不管第n位稍后是否会因为计数器43的连续计数而变回到逻辑低。无论何时，只要由于递增计数操作而对计数器43的第(n+1)位进行置位，也就是变成逻辑高，则对锁存器55进行置位并且保持置位，直到顺序状态机45将其清除为止。
计数器41的计数值由一个组合逻辑网络57进行监视，所述网络将信息传送到顺序状态机45。具体地说，组合逻辑网络57监视计数器41的第n和(n-1)位。在置位计数器41的第n位(也就是变换成逻辑高)并且对其n-1位进行复位(也就是变回逻辑低)、从而指示出自第n-1位溢出到第n位时，顺序状态机45向屏蔽门47和49发布RUN/STOP信号，以便停止计数器41和43的递增计数操作。这冻结了计数器41和43的计数内容。
在停止计数器41时，该计数器的计数内容以及锁存器53和55的置位情况被检查，并被用于确定正如分别在参考时钟输入端和VCO时钟输入端观察到的参考频率信号与振荡器输出信号的相对频率。在当前实例中，这个判定是由一个第二组合逻辑网络61做出的。应该理解的是，顺序状态机45、第一组合逻辑电路57和第二组合逻辑电路61可以是FDD 15的通用控制逻辑电路的集成部分。如果组合逻辑网络61确定振荡器输出信号频率高于参考频率信号频率，那么它会将信号FAST(快)发送到第一锁存器1。如果组合逻辑网络61确定振荡器输出信号频率低于参考频率信号的频率，那么它会将信号SLOW(慢)发送到第二锁存器2。如果组合逻辑网络61确定振荡器输出频率锁定于参考频率信号的频率，那么它会将信号LOCK(锁定)发送到第三锁存器L3。响应于从顺序状态机45发布的命令信号取样，锁存器L1、L2和L3锁入来自组合逻辑网络61的被发送信号。
如果锁存器53和55均未置位，则把来自VCO 11的振荡器输出信号的频率确定为小于参考频率信号。此外还必须关闭锁存器55，以确保尚未出现一个以上的计数器43的完整周期。
如果计数器43中进行的计数操作比计数器41中还要多，则将来自VCO11的振荡器输出信号的频率确定为大于参考频率信号的频率。如果满足了两个条件中的任何一个条件，情况便是如此。如果置位了锁存器53和55、由此而指示一个计数器43的第n位的溢出，或者如果置位了锁存器55并在计数器43的第2～n级中存在任何逻辑高位，则振荡器输出信号的频率大于参考频率信号的频率。并不检查最低有效位(LSB)(也就是第1级)，因为在所述计数中，由于振荡器输出信号与参考频率信号之间的相对相位差，因此可以有一位差值。在当前情况下，只有第1级也就是最低值的位被忽略，以便考虑这个可能的相位差。但是也可以忽略其它数量的最低有效位(也就是说，例如第1和2级)来考虑这个可能的相位差。
作为选择，如果置位锁存器53而没有置位锁存器55，并且如果在低于计数器43第n位的任何位中没有置位逻辑高(除了由于可能的相位差而被忽略的LSB位外)，则将振荡器时钟信号和参考频率信号确定为被锁定。
在做出这个判定之后，可以复位计数器41和43并开始一个新的测量周期。关于锁存器L1、L2和L3中存储的指示快、慢或锁定的振荡器输出信号与参考频率信号的相对频率的测量将被传送到递增/递减计数器65。然后，顺序状态机45产生一个用于递增/递减计数器65的时钟信号，以便对被锁存的状态做出响应。
在本实施例中，计数器65的每一位都对图2中的一个相应的开关晶体管Mi～Mp进行控制。所述测量被用于递增或递减所述递增/递减计数器65，以便校正VCO 11的中心频率。递增/递减计数器65的变化方向取决于VCO11的牵引(pulling)曲线斜率。对图2中斜率为负的示范性振荡器结构而言，如果所述测量指示VCO11的振荡器输出信号的频率比参考频率信号的频率更慢，则递减所述计数器。
以上描述显示，每隔2**(n-1)个参考时钟输入周期就会进行一次测量。这个测量是频差值的固有低通滤波操作。这个滤波器响应的实际时间常数则取决于参考时钟输入，即参考频率信号[它确定测量间隔]、频差以及递增/递减计数器65的位数。而滤波器带宽可以通过增加或减少计数器的位数以及递增/递减计数器的递增/递减步长而被调整。
可以通过改变计数器41和43中的位数来调整频差测量的精度，但是一般来说，所具有的位数没有必要远远多于递增/递减计数器65中的位数，即振荡器的电容梯级。改变计数器41和43的位数也改变了测量间隔。在精度和滤波带宽之间存在一个相反关系。增加测量间隔也增加了环路的捕获时间。由于测量间隔是由参考时钟输入的转变来确定的，因此参考时钟输入的丢失可以为VCO 11提供一个自动保持。在图1的双环路系统中，如果要求加以保持，则必须产生一个指示参考丢失的信号以便关闭模拟电荷泵。
参考图4，对本发明的双环路频率合成器系统来说，其简化的线性化模型具有一个施加到频差节点81的第一输入端的输入频率Fin，并且所述频率也由块83转换成施加到相位差节点85的第一输入端的相对相位。来自增益为Kv的VCO 87的输出被施加到频差节点81的第二输入端。级91和93对所述频差进行取样并且以增益Kfdd而将其转换成电压。来自VCO 87的输出频率由块95转换成一个相对相位并被施加到相位差节点85的第二输入端。该相位差由级97以增益Kφ而转换成一个电压，其中所述级97可以包括图1的相位检测器和电荷泵。在级99，级97的输出是用转移函数R(s)滤波并使用来自级93的频差检测器输出而在求和节点101求和的。求和节点101的输出则对VCO 87加以控制。
如所示，VCO 87的频率输出103闭合该数字频差环路，其相位输出105则闭合模拟相位检测器环路。这个简单模型可以在一个电路仿真器上使用，以便对包括VCO调制带宽在内的构成带宽、滤波器特性、泵电流等的作用进行检查。并且使用步调SPECTRE模拟器上的仿真来选择实验测试芯片中的组件值。将一个频率阶跃输入施加到此模型则显示每一个频率校正测量都是一个时延的频率阶跃，其使得该模拟环路做出响应。不适当地选择测量间隔、滤波器和泵电流可以使这两个校正在相反的方向中振荡。然而，当用于数字频率检测器的测量间隔即频率抽样间隔与模拟相位检测环路的带宽相比更大时，可以在模拟环路做出响应的同时将频率检测器的输出Vf认作一个固定值。然后，频率转移函数变为FDD贡献的固定值与用于模拟校正的可变项的两项之和[sKvVf/(s+KφR(s))]+[KvR(s)Fi/(s+KfR(s))]。这意味着增益KφR必须被保持为低，以便让频率检测器环路来支配。
为了测试这个所建议的频率合成器结构，在这里使用了一种0.18μm的数字逻辑电路工艺来构造芯片。为了简化振荡器设计和减小所需要的电感器尺寸，在这里针对图2中的VCO结构做出了两个改变。第一个改变是去除尾电流源晶体管N3。对大小恒定的电感器来说，由于增加了该增益晶体管的到接地端的电容，因此这降低了振荡频率。这也增加了振荡器的噪声。然而，在限流的振荡器上增加的交叉耦合倒相器增益允许以增加的电源滤波而在一个降低的电压上进行操作。第二个主要变化是使用一个10位数-模转换器(图5中的DAC113)和一个电压求和放大器(图5中的115)，以便为振荡器产生一个模拟控制电压并且去除晶体管/电容器Mi/Ci～Mp/Cp的阵列(从图2中)。这是一个单纯的设计选择，它允许以减少牵引范围和增加噪声为代价来简化用于测试芯片的振荡器布局。在图5中显示了所构造的测试芯片的图示，其中包括VCO 11的替换实施例。
参考图5，与图1～4中的组件相似的全部组件都具有相似的参考符号并且在上文得到了描述。在当前的优选实施例中，输入参考频率信号被实现为一个带有100欧姆R电阻差分端接的交流耦合的LVDS类型信号。正如本领域已知的那样，低压差分信号(LVDS)是使用一种差分信号传递技术来传送信息的，其中第一信号线135a载送的是信号的真逻辑，第二信号线135b载送的是它的逻辑反。在当前情况下，差分输入信号135a/135b构成了参考频率信号，所述差分输入信号是借助两个电容器Cin1和Cin2而以电容方式耦合到差分接收机111的。差分输出驱动器121使用一种带有电流驱动优选为5mA的类似的驱动方案。
在本实施例中，差分接收机111将输入端135a和135b的差分参考频率信号转换成施加到分频器21的输入端10a的单端信号。这只是一个简化了图5实施例与图1实施例的对比的设计选择。应该理解的是，在没有通过使用那些用于其电路块的恰当差分模式结构来把一个差分输入信号转换成单端信号的情况下，图1和图5的实施例可用于对这个差分输入信号进行处理。
与图1的先前情况一样，图5的单端参考频率信号被施加到可选分频器21，所述分频器的输出则施加到模拟相位频率检测器13(具有可选电荷泵)以及数字频率检测器15。与图1的实施例相似，模拟相位检测器13的输出将会服从于环路滤波器27。然而在当前情况中，为了简化结构，电荷泵输出端上的环路滤波器27是在芯片外部制造的，且所述环路滤波器是作为包括电容器Cf1、Cf2以及电阻器Rf1的标准二阶滤波器来实施的。在当前情况下，ESD保护电路的寄生电容(并未示出)被用作了滤波器27中值为3pF的第二电容器。
为了产生特定频率，这三个同步除法器21、23和25是以一种移位寄存器形式而不是作为二进制除法器来实施的。同步除法器21、23和25被内置于两个串联部分中，其中第一个部分能在1与8之间的全部整除比上产生标称的50％的工作循环脉冲，所述脉冲馈送给能够产生介于1和17之间的全部整除比的第二级。在这里所报告的结果中，总是将第二级设定为是由1去除。
如上文所述，数字FDD 15的输出由数模转换器DAC 113转换成一个模拟表示。加法器电路115对来自数字FDD 15和模拟PFD 13的输出进行求和，所述电路产生一个控制信号131，来相应地调整VCO11的频率。
也如上所述，VCO 11是在当前实施例中得到简化的，它只包含了交叉耦合的倒相器INV1和INV2、变抗器对D1/D2以及电感器L1。
在所构造的测试芯片中测量到振荡器的电感器在3.1nH。表格I显示了实验芯片的某些特征。所述芯片是在一个电压上操作，带有一个用于VCO Vdd的单独输入管脚。该功率则是在合成器锁定到1.1GHz的同时测量的。应该注意的是，求和放大器通带只有3MHz，且因此代表了模拟相位检测器环路的开环响应上限。频率计数器的大小则确定了一个131μs的测量间隔，它对应于一个用于最小频率阶跃的、7.6KHz的高频响应。
表格I实验芯片特性
  工艺   .18μm数字CMOS
  整个芯片   大小为2.8×2.8um
  Vdd   1.8V
  功率[处于1.1GHz]   总计   100.8mw
  VCO   37mw
  数字FDD   200μw
  VCO频率   最小1.02GHz   最大1.27GHz
  FDD特性   面积   .11mm[272×403μm]
  周期计数器   17位
  频率   10位
  死区   1LSB
  模拟PFD/CP   泵电流   50μa
  求和放大器   带宽   3MHz
在这里进行测量来确定同时操作两个环路对锁定范围和抖动所造成的影响。把单独用频率环路操作的锁定范围定义为稳定环路操作区域。这是频差检测器指示锁定并且只观察到对应于频率计数器中的1个LSB的差值时。由于没有与该输入相干的相位，因此在这里使用了这个定义。在这两个环路同时操作时，该锁定的区域被定义为与该输入相干的频率范围。抖动则是使用一个Agilent86100A数字通信分析器来测量的，所述分析器将确定性的和随机的抖动组合成一个被测量的数字。
对合成时钟的频谱的检查显示了由于对频率计数器进行开关所产生的很大数量的寄生频率成分以及这些频率与参考时钟频率的交叉乘积。这很有可能是因为将单个电源用于模拟和数字功能以及相对差地分离数字噪声所造成的。这促成了确定的抖动，而不能在被测量的数中将其分离。求和放大器的低带宽限制了模拟环路在组合操作模式中减小这个抖动的能力。然而如所预期的那样，经过组合的环路操作显示了一个很大的锁定范围，以及减少了由于该模拟环路而造成的抖动。
表格II显示了作为改变反馈除法器比值所导致的闭环增益变化的一个函数的锁定范围和抖动。用于模拟输出的环路滤波器带宽保持恒定在1.6MHz，泵电流也是这样，以便用于对比目的。在锁定范围中，频率的较低值总是介于1.02到1.03GHz之间。这显示：两个环路的操作共同显著提高了锁定范围，并且显著改善了RMS和峰到峰的抖动。数字频率检测器的低带宽与更宽带宽模拟环路的低增益相耦合，应该改善在一个仅宽带模拟环路上的抖动转移特性。
表格II锁定范围和抖动
  增益   只有FDD   FDD+模拟PFD
锁定范围MHz 抖动RMS微微秒   抖动峰峰值微微秒 锁定范围MHz 抖动RMS微微秒   抖动峰-峰值微微秒
  1   35  5.8   16   6  3.8   15.6
  2   170  4.2   8.5   155  2.5   6.8
  3   182  4.2   8   209  3.7   6.9
  4   184  4   8.2   246  3.2   6.6
  5   180  3.8   21   196  1.5   6.6
在上述测试芯片中构造了一个时钟合成器，所述合成器使用了同时操作的数字频差检测器和模拟相位检测器/电荷泵。所述数字频差检测器占用一个可以忽略的面积并且只耗费非常少的功率。由于所述检测器的全数字特性，因此该检测器是通过光刻技术来提供优于单纯模拟设计的缩放可能性的。即使是在没有优化滤波的情况下，所述测试芯片显示，小型模拟相位检测器/电荷泵明显改善了频率受控环路的抖动特性，但却没有牺牲任何锁定范围。
本发明是参考附图并结合不同的优选实施例来描述的。然而对本领域技术人员来说，根据上述说明，不同的变化和修改都是显而易见的。这种改变和修改意欲以到落入权利要求范围的程度而被包含在本发明的范围内。

Claims (22)

1.一种频率合成器，包括：
一个输入节点，用于接收一个参考频率信号；
一个具有第一控制输入端和第二控制输入端的可变振荡器，它产生一个振荡器输出信号，所述振荡器输出信号的频率依赖于所述第一和第二控制输入；
一个模拟电压相位检测器，它具有响应于所述参考频率信号的第一相位检测输入端和响应于来自所述可变振荡器的所述振荡器输出信号的第二相位检测输入端，所述模拟电压相位检测器可用于产生一个指示所述参考频率信号与所述振荡器输出信号之间的相位差的第一控制信号，所述第一控制信号耦合到所述可变振荡器的第一控制输入端，其中模拟环路是由沿着所述第一控制信号从所述模拟电压相位检测器到所述可变振荡器的、以及沿着所述振荡器输出信号从所述可变振荡器回到所述模拟电压相位检测器的信号通路来定义的；
一个数字频差检测器，它具有响应于所述参考频率信号的第一频率检测输入端以及响应于所述振荡器输出信号的第二频率检测输入，所述数字频差检测器可用于产生一个第二控制信号，该第二控制信号指示所述参考频率信号与所述振荡器输出信号之间的频差，所述第二控制信号耦合到所述可变振荡器的所述第二控制输入端，其中数字环路是由沿着第二控制信号从所述数字频差检测器到所述可变振荡器的、以及沿着所述振荡器输出信号从所述可变振荡器回到所述数字频率检测器的信号通路来定义的；
其中所述模拟环路的带宽大于所述数字环路的带宽。
2.权利要求1的频率合成器，其中所述模拟环路的带宽至少比所述数字环路的带宽大200倍。
3.权利要求1的频率合成器，其中所述可变振荡器是一个压控振荡器。
4.权利要求1的频率合成器，还包括一个滤波器，其中所述第一控制信号经由所述滤波器耦合到所述第一控制输入端。
5.权利要求1的频率合成器，还包括一个第一分频器，其中：
用于接收所述参考频率信号的所述输入节点耦合到所述第一分频器的一个输入端，且所述第一分频器的输出端耦合到所述模拟电压相位检测器的所述第一相位检测输入端，由此所述模拟电压相位检测器的第一相位检测输入端是对经由所述第一分频器的所述参考频率信号做出响应的。
6.权利要求5的频率合成器，其中所述第一分频器的输出端耦合到所述数字频差检测器的所述第一频率检测输入端，由此所述数字频差检测器的第一频率检测输入端是对经由所述第一分频器的所述参考频率信号做出响应的。
7.权利要求1的频率合成器，还包括一个第二分频器，它具有一个耦合以便从所述可变振荡器接收所述振荡器输出信号的输入端，并且具有一个与所述模拟电压相位检测器的所述第二相位检测输入端相耦合的输出端，由此所述模拟电压相位检测器的第二相位检测输入端是对经由所述第二分频器的所述振荡器输出信号做出响应的。
8.权利要求7的频率合成器，其中所述第二分频器的输出端还耦合到所述数字频差检测器的所述第二频率检测输入端，由此所述数字频差检测器的第二频率检测输入端是对经由所述第二分频器的所述振荡器输出信号做出响应的。
9.权利要求1的频率合成器，其中来自所述数字频差检测器的所述第二控制信号经由一个数-模转换器耦合到所述可变振荡器的所述第二控制输入端，所述数-模转换器向所述第二控制输入端提供一个来自所述数字频差检测器的数字输出端的模拟表示。
10.权利要求9的频率合成器，其中所述可变振荡器包括一个加法器，用于将其第一和第二控制输入端的控制信号加在一起，以便产生一个合成的频率控制信号。
11.权利要求1的频率合成器，其中可变振荡器的第一和第二控制输入端相互独立，并且所述可变振荡器具有至少分别独立地响应于所述第一和第二控制输入的第一和第二频率调整机构。
12.权利要求11的频率合成器，其中所述第一频率调整机构包括一个响应于所述第一控制输入的变抗器，并且其中所述第二频率调整机构包括至少一个电容器，其响应于所述第二控制输入，而有条件地耦合到所述可变振荡器或者与之分离。
13.权利要求1的频率合成器，其中所述数字频差检测器包括：
一个n位计数器，用于对在所述第一频率检测输入端接收的脉冲进行计数，由此所述n位计数器保持所述参考频率信号的脉冲计数；
一个m位计数器，用于对在所述第二频率检测输入端接收的脉冲进行计数，由此所述m位计数器保持所述振荡输出信号的脉冲计数，并且其中m大于n；
一个第一存储单元，用于响应于所述m位计数器内的第n位变换成第一逻辑状态而存储一个置位情况，以及不管所述m位计数器内的所述第n位变换离开所述第一逻辑状态，而保持所述置位情况；
一个第二存储单元，用于响应于所述m位计数器内的第n+1位变换成所述第一逻辑状态而存储一个置位情况，以及不管所述第n+1位变换离开所述第一逻辑状态，而保持所述置位情况；
其中所述n位计数器和所述m位计数器是响应于所述n位计数器中的第n位变换成所述第一逻辑状态而被暂停的；并且
其中一暂停所述n位计数器和所述m位计数器，所述频差检测器就确定：
a)如果所述第一或第二存储单元都不具有所述存储的置位情况；则所述可变振荡器的输出频率低于所述参考频率信号；或者
b)如果所述第二存储单元具有所述存储的置位情况，则所述可变振荡器的输出频率高于所述参考频率信号；或者
c)如果所述第一存储单元具有所述存储的置位情况并且除了预定数量的最低有效位之外的所述m位计数器中任一位被置位成所述第一逻辑状态，则所述可变振荡器的输出频率高于所述参考频率信号；或者
d)如果所述第一存储单元具有所述存储的置位情况而所述第二存储单元不具有所述存储的置位情况，并且除了所述预定数量的最低有效位之外的所述m位计数器中没有哪一位被置位成所述第一逻辑状态，则所述可变振荡器的输出频率被锁定到所述参考频率信号。
14.权利要求13的频率合成器，其中最低有效位的所述预定数量是1，由此一暂停所述n位计数器和m位计数器，所述数字频差检测器就确定：如果所述第一存储单元具有所述存储的置位情况并且所述m位计数器中高于第一位的任一位被置位成所述第一逻辑状态，那么所述可变振荡器的输出频率高于所述参考频率信号。
15.权利要求13的频率合成器，其中：
所述第一和第二存储单元分别是第一和第二锁存器；
所述第一和第二锁存器是通过置位，即锁入，所述置位情况来存储所述置位情况的；以及
所述第一和第二锁存器可以通过置位成复位情况，而有选择地去除所述置位情况。
16.权利要求15的频率合成器，其中所述第一和第二锁存器是通过锁入逻辑高状态和逻辑低状态之一而被置位到所述置位情况的，并且所述第一和第二锁存器是通过锁入与所述置位情况相反的所述逻辑高状态和逻辑低状态中的另一状态而被置位成所述复位情况的。
17.权利要求15的频率合成器，其中所述数字频差检测器还包括一个控制逻辑电路，并且其中：
所述第一锁存器是响应于所述控制逻辑电路而被复位的；
所述第二锁存器是响应于所述控制逻辑电路而被复位的；以及
所述第一和第二锁存器是依照所述可变振荡器的输出频率是低于、大于或锁定到所述参考频率信号的确定而被复位的。
18.权利要求17的频率合成器，其中所述数字频差检测器还包括：
一个第一屏蔽门，它对所述控制逻辑电路做出响应，并且可用于如所述控制逻辑电路所确定的那样有选择地将所述第一频率检测输入端耦合到或分离于所述n位计数器，其中当所述第一屏蔽门将所述第一频率检测输入端耦合到所述n位计数器时，所述n位计数器对在所述第一频率检测输入端接收的脉冲进行计数，并且当所述第一屏蔽门将所述第一频率检测输入端分离于所述n位计数器时，所述n位计数器停止对在所述第一频率检测输入端接收的脉冲进行计数，由此暂停所述n位计数器；以及
一个第二屏蔽门，它对所述控制逻辑电路做出响应，并且可用于如所述控制逻辑电路所确定的那样有选择地将所述第二频率检测输入端耦合到或分离于所述m位计数器，其中当所述第二屏蔽门将所述第二频率检测输入端耦合到所述m位计数器时，所述m位计数器对在所述第二频率检测输入端接收的脉冲进行计数，并且当所述第二屏蔽门将所述第二频率检测输入端分离于所述m位计数器时，所述m位计数器停止对在所述第二频率检测输入端接收的脉冲进行计数，由此暂停所述m位计数器。
19.权利要求17的频率合成器，其中所述数字频差检测器还包括一个递增/递减计数器，并且所述控制逻辑电路指令所述递增/递减计数器：
如果确定所述可变振荡器的输出频率高于所述参考频率信号，则在递增或递减方向中的一个方向上进行一个计数步长变化；
如果确定所述可变振荡器的输出频率低于所述参考频率信号，则在所述递增或递减方向中的另一个方向上进行一个计数步长变化；或者
如果确定所述可变振荡器的输出频率锁定到所述参考频率信号，则保持不变；
其中所述递增/递减计数器的输出端耦合到所述可变振荡器。
20.权利要求19的频率合成器，其中：
所述可变振荡器的输出频率依赖于启用或禁用多个电容器，其中所述多个电容器中的每一个电容器是响应于相应的电容控制输入端而被启用和禁用的，以及
所述递增/递减计数器将其当前计数值置于输出总线上，所述输出总线构成所述第二控制信号，其中所述输出总线中单独的位被耦合到单独的电客控制输入端，以便修改所述可变振荡器的频率。
21.权利要求19的频率合成器，其中：
所述可变振荡器的输出频率依赖于一个耦合以接收所述第二控制信号的频率调整输入端的信号强度；
所述递增/递减计数器的输出被施加到一个数-模转换器，以便产生所述第二控制信号。
22.权利要求19的频率合成器，其中：
所述数字频差检测器提供一个固有的低通滤波器，用于对参考频率信号与来自所述可变振荡器的振荡器输出信号之间的频差进行滤波；以及
所述固有低通滤波器的带宽通过增加或减少所述n位计数器中的n的值以及调整所述递增/递减计数器的递增/递减步长可调节。
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