JPH1197627A

JPH1197627A - 半導体集積回路およびそれを用いた電子装置

Info

Publication number: JPH1197627A
Application number: JP9253726A
Authority: JP
Inventors: Koji Kojima; 浩嗣小島; Yuji Hatano; 雄治波多野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-18
Filing date: 1997-09-18
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】クロックスキューの低減、高調波輻射の抑圧、
及び消費電力の低減が可能な半導体集積回路及びそれを
用いた電子装置を提供する。【解決手段】電子装置を、純粋な容量性で抵抗成分の極
めて低い入力インピーダンスのクロック入力端子ＣＫ＿
Ｉを持つ各ＬＳＩと、それぞれその入力容量２１，２
２，２３と誘導素子３１，３２，３３からなる各共振回
路、及び各共振回路を負荷とする発振回路をクロック供
給源とから構成する。上記ＬＳＩは、内部のクロック分
配系をメッシュ状配線により行うと共に、クロック入力
端子とメッシュ状配線とはクロックバッファを介さずに
直接接続した構成とする。【効果】クロック分配のために消費する電力は共振回路
を充放電する際に抵抗分で熱となる成分のみで、極めて
小さい。このためＬＳＩ自体の消費電力は、数十％低減
される。クロックは正弦波状になり、高調波輻射はな
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路およ
びそれを用いた電子装置に係り、特に数百ＭＨｚを越え
るクロック信号が供給された場合でも半導体チップ内部
に高品質なクロックを低消費電力で供給可能に構成でき
るマイクロプロセッサ（ＭＰＵ）、デジタルシグナルプ
ロセッサ（ＤＳＰ）、ゲートアレイ等の半導体集積回路
およびそれを用いた情報処理装置、移動体通信装置、制
御装置等の電子装置に関する。

【０００２】

【従来の技術】従来より、半導体集積回路にクロック信
号を供給して動作する電子装置は、ＭＰＵ、ＤＳＰ、ゲ
ートアレイ等、数多く開発実用化されている。これら電
子装置のクロック信号には、波形のエッジが明確な矩形
波が用いられてきた。クロック信号の品質としては、位
相差を表すスキュー、高調波の輻射、等が問題となる。
スキューを小さく抑える手法は、クロック供給回路から
各半導体集積回路までの遅延素子の数を等しくし、また
は、配線の長さを等しくする、位相制御ループを用いて
フィードバック制御をする、など数多く提案され実用化
されている。また、高調波輻射の抑制には、半導体集積
回路の入力端を抵抗素子で終端するなどの手法が取られ
ている。このようなクロック信号関連の技術について
は、例えば、特開昭６３−１０７３１６号公報、特開平
８−１６３１１０号公報、特開平２−１６８３０８号公
報、及び特開平６−９７７８８号公報などに開示されて
いる。

【０００３】

【発明が解決しようとする課題】しかし近年、クロック
信号の周波数が数百ＭＨｚになる装置が現れ、上記のよ
うなクロックスキューの低減手法、高調波輻射の抑圧手
法が、実現困難になってきた。また、クロック信号を品
質良く分配するために半導体集積回路の内外で、多段の
バッファ回路が用いられている。

【０００４】ここで、半導体集積回路における従来のク
ロック信号分配系の等価回路を図３に示す。図３におい
て、参照符号Ｒ１，Ｒ２，Ｒ３，Ｒ４は配線抵抗を、Ｃ
１，Ｃ２，Ｃ３，Ｃ４は負荷容量を、ＢＦ１，ＢＦ２，
ＢＦ３はクロックバッファをそれぞれ示している。配線
は最小線幅が使われるので、配線抵抗Ｒ１，Ｒ２，Ｒ
３，Ｒ４は最大数百オームになる。これらの配線抵抗Ｒ
１，Ｒ２，Ｒ３，Ｒ４は、負荷容量Ｃ１，Ｃ２，Ｃ３，
Ｃ４との組み合わせにより、遅延回路を構成して、クロ
ックスキューの原因になる。通常、クロックスキューを
抑えるために、全ての負荷に同じ遅延が加わるようにク
ロックバッファの段数を調節する。クロック入力から負
荷に至るクロック分配系回路の、全負荷容量は時には数
百ｐＦにも達し、その充放電にかかる消費電力は半導体
集積回路の動作時の電力の数十％にもなる。

【０００５】例えば、１９９５年アイ・イー・イー・イ
ーインターナショナルソリッド・ステートサーキ
ッツコンファレンスのプロシーディングズ、第１８２
〜１８３頁（Proceedings of 1995 IEEE International
Solid-State Circuit Conference, pp.182-183, Feb.,
1995)に記載されているハイエンドＲＩＳＣでは、全体
の消費電力が５０Ｗ、クロック信号系の最終段の負荷が
３．７５ｎＦ、クロック信号の周波数が３００ＭＨｚ、
電源電圧が３．３Ｖで動作し、このクロック信号系の最
終段まで全ての負荷を駆動する消費電力は４０％に達す
ると推定される。

【０００６】このため、クロック信号入力からバッファ
回路を介してクロック負荷に至るクロック分配系回路で
消費する電力が大きくなり、電子装置全体もしくは半導
体集積回路全体に占める割合が数十％にも達するように
なってきた。

【０００７】そこで、本発明の目的は、品質の高いクロ
ック信号、すなわち、スキューが小さく高調波輻射のな
いクロック信号を、消費電力の低い回路手段で実現する
ことが可能な半導体集積回路およびそれを用いた電子装
置を提供することにある。

【０００８】

【課題を解決するための手段】前述した課題を解決する
ために、本発明に係る半導体集積回路は、クロック信号
が入力されるクロック入力端子と、入力されたクロック
信号を半導体チップ内部の所要箇所に供給するためのメ
ッシュ状配線層とを少なくとも備えた半導体集積回路に
おいて、メッシュ状配線層とクロック入力端子とをクロ
ックバッファを介さずに直接接続するように構成したも
のである。すなわち、純粋な容量性で抵抗成分の極めて
低い入力インピーダンスのクロック入力端子を持つよう
に半導体集積回路を構成することである。配線層は、メ
ッシュ状にすることで、熱的、機械的なストレスに対す
る耐性を高めることができ、配線抵抗は十分小さくな
る。このため、クロックバッファを介さずに接続された
メッシュ状配線層のクロック入力端子から見た入力イン
ピーダンスは、純粋な容量性になる。

【０００９】電子装置を、このようにメッシュ状配線層
とクロック入力端子とをクロックバッファを介さずに接
続した半導体集積回路と、このクロック入力端子に接続
された誘導素子と、この誘導素子を介してクロック入力
端子にクロック信号を供給するように接続したクロック
供給回路とを有するものとし、そして、前記誘導素子と
半導体集積回路とからなる共振回路の共振周波数が、ク
ロック供給回路から供給されるクロック信号の周波数と
一致するように、誘導素子のインダクタンス値を調整可
能に構成すれば好適である。

【００１０】この場合、クロック供給回路を、前記共振
回路を負荷とする発振回路で構成してもよい。すなわ
ち、半導体集積回路のクロック入力容量を一部とした共
振回路と、その共振回路を負荷とする発振回路をクロッ
ク供給源とすることによって、その消費電力は、半導体
集積回路のクロック入力容量に依存しなくなる。クロッ
ク入力端子に充電された電荷は、放電されても共振回路
内に蓄積されて次の充電に使われる。従って、このよう
に構成される電子装置の消費電力は、充放電の過程で抵
抗分で熱に変わる成分のみであるので、極めて低くな
る。また、クロック入力端子部分は、共振周波数がクロ
ック信号の周波数と一致する共振回路を構成するので、
インピーダンス整合がとれることになる。このため、ク
ロック信号入力端子における反射がなくなる。

【００１１】また、電子装置を、クロック入力端子とメ
ッシュ状の配線層とがクロックバッファを介さずに接続
された複数の半導体集積回路と、この各半導体集積回路
のクロック入力端子にそれぞれ接続された独立の誘導素
子と、この各誘導素子を介して各半導体集積回路のクロ
ック入力端子にクロック信号を供給するためのクロック
供給回路と、これらの半導体集積回路の中の一つであっ
て位相の基準となるクロック信号が供給される半導体集
積回路のクロック信号とその他の各半導体集積回路に供
給されるクロック信号との位相差を検出する位相差検出
手段とを備えるものとし、この位相差検出手段の出力に
基づいて、その他の前記各半導体集積回路におけるクロ
ック信号の、前記基準となるクロック信号に対する位相
差が零となるように、その他の前記各半導体集積回路に
接続された各誘導素子のインダクタンス値をそれぞれ調
整可能に構成することもできる。

【００１２】また、前記電子装置において、誘導素子の
代わりとして複数の回路素子で構成した同調回路を用い
てもよい。

【００１３】

【発明の実施の形態】

＜実施の形態１＞本発明に係る半導体集積回路の好適な
実施の形態は、例えば、図１に示すように、クロック信
号が入力されるクロック入力端子ＣＫ＿Ｉと、入力され
たクロック信号を半導体チップ内部の所要箇所に供給す
るためのメッシュ状配線層１４とを少なくとも備えた半
導体集積回路において、メッシュ状配線層１４とクロッ
ク入力端子ＣＫ＿Ｉとがクロックバッファを介さずに接
続された構成とすることである。すなわち、クロック入
力端子ＣＫ＿Ｉから負荷となる半導体チップ内の各素子
にメッシュ状の配線層１４によりクロック信号を供給し
ている。

【００１４】図２に、半導体チップ内の配線層の断面構
造を示す。クロック配線はメッシュ状の配線とするた
め、それを挟んだ配線があると、配線効率が低下する。
このため、最も上の配線層、この例では第４配線層１４
を使ってクロック配線を形成している。クロックの負荷
となるゲート配線層１０には、第３配線層１３、第２配
線層１２、第１配線層１１を介して接続される。第４層
配線層１４を用いるクロック配線は、配線抵抗成分を十
分に小さくするために、メッシュ状とした。全面配線と
した場合は、配線の抵抗成分は小さくなるが、機械的、
熱的なストレスに弱いという欠点がある。

【００１５】図４は、図１に示したクロック信号分配系
の等価回路である。図３に示した従来例と異なりクロッ
クバッファはすべてなくなっている。メッシュ状配線と
すると共にクロックバッファをなくしたために、クロッ
ク入力端子から見たブロック間のクロック配線容量Ｃ４
は、従来例の図３に示した場合に比べて数十倍から数百
倍になるが、配線抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４は高々数
オームとなる。従って、クロック入力端子ＣＫ＿Ｉのイ
ンピーダンスは、抵抗成分のない純粋な容量性と見なす
ことができる。

【００１６】例えば、本発明に係る半導体集積回路のリ
ード端子の寄生インダクタンスＬを１ｎＨ／ｍｍ、クロ
ック供給配線を細かいメッシュ状にした場合の配線容量
Ｃは数百ｐＦとなるので仮に１００ｐＦとすれば、共振
周波数ｆは、ｆ＝１／｛２π（ＬＣ）^1/2｝の式より約
５００ＭＨｚ程度となる。従って、外付けに４ｎＨ程度
の誘導素子（コイル）を直列に付加すれば、共振周波数
ｆは１００ＭＨｚとなる。この外付けの誘導素子を可変
インダクタンスとすれば、１００ＭＨｚ程度〜５００Ｍ
Ｈｚ程度の周波数のクロック信号に対する共振周波数を
得ることが可能である。

【００１７】これに対して、従来のようにクロック入力
端子をクロックバッファを介してメッシュ状配線に接続
してクロック信号を内部に供給する構成の場合には、ク
ロック入力端子から見た容量Ｃは、数ｐＦ程度と小さく
なるため、共振周波数は数ＧＨｚと非常に高くなる。従
って、とてもクロック信号として使用できる周波数領域
ではなかった。従来はクロック信号と共振する共振回路
を構成して積極的に使用するという考え方はなかった。
逆に、従来は共振して回路に悪影響を与えないようにす
ると共に、前段とのインピーダンス不整合およびクロッ
クスキューを解消するために積極的にクロックバッファ
を挿入していた。

【００１８】なお、図１に示した端子ＣＫ＿Ｏはクロッ
ク信号をモニタする端子として使ってもよいし、更に配
線抵抗を減らすためのクロック入力端子として使っても
よい。クロック信号を２つの端子ＣＫ＿Ｉ，ＣＫ＿Ｏか
ら入力するようにした場合、単純計算で配線抵抗成分
は、１／２になる。

【００１９】＜実施の形態２＞本発明に係る電子装置の
好適な実施の形態は、例えば、図５に示すように、クロ
ック入力端子とメッシュ状配線とがクロックバッファを
介さずに接続した実施の形態１で述べた半導体集積回路
を複数個用いたシステムの構成である。前述のように各
半導体集積回路ＬＳＩ−１，ＬＳＩ−２，ＬＳＩ−３の
クロック入力端子ＣＫ＿Ｉからみたインピーダンスは、
純粋な容量性である。これに外付けの誘導素子（コイ
ル）を接続すると、容量と誘導素子により共振回路が構
成される。

【００２０】図５において、参照符号ＳＧはクロック信
号の供給源を示し、このクロック信号供給源ＳＧの出力
は、半導体集積回路ＬＳＩ−１，ＬＳＩ−３の各クロッ
ク入力端子ＣＫ＿Ｉへは、それぞれ外付けの可変インダ
クタンスＬ１，Ｌ３を介して接続され、半導体集積回路
ＬＳＩ−２のクロック入力端子ＣＫ＿Ｉへは外付けのコ
イルＬ２を介して接続される。半導体集積回路ＬＳＩ−
１，ＬＳＩ−３の各クロック出力モニタ端子ＣＫ＿Ｏに
は、それぞれ位相比較器ＰＤの一方の入力端子が接続さ
れ、各位相比較器ＰＤの他方の入力端子には半導体集積
回路ＬＳＩ−２のクロック出力モニタ端子ＣＫ＿Ｏが接
続される。更に、半導体集積回路ＬＳＩ＿１に接続され
た位相比較器ＰＤの出力は可変インダクタンスＬ１へフ
ィードバックされ、半導体集積回路ＬＳＩ＿３に接続さ
れた位相比較器ＰＤの出力は可変インダクタンスＬ３へ
フィードバックされるように構成されている。

【００２１】このように構成される電子回路において、
各半導体集積回路ＬＳＩ−１，ＬＳＩ−２，ＬＳＩ−３
のクロック入力端子ＣＫ＿Ｉに接続されるメッシュ状配
線はクロック入力端子ＣＫ＿Ｉから見てそのインピーダ
ンスはそれぞれ純粋な容量２１，２２，２３として見な
せる。従って、前述したように各容量２１，２２，２３
と各コイルＬ１，Ｌ２，Ｌ３とで、それぞれ共振回路を
構成している。ここで、半導体集積回路ＬＳＩ−２に接
続されるコイルＬ２の大きさは、共振回路の共振周波数
がクロック信号供給源ＳＧの周波数と一致するように設
計されている。共振回路は抵抗成分を最小にしてあるの
で、電力をほとんど消費しない。

【００２２】クロック信号の波形は、共振のＱが高いた
め正弦波に近くなっている。したがって、従来の矩形波
の場合に比較してエッジが明確でないので、半導体集積
回路内部で矩形波のクロック信号を再生した場合に、ス
キューが発生しやすい。そこで、クロック出力モニタ端
子ＣＫ＿Ｏから出力されるクロック信号と、基準となる
クロック信号との位相差を検出して、同調回路にフィー
ドバックすることにより、位相を整合することができ
る。図５においては、半導体集積回路ＬＳＩ−１とＬＳ
Ｉ−３のクロック出力モニタ端子ＣＫ＿Ｏから出力され
る各クロック信号をそれぞれの位相比較器ＰＤに入力
し、それぞれ基準となる半導体集積回路ＬＳＩ−２のク
ロック出力と同位相になるように各位相比較器ＰＤのそ
れぞれ２つのクロック入力信号の位相差に応じた出力電
圧により、可変インダクタンスＬ１，Ｌ３をフィードバ
ック制御している。

【００２３】位相比較器ＰＤは、アナログ乗算器と低域
通過フィルタで構成されている。位相の異なる同一周波
数の正弦波の積は、クロック周波数の２倍の成分と、位
相差に比例した直流成分を持つので、低域通過フィルタ
によって直流成分のみを抽出することにより、フィード
バックが容易となる。クロック信号のような交流成分は
配線のインダクタンス成分と抵抗成分や、コイルなどの
誘導素子の値によって位相シフトするのに対し、直流成
分は配線のインダクタンス分や抵抗分によって位相がシ
フトすることなくフィードバックされるため、各半導体
集積回路ＬＳＩ−１，ＬＳＩ−２，ＬＳＩ−３において
クロック信号に生じた位相差（スキュー）をなくするこ
とができる。

【００２４】図５の例では単純に、誘導素子を電圧に応
じて変化させて位相差をなくす場合を示したが、単一の
誘導素子の代わりに、多少複雑なインピーダンス整合回
路を用いてもよい。例えば、図７に示すように、よく知
られている構成の（ａ）π型整合回路、（ｂ）Ｔ型整合
回路、或いは（ｃ）自動調整可能なＴ型整合回路などを
用いることができる。特に（ｃ）の構成では、ダイオー
ドに逆方向バイアス電圧を制御電圧として印加すること
により、ダイオードの容量を調整できる。単一の誘導素
子では位相を制御するために値を変化すると、共振周波
数も同時に変化してしまう欠点があるが、インピーダン
ス整合回路を用いれば、共振周波数に対する感度を低く
抑えたまま位相を制御することができる。

【００２５】共振回路が抵抗成分を含まないので、前述
のように、電力をほとんど消費しないでクロック信号を
供給することができる反面、共振するクロック配線のイ
ンピーダンスは非常に高く、雑音の影響を強く受ける。
これを回避するためには、共振回路に抵抗成分を入れる
手法がある。この場合、消費電力は多少犠牲にせざるを
得ないが、抵抗を配線抵抗のように分布定数ではなく、
集中定数で扱うことができるので、設計は容易になる。

【００２６】なお、図６に示すように、実施の形態１で
述べた半導体集積回路と外付けのコイルで構成した共振
回路を負荷とする発振回路をクロックの供給源として備
えることもできる。図６において、クッロク入力端子Ｃ
Ｋ＿Ｉから見て純粋な容量性に見える各半導体集積回路
ＬＳＩ−１，ＬＳＩ−２，ＬＳＩ−３の容量２１，２
２，２３と、これらのクロック入力端子ＣＫ＿Ｉに接続
されたコイル３１，３２，３３とで、それぞれ共振回路
を構成している。この各共振回路は、発振回路用電源Ａ
−Ｖ_DDとＭＯＳトランジスタ４１，４２，４３の各ドレ
イン端子との間に挿入され、ＭＯＳトランジスタ４１，
４２，４３は各共振回路を負荷とする発振回路を構成し
ている。また、各ＭＯＳトランジスタ４１，４２，４３
は、ゲート端子同士及びソース端子同士を共通に接続し
た並列接続となっている。ＭＯＳトランジスタ４１，４
２，４３の各ドレイン端子とゲート端子の間に接続され
たコンデンサ５１，５２，５３は、フィードバックコン
デンサである。抵抗素子６１，６２，６３は、ＭＯＳト
ランジスタ５１，５２，５３の直流動作点を与えてい
る。ＭＯＳトランジスタ５１，５２，５３の共通ソース
端子に接続されているコンデンサ５４は、バイパスコン
デンサである。そして、ＭＯＳトランジスタ５１，５
２，５３の共通ゲート端子に接続されている水晶発振子
７０が、この発振回路の発振周波数を決めている。

【００２７】更に、図６において、図５に示したように
基準となるクロック信号との位相差を検出して、同調回
路にフィードバックするように、位相比較器ＰＤを設け
た構成にしてもよいことは言うまでもない。

【００２８】以上、本発明の好適な実施の形態について
説明したが、本発明は前記実施の形態に限定されること
なく、本発明の精神を逸脱しない範囲内において種々の
設計変更をなし得ることは勿論である。例えば図６で
は、ＭＯＳトランジスタとしてｎチャネルＭＯＳトラン
ジスタを用いて発振回路を構成した場合を説明したが、
電源Ａ−Ｖ_DDを負電源にし、ｐチャネルＭＯＳトランジ
スタを用いて発振回路を構成することもできる。

【００２９】

【発明の効果】前述した実施の形態から明らかなよう
に、本発明に係る半導体集積回路は半導体チップ内のク
ロック信号の配線系をメッシュ状にすると共に、クロッ
ク入力端子にクロックバッファを介さずに接続する構成
とした。これにより、純粋な容量性で抵抗成分の極めて
小さな入力インピーダンスのクロック入力端子を持つ半
導体集積回路を実現できる。

【００３０】クロック入力端子から見たインピーダンス
が純粋な容量性と見なせる上記半導体集積回路を用い、
その容量を含む共振回路を負荷とする発振回路をクロッ
ク信号発生回路とした本発明に係る電子装置は、従来、
半導体集積回路へのクロック信号分配に要していた消費
電力をゼロもしくは無視できる程度に小さくすることが
できる。

【００３１】また、本発明に係る電子装置は、クロック
周波数が高くなっても、上記半導体集積回路のクロック
入力端子を含む共振回路によりインピーダンス整合がと
れているので、クロック入力端子における反射がなく、
クロック信号の波形が乱れない。

【００３２】更に、本発明に係る電子装置では、上記共
振回路を負荷とする発振回路からのクロック信号は正弦
波になるので、輻射が抑えられる。

【００３３】また更に、本発明に係る電子装置は、基準
位相を与えるクロック信号と、実際に上記半導体集積回
路に供給されているクロック信号との位相差を検出する
位相比較器を設け、その出力の直流成分を、上記半導体
集積回路を含む共振回路にフィードバックして位相シフ
ト量を調整することによって、クロックスキューを抑え
ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路のメッシュ状クロ
ック配線とクロック入力端子との接続例を模式的に示し
た斜視図である。

【図２】図１に示した半導体集積回路におけるメッシュ
状クロック配線の構造を示す断面図である。

【図３】従来の半導体集積回路内のクロック分配系を示
す等価回路図である。

【図４】本発明に係る半導体集積回路内のクロック分配
系の等価回路図である。

【図５】図１に示した半導体集積回路を複数個用いて構
成した本発明に係る電子装置のクロック分配系の一例を
示す回路図である。

【図６】図１に示した半導体集積回路を複数個用いて構
成した本発明に係る電子装置の発振回路を含むクロック
分配系の別の例を示す回路図である。

【図７】図５に示した電子装置で単一の誘導素子の代わ
りに使用可能なインピーダンス整合回路の一例を示し、
（ａ）はπ型整合回路、（ｂ）はＴ型整合回路、（ｃ）
は自動調整可能なＴ型整合回路を示す回路図である。

【符号の説明】

１０…ゲート配線層、１１…第１層配線層、１２…第２層配線層、１３…第３層配線層、１４…第４層配線層（メッシュ状配線層）、２１，２２，２３…入力容量（クロック端子から見たメ
ッシュ状配線の容量）、３１，３２，３３…コイル、４１，４２，４３…ＭＯＳトランジスタ、５１，５２，５３…フィードバックコンデンサ、５４…バイパスコンデンサ、６１，６２，６３…抵抗素子、７０…水晶発振子、ＣＫ＿Ｉ…クロックの配線層に接続された端子（クロッ
ク入力端子）、ＣＫ＿Ｏ…クロックの配線層に接続された端子（クロッ
ク出力モニタ端子）、Ｒ１，Ｒ２，Ｒ３，Ｒ４…配線抵抗、Ｃ１，Ｃ２，Ｃ３，Ｃ４…配線容量（ゲート負荷容
量）、Ｌ１，Ｌ２，Ｌ３…誘導素子（コイル）、ＬＳＩ−１，ＬＳＩ−２，ＬＳＩ−３…本発明の半導体
集積回路、ＰＤ…位相比較器（アナログ乗算器）、Ａ−Ｖ_DD…発振回路用電源。

Claims

【特許請求の範囲】

【請求項１】クロック信号が入力されるクロック入力端
子と、入力された該クロック信号を半導体チップ内部の
所要箇所に供給するためのメッシュ状配線層とを少なく
とも備えた半導体集積回路において、前記メッシュ状配
線層と前記クロック入力端子とがクロックバッファを介
さずに接続されたことを特徴とする半導体集積回路。
【請求項２】クロック入力端子を備える請求項１記載の
半導体集積回路と、前記クロック入力端子に接続された
誘導素子と、該誘導素子を介して前記クロック入力端子
にクロック信号を供給するためのクロック供給回路とを
有し、前記誘導素子と前記半導体集積回路とからなる共
振回路の共振周波数が前記クロック供給回路から供給さ
れるクロック信号の周波数と一致するように、前記誘導
素子のインダクタンス値を調整可能に構成したことを特
徴とする電子装置。
【請求項３】前記クロック供給回路が、前記共振回路を
負荷とする発振回路で構成されて成る請求項２記載の電
子装置。
【請求項４】各々クロック入力端子を備える複数の請求
項１記載の半導体集積回路と、前記各半導体集積回路の
クロック入力端子にそれぞれ接続された独立の誘導素子
と、前記各誘導素子を介して前記各半導体集積回路のク
ロック入力端子にクロック信号を供給するためのクロッ
ク供給回路と、前記複数の半導体集積回路の中の一つで
あって位相の基準となるクロック信号が供給される半導
体集積回路のクロック信号とその他の前記各半導体集積
回路に供給されるクロック信号との位相差を検出する位
相差検出手段とを備え、該位相差検出手段の出力に基づ
いてその他の前記各半導体集積回路におけるクロック信
号の、前記基準となるクロック信号に対する位相差が零
となるように、その他の前記各半導体集積回路に接続さ
れた前記各誘導素子のインダクタンス値をそれぞれ調整
可能に構成したことを特徴とする電子装置。
【請求項５】前記誘導素子の代わりに複数の回路素子で
構成した同調回路を用いて成る請求項２〜４のいずれか
１項に記載の電子装置。