JPH118314A - クロック信号配線のツリー深さ最適化方法および装置 - Google Patents
クロック信号配線のツリー深さ最適化方法および装置Info
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- JPH118314A JPH118314A JP10107836A JP10783698A JPH118314A JP H118314 A JPH118314 A JP H118314A JP 10107836 A JP10107836 A JP 10107836A JP 10783698 A JP10783698 A JP 10783698A JP H118314 A JPH118314 A JP H118314A
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Abstract
(57)【要約】
【課題】 低消費電力のクロック信号配線を安定して供
給することができるツリー深さ最適化方法および装置を
提供する。 【解決手段】 各種のパラメータを入力する第１のステ
ップ、クロック信号配線の消費電力成分である貫通電流
成分ＰS、セル内消費電流成分ＰI、および配線消費電流
成分ＰWそれぞれをツリー深さｍを変数とする式で定義
する第２のステップ、クロック信号配線の消費電力Ｆを
貫通電流成分ＰS、セル内消費電流成分ＰI、および配線
消費電流成分ＰWの総和で定義する第３のステップ、消
費電力Ｆが最小となるツリー深さｍを算出する第４のス
テップを具備するクロック信号のツリー深さ最適化方法
である。
給することができるツリー深さ最適化方法および装置を
提供する。 【解決手段】 各種のパラメータを入力する第１のステ
ップ、クロック信号配線の消費電力成分である貫通電流
成分ＰS、セル内消費電流成分ＰI、および配線消費電流
成分ＰWそれぞれをツリー深さｍを変数とする式で定義
する第２のステップ、クロック信号配線の消費電力Ｆを
貫通電流成分ＰS、セル内消費電流成分ＰI、および配線
消費電流成分ＰWの総和で定義する第３のステップ、消
費電力Ｆが最小となるツリー深さｍを算出する第４のス
テップを具備するクロック信号のツリー深さ最適化方法
である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
クロック信号分配技術に関し、特に、低消費電力のクロ
ック信号分配を実現できるクロック信号配線のツリー深
さ最適化方法および装置に関する。
クロック信号分配技術に関し、特に、低消費電力のクロ
ック信号分配を実現できるクロック信号配線のツリー深
さ最適化方法および装置に関する。
【０００２】
【従来の技術】近年、半導体技術の飛躍的な進歩によ
り、半導体集積回路の大規模化、高速化がめざましい勢
いで進んでいる。このため、クロック信号が供給される
素子の数は増大し、またクロック信号の周波数の高速化
も図られている。
り、半導体集積回路の大規模化、高速化がめざましい勢
いで進んでいる。このため、クロック信号が供給される
素子の数は増大し、またクロック信号の周波数の高速化
も図られている。
【０００３】同期式システムでは、クロック信号の立上
がり・立下がりのタイミングを基準として動作タイミン
グの正常な動作を実現している。理想的なクロック信号
の分配は半導体基板上のいずれの場所においてもまった
く同じクロック信号を供給することである。しかし、現
実には配線抵抗や配線容量によりクロック信号の伝搬に
遅れ（ディレイ）が生じてしまう。このため、クロック
信号の入力から最も近い素子に供給されるクロック信号
と最も遠い素子に供給されるクロック信号との間には到
達時間差（スキュー）が生じる。スキューが大きいと同
期式システムは同期動作をとることができなくなってし
まう。したがって、クロック信号分配にはディレイをで
きるだけ小さくし、スキューを最小とすることが要求さ
れる。
がり・立下がりのタイミングを基準として動作タイミン
グの正常な動作を実現している。理想的なクロック信号
の分配は半導体基板上のいずれの場所においてもまった
く同じクロック信号を供給することである。しかし、現
実には配線抵抗や配線容量によりクロック信号の伝搬に
遅れ（ディレイ）が生じてしまう。このため、クロック
信号の入力から最も近い素子に供給されるクロック信号
と最も遠い素子に供給されるクロック信号との間には到
達時間差（スキュー）が生じる。スキューが大きいと同
期式システムは同期動作をとることができなくなってし
まう。したがって、クロック信号分配にはディレイをで
きるだけ小さくし、スキューを最小とすることが要求さ
れる。
【０００４】クロック信号を分配する方法として、Ｈ−
ツリー状の配線経路（以下、Ｈ−ツリーという）による
クロック信号分配方法が知られている（S.Dhar,et al:R
eduction of clock delays in VLSI structions.,Proc.
IEEE Int.Conf.on ComputerDesign,1984 ）。さらに、
それを発展させた特願平３−０３０７２１号公報及び特
願平３−１３７８５１号公報に記載されたクロック信号
分配方法が知られている。
ツリー状の配線経路（以下、Ｈ−ツリーという）による
クロック信号分配方法が知られている（S.Dhar,et al:R
eduction of clock delays in VLSI structions.,Proc.
IEEE Int.Conf.on ComputerDesign,1984 ）。さらに、
それを発展させた特願平３−０３０７２１号公報及び特
願平３−１３７８５１号公報に記載されたクロック信号
分配方法が知られている。
【０００５】これらＨ−ツリーによるクロック信号分配
方法では多段バッファリングを用いるのが一般的であ
る。多段バッファリングはディレイの低減化を目的とし
て行われる。多段バッファリングは幾段かのバッファセ
ルをクロック信号配線の分岐点に適宜挿入し、そのバッ
ファセルを介して各素子にクロック信号供給用素子（ル
ートドライバー）から供給されるクロック信号を分配す
る方法である。この方法では、たとえば初段目のバッフ
ァセルは２段目のバッファセルを駆動し、２段目のバッ
ファセルは３段目のバッファセルを駆動する。以下同様
にして、最下段のバッファセルを駆動する。最下段のバ
ッファセルは各素子を直接駆動するものであり、グルー
プ化された素子または素子群（以下、グループという）
にクロック信号を直接供給する。各グループ内ではディ
レイ低減のためにＨ−ツリーは採用されず、最短経路の
配線が施される。なお、「グループ」は「クラスタ」と
呼ぶ場合もある。
方法では多段バッファリングを用いるのが一般的であ
る。多段バッファリングはディレイの低減化を目的とし
て行われる。多段バッファリングは幾段かのバッファセ
ルをクロック信号配線の分岐点に適宜挿入し、そのバッ
ファセルを介して各素子にクロック信号供給用素子（ル
ートドライバー）から供給されるクロック信号を分配す
る方法である。この方法では、たとえば初段目のバッフ
ァセルは２段目のバッファセルを駆動し、２段目のバッ
ファセルは３段目のバッファセルを駆動する。以下同様
にして、最下段のバッファセルを駆動する。最下段のバ
ッファセルは各素子を直接駆動するものであり、グルー
プ化された素子または素子群（以下、グループという）
にクロック信号を直接供給する。各グループ内ではディ
レイ低減のためにＨ−ツリーは採用されず、最短経路の
配線が施される。なお、「グループ」は「クラスタ」と
呼ぶ場合もある。
【０００６】しかし、上述したクロック信号分配方法で
はクロック信号配線で消費される電力について何等配慮
されていない。
はクロック信号配線で消費される電力について何等配慮
されていない。
【０００７】このため、バッファセルの寸法、具体的に
は、バッファセルを構成するＣＭＯＳトランジスタのゲ
ート長、ゲート幅、あるいは配線幅を最適化することで
クロック信号配線で消費される電力を低減する方法が提
案されている（J.Cong,et al:Simulataneous Driver an
d Wire Sizing for Performance and Power Optimizati
on.,Proc.IEEE Int.Conf.on CAD,1994）。しかし、この
方法では多段バッファリングされていないＨ−ツリーに
基づいてゲート長等の最適化が行われており、多段バッ
ファリングされたＨ−ツリーには用いることはできな
い。
は、バッファセルを構成するＣＭＯＳトランジスタのゲ
ート長、ゲート幅、あるいは配線幅を最適化することで
クロック信号配線で消費される電力を低減する方法が提
案されている（J.Cong,et al:Simulataneous Driver an
d Wire Sizing for Performance and Power Optimizati
on.,Proc.IEEE Int.Conf.on CAD,1994）。しかし、この
方法では多段バッファリングされていないＨ−ツリーに
基づいてゲート長等の最適化が行われており、多段バッ
ファリングされたＨ−ツリーには用いることはできな
い。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来のクロック信号分配方法では、クロック信号配線で
消費される電力については何等考慮されていなかった。
従来のクロック信号分配方法では、クロック信号配線で
消費される電力については何等考慮されていなかった。
【０００９】本発明は、上記事情に鑑みて成されたもの
であり、その目的とするところは、クロック信号配線の
消費電力が最小となるツリー深さを容易かつ迅速に算出
することにより、低消費電力化の半導体集積回路を安定
して供給することができるツリー深さ最適化方法および
装置を提供することである。
であり、その目的とするところは、クロック信号配線の
消費電力が最小となるツリー深さを容易かつ迅速に算出
することにより、低消費電力化の半導体集積回路を安定
して供給することができるツリー深さ最適化方法および
装置を提供することである。
【００１０】本発明の他の目的は、ツリー深さを設計者
の経験に頼ることなく数値計算で求めることにより、設
計時間を短縮し、それにより半導体装置開発の早期化、
製造コストの削減を図ることができるツリー深さ最適化
方法および装置を提供することである。
の経験に頼ることなく数値計算で求めることにより、設
計時間を短縮し、それにより半導体装置開発の早期化、
製造コストの削減を図ることができるツリー深さ最適化
方法および装置を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、図６に示すように、各種のパラメータを入
力する第１のステップと、クロック信号配線の消費電力
成分である貫通電流成分ＰS、セル内消費電流成分ＰI、
および配線消費電流成分ＰWのそれぞれをツリー深さｍ
を変数とする式で定義する第２のステップと、クロック
信号配線の消費電力Ｆを前記貫通電流成分ＰS、セル内
消費電流成分ＰI、および配線消費電流成分ＰWの総和で
定義する第３のステップと、クロック信号配線の消費電
力Ｆが最小となるツリー深さを算出する第４のステップ
とを少なくとも有するツリー深さの最適化方法であるこ
とを特徴とする。ここで、「各種のパラメータ」とは、
前記貫通電流成分ＰS、セル内消費電流成分ＰI、および
配線消費電流成分ＰWをツリー深さｍを変数とする式で
定義する際に必要とされる各種の数値のことである。た
とえば、後述する貫通電流による傾きの係数Ｋ、クロッ
ク信号の供給を受ける素子の総和Ｎ等である。
に本発明は、図６に示すように、各種のパラメータを入
力する第１のステップと、クロック信号配線の消費電力
成分である貫通電流成分ＰS、セル内消費電流成分ＰI、
および配線消費電流成分ＰWのそれぞれをツリー深さｍ
を変数とする式で定義する第２のステップと、クロック
信号配線の消費電力Ｆを前記貫通電流成分ＰS、セル内
消費電流成分ＰI、および配線消費電流成分ＰWの総和で
定義する第３のステップと、クロック信号配線の消費電
力Ｆが最小となるツリー深さを算出する第４のステップ
とを少なくとも有するツリー深さの最適化方法であるこ
とを特徴とする。ここで、「各種のパラメータ」とは、
前記貫通電流成分ＰS、セル内消費電流成分ＰI、および
配線消費電流成分ＰWをツリー深さｍを変数とする式で
定義する際に必要とされる各種の数値のことである。た
とえば、後述する貫通電流による傾きの係数Ｋ、クロッ
ク信号の供給を受ける素子の総和Ｎ等である。
【００１２】前記貫通電流成分ＰSは、 ＰS＝Ｋ×（Ｃ0／２m）×（Ｎ／２m）×ｆ×Ｖ2 なる式で与えられる。ここで、ｍはツリー深さ、Ｋは貫
通電流による傾きの係数、Ｃ0はクロック信号の供給を
受ける素子すべてを最短経路で接続した際の配線容量と
クロック信号の供給を受ける素子すべての入力端子の負
荷容量とを合計した負荷容量、Ｎはクロック信号の供給
を受ける素子の総和、ｆはクロック周波数、Ｖは電源電
圧である。
通電流による傾きの係数、Ｃ0はクロック信号の供給を
受ける素子すべてを最短経路で接続した際の配線容量と
クロック信号の供給を受ける素子すべての入力端子の負
荷容量とを合計した負荷容量、Ｎはクロック信号の供給
を受ける素子の総和、ｆはクロック周波数、Ｖは電源電
圧である。
【００１３】前記セル内消費電流成分ＰIは、 ＰI＝ＢPWR×２m×ｆ×Ｖ2 なる式で与えられる。ここで、ｍはツリー深さ、ＢPWR
はグループ内のクロック信号の供給を受ける素子を駆動
するバッファセル内部の１個当たりの周波数当たりの消
費電流、ｆはクロック周波数、Ｖは電源電圧である。
はグループ内のクロック信号の供給を受ける素子を駆動
するバッファセル内部の１個当たりの周波数当たりの消
費電流、ｆはクロック周波数、Ｖは電源電圧である。
【００１４】前記配線消費電流成分ＰWは、
【数３】ＰW＝（（Ａ×２(m/2)-1−１）×Ｌ×Ｃunit＋
２m×Ｃin）×ｆ×Ｖ2 なる式で与えられる。ここで、ｍはツリー深さ、Ｌはク
ロック信号の供給を受ける素子が分布する矩形領域の長
辺と短辺の平均値、Ｃunitはクロック信号配線の単位長
さ当たりの容量、Ｃinはクロック信号の供給を受ける素
子１個当たりの入力端子の負荷容量、Ａはツリー深さに
よる配線長の係数、ｆはクロック周波数、Ｖは電源電圧
である。
２m×Ｃin）×ｆ×Ｖ2 なる式で与えられる。ここで、ｍはツリー深さ、Ｌはク
ロック信号の供給を受ける素子が分布する矩形領域の長
辺と短辺の平均値、Ｃunitはクロック信号配線の単位長
さ当たりの容量、Ｃinはクロック信号の供給を受ける素
子１個当たりの入力端子の負荷容量、Ａはツリー深さに
よる配線長の係数、ｆはクロック周波数、Ｖは電源電圧
である。
【００１５】また、上記第３のステップで行われるツリ
ー深さの算出は、上記ＰS、ＰI、ＰWの３つの式の総和
Ｆ（＝ＰS＋ＰI＋ＰW）をツリー深さｍについて微分し
た∂Ｆ／∂ｍを用いて、 ∂Ｆ／∂ｍ＝０ なる式の解を数値計算で求め、その解をツリー深さとす
れば良い。
ー深さの算出は、上記ＰS、ＰI、ＰWの３つの式の総和
Ｆ（＝ＰS＋ＰI＋ＰW）をツリー深さｍについて微分し
た∂Ｆ／∂ｍを用いて、 ∂Ｆ／∂ｍ＝０ なる式の解を数値計算で求め、その解をツリー深さとす
れば良い。
【００１６】上記構成によれば、上記ＰS、ＰI、ＰWの
３つの式の総和で与えられるクロック信号配線の消費電
力を最小とするツリー深さを容易に求めることができ
る。つまり、熟練設計者の経験に頼ることなく、低消費
電力化に最適なツリー深さを迅速に求めることが可能と
なる。したがって、設計時間を短縮し、それにより半導
体装置開発の早期化、製造コストの削減を図ることがで
きる。
３つの式の総和で与えられるクロック信号配線の消費電
力を最小とするツリー深さを容易に求めることができ
る。つまり、熟練設計者の経験に頼ることなく、低消費
電力化に最適なツリー深さを迅速に求めることが可能と
なる。したがって、設計時間を短縮し、それにより半導
体装置開発の早期化、製造コストの削減を図ることがで
きる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１８】図１は本発明に係るＨ−ツリー状のクロッ
ク信号配線の平面図である。このＨ−ツリーは完全対称
Ｈ−ツリーと呼ばれている。このクロック信号配線はＨ
の形の配線（太線）を繰り返したものである。クロック
信号配線はクロック信号供給用素子（ルートドライバ
ー）１から供給されるクロック信号を各素子（ここで
は、フリップフロップとする）に分配する。少なくとも
１個以上のフリップフロップから構成されるグループ３
は、クロック信号配線によって対称形に等しい長さで２
個ずつ結線されている。また、図示はしないが、クロッ
ク信号配線の分岐点にはバッファセルが適宜配置されて
いる。そして、最下段のバッファセルがそれぞれに対応
するグループ３内の各フリップフロップにクロック信号
を直接供給する。
ク信号配線の平面図である。このＨ−ツリーは完全対称
Ｈ−ツリーと呼ばれている。このクロック信号配線はＨ
の形の配線（太線）を繰り返したものである。クロック
信号配線はクロック信号供給用素子（ルートドライバ
ー）１から供給されるクロック信号を各素子（ここで
は、フリップフロップとする）に分配する。少なくとも
１個以上のフリップフロップから構成されるグループ３
は、クロック信号配線によって対称形に等しい長さで２
個ずつ結線されている。また、図示はしないが、クロッ
ク信号配線の分岐点にはバッファセルが適宜配置されて
いる。そして、最下段のバッファセルがそれぞれに対応
するグループ３内の各フリップフロップにクロック信号
を直接供給する。
【００１９】このようなＨ−ツリー状のクロック信号配
線は、その対称性から、各グループのディレイを等しく
することができる。
線は、その対称性から、各グループのディレイを等しく
することができる。
【００２０】次に、図１に示すクロック信号配線で消費
される電力について説明する。
される電力について説明する。
【００２１】まず、多段バッファリングされたＨ−ツリ
ー状のクロック信号配線の消費電力は、主として次の３
つの成分に分けられる。
ー状のクロック信号配線の消費電力は、主として次の３
つの成分に分けられる。
【００２２】（Ａ）過渡的な貫通電流に関わる電力成分
（貫通電流成分と呼ぶ）：ＰS （Ｂ）バッファセル内部の消費電流に関わる電力成分
（セル内消費電流成分と呼ぶ）：ＰI （Ｃ）クロック信号配線の負荷容量の充放電電流に関わ
る電力成分（配線消費電流成分と呼ぶ）：ＰW 以下、上記の各成分について説明する。
（貫通電流成分と呼ぶ）：ＰS （Ｂ）バッファセル内部の消費電流に関わる電力成分
（セル内消費電流成分と呼ぶ）：ＰI （Ｃ）クロック信号配線の負荷容量の充放電電流に関わ
る電力成分（配線消費電流成分と呼ぶ）：ＰW 以下、上記の各成分について説明する。
【００２３】まず、（Ａ）の貫通電流成分ＰSについて
説明する。フリップフロップ、バッファセルおよびルー
トドライバーはＣＭＯＳトランジスタで構成されるのが
一般的である。ＣＭＯＳトランジスタはｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタとから構成される。ＰS
はｐＭＯＳトランジスタ、ｎＭＯＳトランジスタがとも
にオンしてしまうことで流れる貫通電流によって消費さ
れる電力である。貫通電流による消費電力の中では、フ
リップフロップの貫通電流によるものが支配的である。
したがって、フリップフロップにおける貫通電流を小さ
くすれば、ＰSは低減される。フリップフロップにおけ
る貫通電流はグループの負荷容量に依存し、負荷容量が
小さいほど貫通電流は小さくなる。これはグループの負
荷容量が小さいほど、クロック信号の入力波形の鈍りが
小さくなるためである。各グループの負荷容量はグルー
プに含まれるフリップフロップの数が少ないほど小さく
なる。したがって、１つのグループに含まれるフリップ
フロップの数を少なくすれば、ＰSを小さくできる。
説明する。フリップフロップ、バッファセルおよびルー
トドライバーはＣＭＯＳトランジスタで構成されるのが
一般的である。ＣＭＯＳトランジスタはｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタとから構成される。ＰS
はｐＭＯＳトランジスタ、ｎＭＯＳトランジスタがとも
にオンしてしまうことで流れる貫通電流によって消費さ
れる電力である。貫通電流による消費電力の中では、フ
リップフロップの貫通電流によるものが支配的である。
したがって、フリップフロップにおける貫通電流を小さ
くすれば、ＰSは低減される。フリップフロップにおけ
る貫通電流はグループの負荷容量に依存し、負荷容量が
小さいほど貫通電流は小さくなる。これはグループの負
荷容量が小さいほど、クロック信号の入力波形の鈍りが
小さくなるためである。各グループの負荷容量はグルー
プに含まれるフリップフロップの数が少ないほど小さく
なる。したがって、１つのグループに含まれるフリップ
フロップの数を少なくすれば、ＰSを小さくできる。
【００２４】次に、（Ｂ）のセル内消費電流成分ＰIに
ついて説明する。ＰIはバッファセルが動作時に消費す
る電力のことである。各グループを駆動するバッファセ
ルが動作時に消費する電力が支配的である。したがっ
て、バッファセルの数を少なくすれば、言い換えれば、
バッファセルの段数を少なくすれば、ＰIを小さくでき
る。
ついて説明する。ＰIはバッファセルが動作時に消費す
る電力のことである。各グループを駆動するバッファセ
ルが動作時に消費する電力が支配的である。したがっ
て、バッファセルの数を少なくすれば、言い換えれば、
バッファセルの段数を少なくすれば、ＰIを小さくでき
る。
【００２５】最後に、（Ｃ）の配線消費電流成分ＰWに
ついて説明する。ＰWはクロック信号配線容量を充放電
する際に消費される電力である。クロック信号配線の配
線長を短くすれば、ＰWを小さくできる。
ついて説明する。ＰWはクロック信号配線容量を充放電
する際に消費される電力である。クロック信号配線の配
線長を短くすれば、ＰWを小さくできる。
【００２６】クロック信号配線で消費される電力は、上
記ＰS、ＰIおよびＰWの３つの成分の総和である。消費
電力をできるだけ小さくするために、３つの成分の総和
を最小にすれば良い。ここで、上記ＰS、ＰIおよびＰW
の３つの成分の総和は「ツリー深さ」に大きく依存す
る。ツリー深さはルートドライバーから最下段のバッフ
ァセルに至るまでのクロック信号配線の分岐の数を２の
乗数で表した際のその乗数である。たとえば、図１に示
すクロック信号配線では、ルートドライバー１からｇで
示す箇所に配置される最下段バッファセルに至るまで
ａ、ｂ、ｃ、ｄ、ｅ、ｆで示す箇所それぞれでクロック
信号配線の分岐が行われている。この場合、図２に示す
ように、分岐の数は６４（＝２6）個である。６４は２
の乗数で表せば２6であるので、ツリー深さは６とな
る。
記ＰS、ＰIおよびＰWの３つの成分の総和である。消費
電力をできるだけ小さくするために、３つの成分の総和
を最小にすれば良い。ここで、上記ＰS、ＰIおよびＰW
の３つの成分の総和は「ツリー深さ」に大きく依存す
る。ツリー深さはルートドライバーから最下段のバッフ
ァセルに至るまでのクロック信号配線の分岐の数を２の
乗数で表した際のその乗数である。たとえば、図１に示
すクロック信号配線では、ルートドライバー１からｇで
示す箇所に配置される最下段バッファセルに至るまで
ａ、ｂ、ｃ、ｄ、ｅ、ｆで示す箇所それぞれでクロック
信号配線の分岐が行われている。この場合、図２に示す
ように、分岐の数は６４（＝２6）個である。６４は２
の乗数で表せば２6であるので、ツリー深さは６とな
る。
【００２７】１つの最下段バッファセルに対して１つの
グループが対応するので、分岐の数はグループの数を意
味している。したがって、分岐の数を大きく、すなわち
ツリー深さを大きくすれば、グループの数は多くなる。
たとえば、ツリー深さを大きくするとグループの数は増
えるので、１つのグループに含まれるフリップフロップ
の数は減る。さらに、フリップフロップ数の減少によ
り、１つのグループ内ではフリップフロップ間を結ぶ配
線の長さは必然的に短くなる。したがって、各グループ
の負荷容量は小さくなり、ＰSも小さくなる。ところ
が、ルートドライバーと各グループを結ぶ配線が逆に長
くなる。さらに、挿入するバッファセルの数も増加す
る。したがって、ＰIおよびＰWは逆に大きくなる。
グループが対応するので、分岐の数はグループの数を意
味している。したがって、分岐の数を大きく、すなわち
ツリー深さを大きくすれば、グループの数は多くなる。
たとえば、ツリー深さを大きくするとグループの数は増
えるので、１つのグループに含まれるフリップフロップ
の数は減る。さらに、フリップフロップ数の減少によ
り、１つのグループ内ではフリップフロップ間を結ぶ配
線の長さは必然的に短くなる。したがって、各グループ
の負荷容量は小さくなり、ＰSも小さくなる。ところ
が、ルートドライバーと各グループを結ぶ配線が逆に長
くなる。さらに、挿入するバッファセルの数も増加す
る。したがって、ＰIおよびＰWは逆に大きくなる。
【００２８】一方、ツリー深さを小さくするとグループ
の数は減るので、クロック信号配線は全体としては短く
なる。また、挿入すべきバッファセルの数も減少する。
したがって、ＰIおよびＰWは小さくなる。ところが、逆
に、各グループに含まれるフリップフロップの数は増え
る。そして、各グループ内ではフリップフロップ間を結
ぶ配線が長くなる。したがって、各グループの負荷容量
は大きくなり、ＰSは逆に大きくなる。
の数は減るので、クロック信号配線は全体としては短く
なる。また、挿入すべきバッファセルの数も減少する。
したがって、ＰIおよびＰWは小さくなる。ところが、逆
に、各グループに含まれるフリップフロップの数は増え
る。そして、各グループ内ではフリップフロップ間を結
ぶ配線が長くなる。したがって、各グループの負荷容量
は大きくなり、ＰSは逆に大きくなる。
【００２９】上述のように、上記ＰS、ＰIおよびＰWは
ツリー深さに依存することは明らかである。しかし、ツ
リー深さの大小によって、すべての成分を同時に小さく
することはできない。したがって、上記３つの成分の総
和である消費電力が最小となるツリー深さを求めること
は現実には困難である。従来では、ツリー深さは、たと
えば、グループ内のフリップフロップ間の配線抵抗が無
視できる程度の大きさとなるように経験的に決められて
いた。それは、グループ内でクロック信号のディレイが
生じないようにするためである。しかしながら、クロッ
ク信号配線の消費電力については全く考慮されていな
い。また、最下段のみにバッファセルを挿入する場合に
は、できるだけグループの数、つまりバッファセルの数
が減るようにツリー深さを決定することが多い。グルー
プの数が減っても回路全体のディレイにはほとんど影響
がないからである。これによれば、バッファセルの数が
減るので、ＰIは小さくなる。しかしながら、グループ
の負荷容量は増えるので、ＰSは大きくなってしまう。
したがって、クロック信号配線で消費される電力が低減
されるとは限らない。
ツリー深さに依存することは明らかである。しかし、ツ
リー深さの大小によって、すべての成分を同時に小さく
することはできない。したがって、上記３つの成分の総
和である消費電力が最小となるツリー深さを求めること
は現実には困難である。従来では、ツリー深さは、たと
えば、グループ内のフリップフロップ間の配線抵抗が無
視できる程度の大きさとなるように経験的に決められて
いた。それは、グループ内でクロック信号のディレイが
生じないようにするためである。しかしながら、クロッ
ク信号配線の消費電力については全く考慮されていな
い。また、最下段のみにバッファセルを挿入する場合に
は、できるだけグループの数、つまりバッファセルの数
が減るようにツリー深さを決定することが多い。グルー
プの数が減っても回路全体のディレイにはほとんど影響
がないからである。これによれば、バッファセルの数が
減るので、ＰIは小さくなる。しかしながら、グループ
の負荷容量は増えるので、ＰSは大きくなってしまう。
したがって、クロック信号配線で消費される電力が低減
されるとは限らない。
【００３０】本発明は、上記ＰS、ＰIおよびＰWの各成
分をツリー深さを変数とする式で表わし、それらの総和
ができるだけ最小となるようなツリー深さを数値計算に
より求め、ツリー深さの最適化を行うものである。ツリ
ー深さをｍとすれば、各成分はそれぞれ次の式で与えら
れる。
分をツリー深さを変数とする式で表わし、それらの総和
ができるだけ最小となるようなツリー深さを数値計算に
より求め、ツリー深さの最適化を行うものである。ツリ
ー深さをｍとすれば、各成分はそれぞれ次の式で与えら
れる。
【００３１】（Ａ）ＰS ここで、Ｋは貫通電流による傾きの係数、Ｃ0はすべて
のフリップフロップを最短経路で接続した際の配線容量
とすべてのフリップフロップの入力端子の負荷容量とを
合計した負荷容量、Ｎはフリップフロップ数の総和、ｆ
はクロック周波数、Ｖは電源電圧である。
のフリップフロップを最短経路で接続した際の配線容量
とすべてのフリップフロップの入力端子の負荷容量とを
合計した負荷容量、Ｎはフリップフロップ数の総和、ｆ
はクロック周波数、Ｖは電源電圧である。
【００３２】なお、貫通電流による傾きの係数Ｋについ
ては更に補足説明を行う。貫通電流Ｉthroughはクロッ
ク信号が変化する際にｐＭＯＳトランジスタ、ｎＭＯＳ
トランジスタがともにオンしてしまうことによって第１
の電源電圧（たとえば、ＶDD）から第２の電源電圧（た
とえば、ＶSS）に流れる電流である。貫通電流Ｉthro
ughは次の式で与えられる。
ては更に補足説明を行う。貫通電流Ｉthroughはクロッ
ク信号が変化する際にｐＭＯＳトランジスタ、ｎＭＯＳ
トランジスタがともにオンしてしまうことによって第１
の電源電圧（たとえば、ＶDD）から第２の電源電圧（た
とえば、ＶSS）に流れる電流である。貫通電流Ｉthro
ughは次の式で与えられる。
【００３３】Ｉthrough＝Ｋ2×Ｔ …… （２） ここで、Ｋ2は貫通電流関数の傾き、Ｔはスリュー時間
（slew time）である。
（slew time）である。
【００３４】スリュー時間Ｔはクロック信号の電圧値が
第１の値から第２の値に変化する際に変化開始時から第
２の値に安定する時までに要する時間である。スリュー
時間Ｔは次の式で与えられる。
第１の値から第２の値に変化する際に変化開始時から第
２の値に安定する時までに要する時間である。スリュー
時間Ｔは次の式で与えられる。
【００３５】Ｔ＝Ｋ1×Ｃ …… （３） ここで、Ｋ1はクロック信号の立上り係数と立下がり係
数の平均値、Ｃはクロック信号の全負荷容量である。
数の平均値、Ｃはクロック信号の全負荷容量である。
【００３６】上記（２）、（３）式から次の式が与えら
れる。
れる。
【００３７】 ここで、貫通電流による傾きの係数ＫはＫ1×Ｋ2で与え
られるので、上記（４）式は次の式となる。
られるので、上記（４）式は次の式となる。
【００３８】Ｉthrough＝Ｋ×Ｃ …… （５） 上記（５）式から、貫通電流Ｉthroughはクロック信号
の全負荷容量Ｃに比例し、貫通電流による傾きの係数Ｋ
はＣに係る比例係数であることがわかる。
の全負荷容量Ｃに比例し、貫通電流による傾きの係数Ｋ
はＣに係る比例係数であることがわかる。
【００３９】（Ｂ）ＰI ＰI＝ＢPWR×２m×ｆ×Ｖ2 …… （６） ここで、ＢPWRはグループ内のフリップフロップを駆動
するバッファセル内部の１個当たりの周波数当たりの消
費電流、ｆはクロック周波数、Ｖは電源電圧である。
するバッファセル内部の１個当たりの周波数当たりの消
費電流、ｆはクロック周波数、Ｖは電源電圧である。
【００４０】（Ｃ）ＰW
【数４】 ＰW＝（Ｌap m×Ｃunit＋２m×Ｃin）×ｆ×Ｖ2 ＝（（Ａ×２(m/2)-1−１）×Ｌ×Ｃunit＋２m×Ｃin）
×ｆ×Ｖ2 ……（７） ここで、Ｌap mはツリー深さ
に対するクロック信号配線長の近似値、Ｌはフリップフ
ロップが分布する矩形領域の長辺と短辺の平均値、Ｃ
unitはクロック信号配線の単位長さ当たりの容量、Ｃin
はフリップフロップ１個当たりの入力端子の負荷容量、
Ａはツリー深さによる配線長の係数、ｆはクロック周波
数、Ｖは電源電圧である。
×ｆ×Ｖ2 ……（７） ここで、Ｌap mはツリー深さ
に対するクロック信号配線長の近似値、Ｌはフリップフ
ロップが分布する矩形領域の長辺と短辺の平均値、Ｃ
unitはクロック信号配線の単位長さ当たりの容量、Ｃin
はフリップフロップ１個当たりの入力端子の負荷容量、
Ａはツリー深さによる配線長の係数、ｆはクロック周波
数、Ｖは電源電圧である。
【００４１】なお、ツリー深さによる配線長の係数Ａに
ついては更に補足説明を行う。図３に示すように、フリ
ップフロップが分布する矩形領域５を正方形と仮定し、
その一辺の長さをＬとする。図３において、ルートドラ
イバー１から分岐ノード７までの配線長ｌ0は次式で与
えられる。
ついては更に補足説明を行う。図３に示すように、フリ
ップフロップが分布する矩形領域５を正方形と仮定し、
その一辺の長さをＬとする。図３において、ルートドラ
イバー１から分岐ノード７までの配線長ｌ0は次式で与
えられる。
【００４２】 ｌ0＝（１／２）×Ｌ ＝Ｌ／２ …… （８） 次に、部分配線９、１１、１３、１５、１７および１９
から構成される第１段目のＨ−ツリー２１の配線長ｌ1
は次式で与えられる。
から構成される第１段目のＨ−ツリー２１の配線長ｌ1
は次式で与えられる。
【００４３】 ｌ1＝（３／２）×Ｌ ＝（１／２0）×（３／２）×Ｌ ＝（３Ｌ）／２ …… （９） そして、図４に示すように、第２段目のＨ−ツリー２
３、第３段目のＨ−ツリー２５の配線長ｌ2、ｌ3は、そ
れぞれ次式で与えられる。
３、第３段目のＨ−ツリー２５の配線長ｌ2、ｌ3は、そ
れぞれ次式で与えられる。
【００４４】 ｌ2＝（１／２）×（３／２）×Ｌ ＝（１／２1）×（３／２）×Ｌ ＝（３Ｌ）／２2 …… （１０） ｌ3＝（１／２）×（１／２）×（３／２）×Ｌ ＝（１／２2）×（３／２）×Ｌ ＝（３Ｌ）／２3 …… （１１） 同様に考えれば、第ｋ段目のＨ−ツリーの配線長ｌkは
次式で与えられる。
次式で与えられる。
【００４５】 ｌk＝（１／２(k-1)）×（３／２）×Ｌ ＝（３Ｌ）／２k …… （１２） 上記（８）、（９）、（１０）、（１１）、（１２）式
を用いることにより、ルートドライバー１から第ｋ段目
のＨ−ツリーの末端までの総配線長Ｌkは次式で与えら
れる。なお、第ｋ段目のＨ−ツリーの個数は４k-1個で
ある。
を用いることにより、ルートドライバー１から第ｋ段目
のＨ−ツリーの末端までの総配線長Ｌkは次式で与えら
れる。なお、第ｋ段目のＨ−ツリーの個数は４k-1個で
ある。
【００４６】
【数５】 Ｌk＝（Ｌ／２）×（１＋（３／２）×（２k+1−２）） ＝（Ｌ／２）×（１＋（（３／２）×２k+1）−３） ＝Ｌ×（３×２k-1−１） …… （１３） 図４に示すように、分岐ノード７におけるツリー深さｍ
は０、分岐ノード１７におけるツリー深さｍは２、分岐
ノード２９におけるツリー深さｍは４、分岐ノード３１
におけるツリー深さｍは６である。したがって、上記
（１３）式で与えられる総配線長Ｌkは、実際にはツリ
ー深さが偶数のものである。そこで、上記（１３）式に
おいてｍ＝２ｋとおけば、ツリー深さｍを変数とする総
配線長Ｌmは次式で与えられる。
は０、分岐ノード１７におけるツリー深さｍは２、分岐
ノード２９におけるツリー深さｍは４、分岐ノード３１
におけるツリー深さｍは６である。したがって、上記
（１３）式で与えられる総配線長Ｌkは、実際にはツリ
ー深さが偶数のものである。そこで、上記（１３）式に
おいてｍ＝２ｋとおけば、ツリー深さｍを変数とする総
配線長Ｌmは次式で与えられる。
【００４７】 Ｌm＝Ｌ×（３×２(m/2)-1−１） …… （１４） 一方、ツリー深さｍが奇数の場合、たとえば、ｍ＝１の
場合、その総配線長は上記ｌ0と上記ｌ1との和から部分
配線１３、１５、１７および１９の合計の長さを引いた
ものである。ここで、部分配線１３、１５、１７および
１９は同じ長さであり、その長さｒ1は次式で与えられ
る。
場合、その総配線長は上記ｌ0と上記ｌ1との和から部分
配線１３、１５、１７および１９の合計の長さを引いた
ものである。ここで、部分配線１３、１５、１７および
１９は同じ長さであり、その長さｒ1は次式で与えられ
る。
【００４８】 ｒ1＝（１／２）×Ｌ×（１／２） ＝（１／２）×Ｌ×（１／２1） …… （１５） また、上記部分配線（部分配線１３、１５、１７および
１９）の数Ｎ1は分岐の数に一致し、次式で与えられ
る。
１９）の数Ｎ1は分岐の数に一致し、次式で与えられ
る。
【００４９】Ｎ1=２2 …… （１６） したがって、ツリー深さｍ＝１の場合、その配線長は上
記ｌ0と上記ｌ1との和から上記部分配線の長さｒ1を分
岐の数Ｎ1分だけ減じたものとなる。
記ｌ0と上記ｌ1との和から上記部分配線の長さｒ1を分
岐の数Ｎ1分だけ減じたものとなる。
【００５０】ツリー深さｍ＝３の場合には、その総配線
長は上記ｌ0、ｌ1および４個のｌ2との和から部分配線
３３の長さｒ2を分岐の数Ｎ2分だけ減じたものとなる。
ここで、ｒ2、Ｎ2は次式で与えられる。
長は上記ｌ0、ｌ1および４個のｌ2との和から部分配線
３３の長さｒ2を分岐の数Ｎ2分だけ減じたものとなる。
ここで、ｒ2、Ｎ2は次式で与えられる。
【００５１】 Ｎ2＝２4 …… （１８） 同様に考えれば、ツリー深さｍ＝２ｋ−１の場合、その
総配線長は上記ｌ0、ｌ1、４個のｌ2、１６個のｌ3、…
…および４k-1個のｌkの和から部分配線の長さｒkを分
岐の数Ｎk分だけ減じたものとなる。ここで、ｒk、Ｎk
は次式で与えられる。
総配線長は上記ｌ0、ｌ1、４個のｌ2、１６個のｌ3、…
…および４k-1個のｌkの和から部分配線の長さｒkを分
岐の数Ｎk分だけ減じたものとなる。ここで、ｒk、Ｎk
は次式で与えられる。
【００５２】 ｒk＝（１／２）×Ｌ×（１／２k） …… （１９） Ｎk＝２2k …… （２０） したがって、上記（１３）、（１９）、（２０）式か
ら、ツリー深さｍが奇数の場合の総配線長Ｌk'は次式で
与えられる。
ら、ツリー深さｍが奇数の場合の総配線長Ｌk'は次式で
与えられる。
【００５３】
【数６】 Ｌk'＝Ｌk-ｒk×Ｎk ＝Ｌ×（３×２k-1−１）−（１／２）×Ｌ×（１／２k）×２2k ＝Ｌ×（２×２k-1−１） …… （２１） 上記（２１）式においてｍ'＝２ｋ−１とおけば、ツリ
ー深さｍ'を変数とする総配線長Ｌm'は次式で与えられ
る。
ー深さｍ'を変数とする総配線長Ｌm'は次式で与えられ
る。
【００５４】 Ｌm'＝Ｌ×（２×２((m+1)/2)-1−１） ＝Ｌ×（２×２(m/2)-1×２1/2−１） ＝Ｌ×（２√２×２(m/2)-1−１） …… （２２） ツリー深さに対する総配線長を上記（１４）式で示され
たツリー深さが偶数の場合の総配線長Ｌmと上記（２
２）式で示されたツリー深さが奇数の場合の総配線長Ｌ
m'との平均値とすれば、ツリー深さｍにおける総配線長
の近似値Ｌap mは次式で与えられる。
たツリー深さが偶数の場合の総配線長Ｌmと上記（２
２）式で示されたツリー深さが奇数の場合の総配線長Ｌ
m'との平均値とすれば、ツリー深さｍにおける総配線長
の近似値Ｌap mは次式で与えられる。
【００５５】 したがって、上記（７）、（２３）式から、ツリー深さ
ｍによる配線長の係数Ａは（３＋２√２）／２となる。
ｍによる配線長の係数Ａは（３＋２√２）／２となる。
【００５６】Ｈ−ツリー状のクロック信号配線の消費電
力Ｆは、上記（１）、（６）、（７）式を用いることに
より、 Ｆ＝ＰS＋ＰI＋ＰW …… （２４） で表される。上記ＰS、ＰI、ＰWはすべてツリー深さｍ
を変数とする式である。したがって、消費電力Ｆを最小
とするツリー深さｍは、上記（２４）式をツリー深さｍ
について微分し、∂Ｆ／∂ｍ＝０としたときの多次方程
式を数学的に解いた解となる。なお、ここで求まるｍの
値は大抵の場合整数値とはならない。したがって、実際
には求まったｍの値に最も近い整数値をツリー深さとす
れば良い。
力Ｆは、上記（１）、（６）、（７）式を用いることに
より、 Ｆ＝ＰS＋ＰI＋ＰW …… （２４） で表される。上記ＰS、ＰI、ＰWはすべてツリー深さｍ
を変数とする式である。したがって、消費電力Ｆを最小
とするツリー深さｍは、上記（２４）式をツリー深さｍ
について微分し、∂Ｆ／∂ｍ＝０としたときの多次方程
式を数学的に解いた解となる。なお、ここで求まるｍの
値は大抵の場合整数値とはならない。したがって、実際
には求まったｍの値に最も近い整数値をツリー深さとす
れば良い。
【００５７】図５は本発明に係るツリー深さの最適化装
置を示す図である。図５に示すツリー深さの最適化装置
３５が具備するハードウェア構成としては、各種処理を
行うためのＣＰＵ（図示せず）と、キーボード、マウ
ス、ライトペン、またはフレキシブルディスク装置等の
入力装置３７と、メモリ装置やディスク装置等の外部記
憶装置（図示せず）と、ディスプレイ装置、プリンタ装
置等の出力装置３９等を備えた通常のコンピュータシス
テムを用いれば良い。
置を示す図である。図５に示すツリー深さの最適化装置
３５が具備するハードウェア構成としては、各種処理を
行うためのＣＰＵ（図示せず）と、キーボード、マウ
ス、ライトペン、またはフレキシブルディスク装置等の
入力装置３７と、メモリ装置やディスク装置等の外部記
憶装置（図示せず）と、ディスプレイ装置、プリンタ装
置等の出力装置３９等を備えた通常のコンピュータシス
テムを用いれば良い。
【００５８】図５に示すツリー深さの最適化装置３５が
具備するソフトウェア構成は、上述した貫通電流成分Ｐ
S、セル内消費電流成分ＰI、配線消費電流成分ＰWを定
義する手段４１と、前記定義された貫通電流成分ＰS、
セル内消費電流成分ＰI、配線消費電流成分ＰWを用いて
消費電力Ｆを定義する手段４３と、前記定義された消費
電力Ｆを用いてツリー深さｍを算出する手段４５とを具
備する。
具備するソフトウェア構成は、上述した貫通電流成分Ｐ
S、セル内消費電流成分ＰI、配線消費電流成分ＰWを定
義する手段４１と、前記定義された貫通電流成分ＰS、
セル内消費電流成分ＰI、配線消費電流成分ＰWを用いて
消費電力Ｆを定義する手段４３と、前記定義された消費
電力Ｆを用いてツリー深さｍを算出する手段４５とを具
備する。
【００５９】図６は本発明に係るツリー深さの最適化方
法の処理手順を示すフローチャートである。まず、ステ
ップ１において、上記各種のパラメータを入力する。各
種のパラメータとは上記貫通電流成分ＰS、セル内消費
電流成分ＰI、配線消費電流成分ＰWをツリー深さｍを変
数とする式で定義する際に必要とされる上記貫通電流に
よる傾きの係数Ｋ、フリップフロップの総和Ｎ、クロッ
ク周波数ｆ、電源電圧Ｖ等である。
法の処理手順を示すフローチャートである。まず、ステ
ップ１において、上記各種のパラメータを入力する。各
種のパラメータとは上記貫通電流成分ＰS、セル内消費
電流成分ＰI、配線消費電流成分ＰWをツリー深さｍを変
数とする式で定義する際に必要とされる上記貫通電流に
よる傾きの係数Ｋ、フリップフロップの総和Ｎ、クロッ
ク周波数ｆ、電源電圧Ｖ等である。
【００６０】次に、ステップ２において、入力されたパ
ラメータに基づいてツリー深さｍを変数とする上記貫通
電流成分ＰS、セル内消費電流成分ＰI、配線消費電流成
分ＰWの式を定義する。
ラメータに基づいてツリー深さｍを変数とする上記貫通
電流成分ＰS、セル内消費電流成分ＰI、配線消費電流成
分ＰWの式を定義する。
【００６１】次に、ステップ３において、定義された各
成分の式を用いて、クロック信号配線の消費電力Ｆの式
を定義する。
成分の式を用いて、クロック信号配線の消費電力Ｆの式
を定義する。
【００６２】最後に、定義された消費電力Ｆの式をツリ
ー深さｍについて微分し、∂Ｆ／∂ｍ＝０とした多次方
程式を解く。その解を消費電力Ｆを最小とするツリー深
さｍとして算出する。
ー深さｍについて微分し、∂Ｆ／∂ｍ＝０とした多次方
程式を解く。その解を消費電力Ｆを最小とするツリー深
さｍとして算出する。
【００６３】このように、本発明によれば、Ｈ−ツリー
状のクロック信号配線の消費電力の低減化を設計者の経
験に頼ることなく容易に、かつ迅速に実現することがで
きる。また、本発明によれば、設計時間を短縮し、それ
により半導体装置の製品開発の早期化、製造コストの削
減を図ることができる。
状のクロック信号配線の消費電力の低減化を設計者の経
験に頼ることなく容易に、かつ迅速に実現することがで
きる。また、本発明によれば、設計時間を短縮し、それ
により半導体装置の製品開発の早期化、製造コストの削
減を図ることができる。
【００６４】なお、本発明は現実の設計工程を開始する
前におけるコンピュータシステム等を用いたシミュレー
ションに関するものである。したがって、現実の設計工
程では、本発明により算出されたツリー深さを中心とし
て適宜調節を行い、実際に消費電力が最小となるツリー
深さを決定することになる。また、本発明は完全なＨ−
ツリーだけでなく、不完全なＨ−ツリー、すなわちＨ形
の配線の繰り返しが完全に行われていないものに対して
も適用可能である。
前におけるコンピュータシステム等を用いたシミュレー
ションに関するものである。したがって、現実の設計工
程では、本発明により算出されたツリー深さを中心とし
て適宜調節を行い、実際に消費電力が最小となるツリー
深さを決定することになる。また、本発明は完全なＨ−
ツリーだけでなく、不完全なＨ−ツリー、すなわちＨ形
の配線の繰り返しが完全に行われていないものに対して
も適用可能である。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
従来考慮されていなかったクロック信号配線の消費電力
をできるだけ小さくするツリー深さを設計者の経験に頼
ることなく容易に、かつ迅速に得ることができる。した
がって、設計時間の短縮、延いては製品開発の早期化お
よびコスト削減が可能となる。
従来考慮されていなかったクロック信号配線の消費電力
をできるだけ小さくするツリー深さを設計者の経験に頼
ることなく容易に、かつ迅速に得ることができる。した
がって、設計時間の短縮、延いては製品開発の早期化お
よびコスト削減が可能となる。
【図１】本発明に係るＨ−ツリー状のクロック信号配線
の平面図である。
の平面図である。
【図２】ツリー深さを説明するための図である。
【図３】配線消費電流成分におけるツリー深さによる配
線長係数を説明するための図である。
線長係数を説明するための図である。
【図４】配線消費電流成分におけるツリー深さによる配
線長係数を説明するための他の図である。
線長係数を説明するための他の図である。
【図５】本発明に係るツリー深さの最適化装置の構成を
示すブロック図である。
示すブロック図である。
【図６】本発明に係るツリー深さの最適化方法の処理を
示すフローチャートである。
示すフローチャートである。
１ クロック信号供給用素子 ３ グループ（クラスタ） ５ 矩形領域 ７、２７、２９、３１ 分岐ノード ９、１１、１３、１５、１７、１９、３３ 部分配線 ２１ 第１段目のＨ−ツリー ２３ 第２段目のＨ−ツリー ２５ 第３段目のＨ−ツリー ３５ ツリー深さ最適化装置 ３７ 入力装置 ３９ 出力装置 ４１ 貫通電流成分ＰS、セル内消費電流成分ＰI、配線
消費電流成分ＰWを定義する手段 ４３ 消費電力Ｆを定義する手段 ４５ ツリー深さｍを算出する手段
消費電流成分ＰWを定義する手段 ４３ 消費電力Ｆを定義する手段 ４５ ツリー深さｍを算出する手段
Claims (10)
- 【請求項１】 各種のパラメータを入力する第１のステ
ップと、 クロック信号配線の消費電力成分である、貫通電流に関
わる電力成分（以下、貫通電流成分という）ＰS、セル
内部の消費電流に関わる電力成分（以下、セル内消費電
流成分という）ＰI、および配線容量の充放電電流に関
わる電力成分（以下、配線消費電流成分という）ＰWそ
れぞれをツリー深さｍを変数とする式で定義する第２の
ステップと、 クロック信号配線の消費電力Ｆを前記貫通電流成分
ＰS、セル内消費電流成分ＰI、および配線消費電流成分
ＰWの総和で定義する第３のステップと、 クロック信号配線の消費電力Ｆが最小となるツリー深さ
ｍを算出する第４のステップとを具備することを特徴と
するクロック信号配線のツリー深さ最適化方法。 - 【請求項２】 クロック信号配線の消費電力成分である
貫通電流成分ＰS、セル内消費電流成分ＰI、および配線
消費電流成分ＰWそれぞれをツリー深さｍを変数とする
式で定義する第１の手段と、 クロック信号配線の消費電力Ｆを前記貫通電流成分
ＰS、セル内消費電流成分ＰI、および配線消費電流成分
ＰWの総和で定義する第２の手段と、 クロック信号配線の消費電力Ｆが最小となるツリー深さ
ｍを算出する第３の手段とを具備することを特徴とする
クロック信号配線のツリー深さ最適化装置。 - 【請求項３】 前記第４のステップでは、クロック信号
配線の消費電力Ｆの式をツリー深さｍについて微分を行
った∂Ｆ／∂ｍを用いて、ツリー深さｍを ∂Ｆ／∂ｍ＝０ なる式から算出することを特徴とする請求項１に記載の
クロック信号配線のツリー深さ最適化方法。 - 【請求項４】 前記第３の手段は、クロック信号配線の
消費電力Ｆの式をツリー深さｍについて微分を行った∂
Ｆ／∂ｍを用いて、ツリー深さｍを ∂Ｆ／∂ｍ＝０ なる式から算出することを特徴とする請求項２に記載の
クロック信号配線のツリー深さ最適化装置。 - 【請求項５】 前記貫通電流成分ＰSの式は、 ＰS＝Ｋ×（Ｃ0／２m）×（Ｎ／２m）×ｆ×Ｖ2 であることを特徴とする請求項３記載のクロック信号配
線のツリー深さ最適化方法。ただし、ｍはツリー深さで
あり、Ｋは貫通電流による傾きの係数であり、Ｃ0はク
ロック信号の供給を受ける素子すべてを最短経路で接続
した際の配線容量とクロック信号の供給を受ける素子す
べての入力端子の負荷容量とを合計した負荷容量であ
り、Ｎはクロック信号の供給を受ける素子の総和、ｆは
クロック周波数、Ｖは電源電圧である。 - 【請求項６】 前記セル内消費電流成分ＰIの式は、 ＰI＝ＢPWR×２m×ｆ×Ｖ2 であることを特徴とする請求項３記載のクロック信号配
線のツリー深さ最適化方法。ただし、ｍはツリー深さで
あり、ＢPWRはグループ内のクロック信号の供給を受け
る素子を駆動するバッファセル内部の１個当たりの周波
数当たりの消費電流であり、ｆはクロック周波数であ
り、Ｖは電源電圧である。 - 【請求項７】 前記配線消費電流成分ＰWの式は、 【数１】ＰW＝（（Ａ×２(m/2)-1−１）×Ｌ×Ｃunit＋
２m×Ｃin）×ｆ×Ｖ2 であることを特徴とする請求項３記載のクロック信号配
線のツリー深さ最適化方法。ただし、ｍはツリー深さで
あり、Ｌはクロック信号の供給を受ける素子が分布する
矩形領域の長辺と短辺の平均値であり、Ｃunitはクロッ
ク信号配線の単位長さ当たりの容量であり、Ｃinはクロ
ック信号の供給を受ける素子の入力端子の負荷容量であ
り、Ａはツリー深さによる配線長の係数であり、ｆはク
ロック周波数であり、Ｖは電源電圧である。 - 【請求項８】 前記貫通電流成分ＰSの式は、 ＰS＝Ｋ×（Ｃ0／２m）×（Ｎ／２m）×ｆ×Ｖ2 であることを特徴とする請求項４記載のクロック信号配
線のツリー深さ最適化装置。ただし、ｍはツリー深さで
あり、Ｋは貫通電流による傾きの係数であり、Ｃ0はク
ロック信号の供給を受ける素子すべてを最短経路で接続
した際の配線容量とクロック信号の供給を受ける素子す
べての入力端子の負荷容量とを合計した負荷容量であ
り、Ｎはクロック信号の供給を受ける素子の総和、ｆは
クロック周波数、Ｖは電源電圧である。 - 【請求項９】 前記セル内消費電流成分ＰIの式は、 ＰI＝ＢPWR×２m×ｆ×Ｖ2 であることを特徴とする請求項４記載のクロック信号配
線のツリー深さ最適化装置。ただし、ｍはツリー深さで
あり、ＢPWRはグループ内のクロック信号の供給を受け
る素子を駆動するバッファセル内部の１個当たりの周波
数当たりの消費電流であり、ｆはクロック周波数であ
り、Ｖは電源電圧である。 - 【請求項１０】 前記配線消費電流成分ＰWの式は、 【数２】ＰW＝（（Ａ×２(m/2)-1−１）×Ｌ×Ｃunit＋
２m×Ｃin）×ｆ×Ｖ2 であることを特徴とする請求項４記載のクロック信号配
線のツリー深さ最適化装置。ただし、ｍはツリー深さで
あり、Ｌはクロック信号の供給を受ける素子が分布する
矩形領域の長辺と短辺の平均値であり、Ｃunitはクロッ
ク信号配線の単位長さ当たりの容量であり、Ｃinはクロ
ック信号の供給を受ける素子の入力端子の負荷容量であ
り、Ａはツリー深さによる配線長の係数であり、ｆはク
ロック周波数であり、Ｖは電源電圧である。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107836A JPH118314A (ja) | 1997-04-25 | 1998-04-17 | クロック信号配線のツリー深さ最適化方法および装置 |
| US09/065,425 US6230300B1 (en) | 1997-04-25 | 1998-04-24 | Method and apparatus for the optimization of a tree depth for clock distribution in semiconductor integrated circuits |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-109424 | 1997-04-25 | ||
| JP10942497 | 1997-04-25 | ||
| JP10107836A JPH118314A (ja) | 1997-04-25 | 1998-04-17 | クロック信号配線のツリー深さ最適化方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118314A true JPH118314A (ja) | 1999-01-12 |
Family
ID=26447809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107836A Pending JPH118314A (ja) | 1997-04-25 | 1998-04-17 | クロック信号配線のツリー深さ最適化方法および装置 |
Country Status (2)
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| US (1) | US6230300B1 (ja) |
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-
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