KR100277903B1 - 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서 - Google Patents

Abstract

본 발명은 마이크로 프로세서의 최대 동작 속도를 사용하고, 그 범위내에서 최저의 오퍼레이션이 가능하도록 한 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서에 관한 것으로서, CPO 블록을 갖고 외부에서 인가되는 클럭신호에 상응하는 속도로 동작하는 마이크로 프로세서와, 상기 마이크로 프로세서의 CPO의 테스트 결과에 따라 마이크로 프로세서의 최대 동작 상태를 결정하는 결정 회로와, 상기 결정 회로의 출력 신호 또는 외부에서 제어하고 싶은 신호를 셀렉트하여 출력하는 먹스부와, 상기 먹스부의 출력 신호를 입력 신호로 받아 클럭 신호를 가변시키기 위한 제어 신호를 출력하는 제어부와, 그리고 상기 제어부의 제어 신호에 따라 클럭 신호를 가변하여 상기 마이크로 프로세서에 가변된 클럭 신호를 인가하는 PLL 회로를 포함하여 구성됨을 특징으로 한다.

Description

가변 클럭 오퍼레이션을 갖는 마이크로 프로세서{MICRO PROCESSOR HAVING VARIABLE CLOCK OPERATION}

본 발명은 마이크로 프로세서에 관한 것으로, 특히 마이크로 프로세서의 최대 동작(Perfermance)을 사용하고자 할 때 그 범위내에서 최저의 오퍼레이션(Operation)이 가능하도록 한 가변 클럭 오페레이션을 갖는 마이크로 프로세서에 관한 것이다.

일반적으로 마이크로 컴퓨터들은 구조상 서로 다르지만 하나의 공통된 부분은 마이크로 프로세서라는 칩을 가지고 있다는 것이다.

본래 마이크로 프로세서는 마이크로 컴퓨터의 능력을 결정하기 때문에 마이크로 컴퓨터의 심장부라 하며 이의 속도는 마이크로 컴퓨터의 최대 속도를 결정하고 이의 주소(Address)와 데이터 핀은 마이크로 컴퓨터의 메모리 용량과 워드의 크기를, 그리고 제어 핀(Control Pin)은 수행해야만 하는 입/출력(I/O) 인터페이싱(Interfacing)의 형태를 결정하고 있다.

상기와 같은 마이크로 프로세서는 다음과 같은 다양한 기능을 수행하고 있다.

즉, 마이크로 컴퓨터의 모든 부분에 타이밍과 제어신호를 제공하고, 메모리로부터 명령과 데이터를 페치(Fetch)하며, 데이터를 I/O장치로부터 또는 I/O장치에 전송하고, 명령어를 해독하며, 명령어에 의해 요구되는 산술·논리 연산을 수행하고, 리세트·인터럽트(Reset·Interrupt)와 같은 I/O에서 발생하는 제어신호에 응답한다.

이하, 첨부된 도면을 참고하여 종래 기술의 마이크로 프로세서를 설명하면 다음과 같다.

도 1은 종래 기술의 마이크로 프로세서를 나타낸 개략도이다.

도 1에 도시한 바와 같이, 종래의 마이크로 프로세서(10)는 외부에서 입력되는 고정된 메인 클럭(Main Clock)에 의해 마이크로 프로세서(10)의 동작 속도가 결정된다.

예를 들면, 마이크로 프로세서(10)에 외부에서 10~150MHz의 클럭을 차례로 인가하여 마이크로 프로세서(10)의 기능 동작이 성공적이면 패스(Pass)판정을 내리고 기능 동작이 되지 않으면 페일(Fail) 판정을 내려 마이크로 프로세서(10)의 동작 속도가 결정된다.

즉, 임의의 메인 클럭을 마이크로 프로세서(10)에 인가하여 각각의 마이크로 프로세서(10)가 패스판정을 받으면 다음 클럭을 인가함으로써 마이크로 프로세서(10) 고유의 동작 속도를 갖는다.

그렇지만, 고유의 동작 속도가 마이크로 프로세서(10)에 기록되어 있더라도 그 이상이나 그 이하의 동작 속도를 갖을 수가 있다.

그러나 상기와 같은 종래 기술의 마이크로 프로세서에 있어서 다음과 같은 문제점이 있었다.

즉, 고정된 메인 클럭에 의해서 마이크로 프로세서의 최대 동작 속도가 결정되어 있기 때문에 마이크로 프로세서의 최대 동작 속도를 사용하지 못한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 가변 클럭 오퍼레이션을 갖도록하여 마이크로 프로세서의 최대 동작 속도를 사용하고, 그 범위내에서 최저의 오퍼레이션이 가능하도록 한 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서를 제공하는데 그 목적이 있다.

도 1은 종래 기술의 마이크로 프로세서를 나타낸 개략도

도 2는 본 발명에 의한 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서를 나타낸 블록도

도 3은 도 2의 PLL 회로를 나타낸 블록도

도 4는 메인 CPU의 클럭 상태를 나타낸 타이밍도

도 5는 도 2의 결정 회로를 나타낸 구성도

도 6a는 결정 회로의 정상적인 동작의 최상 경로를 나타낸 타이밍도

도 6b는 결정 회로의 페일 동작을 나타낸 타이밍도

도면의 주요부분에 대한 부호의 설명

20 : 마이크로 프로세서 21 : CPO 블록

22 : PLL 회로 23 : 결정 회로

24 : 먹스부 25 : 제어부

26 : 저장부

상기와 같은 목적을 달성하기 위한 본 발명에 의한 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서는 CPO 블록을 갖고 외부에서 인가되는 클럭신호에 상응하는 속도로 동작하는 마이크로 프로세서와, 상기 마이크로 프로세서의 CPO의 테스트 결과에 따라 마이크로 프로세서의 최대 동작 상태를 결정하는 결정 회로와, 상기 결정 회로의 출력 신호 또는 외부에서 제어하고 싶은 신호를 셀렉트하여 출력하는 먹스부와, 상기 먹스부의 출력 신호를 입력 신호로 받아 클럭 신호를 가변시키기 위한 제어 신호를 출력하는 제어부와, 그리고 상기 제어부의 제어 신호에 따라 클럭 신호를 가변하여 상기 마이크로 프로세서에 가변된 클럭 신호를 인가하는 PLL 회로를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 의한 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서를 나타낸 블록도이다.

도 2에서와 같이, CPO(Critical Path Operation) 블록(21)이 내부에 구성된 마이크로 프로세서(20)와, 상기 마이크로 프로세서(20)의 입력 클럭은 PLL(Phase Locked Loop) 회로(22)의 출력 신호에 연결되어 있고, 상기 마이크로 프로세서(20)의 출력은 결정 회로(Decision Circuit)(23)의 입력되고 있으며, 상기 결정 회로(23)의 출력 신호는 먹스(MUX)부(24)의 입력이 되고 있고, 상기 먹스부(24)의 출력은 제어(Control)부(25)의 입력이 되고, 상기 제어부(25)의 출력은 PLL 회로(22)의 입력이 되어 전체적으로 하나의 루프가 구성된다.

한편, 상기 마이크로 프로세서(20)는 상기 PLL 회로(22)의 입력 클럭에 의해서 동작 속도가 결정되어지고, 상기 제어부(25)에 의해 출력되는 n 비트(Bit)의 데이터는 RAM(Random Access Memory)이나 레지스터등으로 이루어진 외부의 저장(Memory)부(26)에 기록하였다가 다시 제어부(25)로 인가할 수도 있다.

여기서 상기 저장부(26)에 기록되는 데이터를 외부에서 리드 또는 라이트할 수 있다.

그리고 상기 마이크로 프로세서(20)는 설계시에 마이크로 프로세서(20)의 최대 동작 속도를 예상하고, 상기 CPO 블록(21)을 시뮬레이션(Simulation)해서 적당한 마진을 갖도록 설계한다.

제조후에 상기 마이크로 프로세서(20)를 테스트(Test)하게 되는데 이때 시뮬레이션과 다르게 동작할 수 있으며, 특히 공정이 변함에 따라서 특성이 달라질 수 있다.

다시 말하면 예로 100MHz에서 동작하도록 설계가 되어 있다면 제조후 150MHz에서도 동작이 될 수 있는 것이 가능하다. 이 특성을 이용해서 마이크로 프로세서(20)내부에 CPO 블록(21)을 구성한다.

여기서 상기 CPO 블록(21)은 따로 하드웨어(Hard Ware)로 만들지 않고, 메인 클럭 싸이클(Main Clock Cycle)을 이용해서 패치(Fetch), 디코딩(Decoding), 실행(Excution), 메모리(Memory), 리드/라이트(Read/Write)의 반복 동작은 외부 저장부(26)에 넣어서 테스트하는 방법으로 상기 CPO 블록(21)을 테스트하고, 그 테스트 결과를 결정 회로(23)에 보내면 상기 결정 회로(23)에서 패스(Pass) 또는 페일(Fail)인지의 결과를 맞추어 보고 CPO 블록(21)이 이상이 없으면, 즉 패스이면 상기 제어부(25)에 업(UP) 펄스를 출력한다.

이어, 상기 결정 회로(23)의 UP 펄스를 받는 상기 제어부(25)에서는 PLL 회로(22)를 높은 주파수로 끌어 올리기 위한 제어 신호(프로그램에블 카운터의 드라이버 데이터)를 출력시켜주고, 상기 제어부(25)의 제어 신호를 받는 PLL 회로(22)는 더욱 높은 클럭으로 가변시키어 출력한다.

상기와 같은 동작은 루프를 이루면서 반복이 되며, 상기 CPO 블록(21)이 오동작을 일으키면, 즉 페일이 발생하면 다시 루프는 결정 회로(23)에 의해서 다운(DOWN) 펄스를 받게 되며 바로 전의 클럭으로 되돌아 가게된다.

이와 같이 한 번 루프를 돌면 저장부(26)에 스타트(Start)한 클럭 랭귀지(Clock Range)가 저장되며, 이것을 이용해서 외부에서 제어부(25)만을 억세스하여 클럭 신호를 마이크로 프로세서(20)에 공급하여 최대 동작 속도를 갖는 마이크로 프로세서(20)를 얻을 수 있다.

여기서 미설명한 먹스부(24)는 결정 회로(23)의 데이터를 패스시키거나 외부에서 제어하고 싶은 n 비트의 데이터를 셀렉트 신호(Sn)에 의해서 n 비트의 데이터를 상기 제어부(25)로 보낼 수 있도록 하기 위해서 제공된다.

도 3은 도 2의 PLL 회로를 나타낸 블록도이다.

도 3에 도시한 바와 같이, PLL 회로(22)는 기준클럭과 클럭신호의 위상을 비교하여 위상차에 의한 업/다운(Up/Down)신호를 출력하는 위상 검출기(Phase Detecter)(22a)와, 상기 위상 검출기(22a)에서 출력된 업/다운 신호를 입력으로 받아 아날로그 값으로 전환하는 전하 펌프(Charge Pump)부(22b)와, 상기 전하 펌프부(22b)에서 아날로그 값으로 변환된 값을 받아 고주파 성분을 제거하여 컨트롤 전압을 출력하는 로패스 필터(Low Pass Filter)부(22c)와, 상기 로패스 필터부(22c)에 의해 고주파가 제거된 컨트롤 전압을 받아 발진기의 동작 주파수를 가변하여 클럭신호를 출력하는 가변전압 발진기(Variale Controlled Oscillator ; 이하, VCO라 한다)(22d)와, 상기 VCO(22d)에서 출력되는 클럭신호를 다른 클럭신호로 나눈값에 비례하는 클록신호를 출력하여 위상 검출기(22a)로 출력하는 분할기(Driver)(22e)를 포함하여 구성된다.

상기와 같이 구성되는 PLL 회로(22)는 기준클럭과 클럭신호의 위상 차이가 위상 검출기(22a)에서 검출되어 업,다운 신호가 발생한다.

이어, 상기 위상 검출기(22a)의 업,다운 신호는 전하 펌프부(22b)를 통해 아날로그 값으로 바뀌고 로패스 필터부(22c)를 통과한 후 VCO(22d)의 컨트롤 전압으로 인가된다. 상기 컨트롤 전압은 VCO(22d)의 주파수를 변화시키어 클럭신호를 출력하게 된다.

즉, 클럭신호가 기준클럭 보다 느리면 업 신호가 발생하고 결과적으로 컨트롤 전압이 높아지며 클럭신호가 빨라져서 클럭신호가 기준클럭을 따라 잡게 된다(반대의 경우 다운 신호가 클럭 신호를 느리게 만든다).

한편, 상기 결정 회로(23)의 구성 및 동작을 설명하면 다음과 같다.

도 4는 메인 CPU의 클럭 상태를 나타낸 타이밍도이다.

도 4에서와 같이 각 오퍼레이션(T1은 명령 패치, T2는 디코딩, T3는 실행, T4는 메모리 억세스)에 걸리는 타임중에서 가장 긴 타임을 필보로 하는 것을 최상 경로(Critical Path)로 판정하며, 예를들어 메모리 억세스(Memory Access)가 9ns, 실행(Excution)이 8ns, 디코딩(Decoding)이 6ns, 명령 패치(Instruction Fetch)가 6ns의 타임을 가진다면 각 T1, T2, T3, T4의 주기가 10ns인 경우 최상 경로는 T4에 해당하는 메모리 억세스가 되며, 이 메모리 억세스가 통과하면 마이크로 프로세서는 정상적으로 클럭 주파수에서 동작한다.

이것을 설계할 때 게이트 레벨(Gate Level)을 등가적으로 딜레이 셀(Delay Cell)로 놓을 수 있으며, 여기서는 이것을 이용하여 도 5에서와 같이 결정 회로를 구성하였고, 도 6a는 도 5의 정상적인 동작의 최상 경로를 나타낸 타이밍도이고, 도 6b는 결정 회로의 페일 상태를 나타낸 타이밍도이다.

도 5에서와 같이 전원전압(V_DD)에 연결되고 외부의 클럭신호와 리세트 신호를 받아 출력하는 D-플립플롭(23a)과 클럭신호를 일정시간 만큼 딜레이시키어 상기 D-플립플롭(23a)에 리세트 신호를 출력하는 딜레이부(23b)로 구성되는 결정회로는 도 6a에서와 같이 일정한 주기로 동작하는 클럭에 리세트(Reset)의 파형이 로우(Low)이면 D-플립플롭(23a)의 출력신호는 항상 "Low"가 된다. 정상적인 클럭이 들어오고 딜레이부(23b)가 정상적으로 동작하면 출력신호는 계속 "Low"를 유지한다.

그러나 클럭이 점점 빨라져서 도 6b에서와 같이 최상 경로가 이 클럭안에 동작할 수 없는 상태가 되면서 D-플립플롭(23a)의 출력신호는 하이(High)로 올라가고 이것은 최상 경로 페일이라는 신호로 사용된다.

이것을 이용하여 최상 경로의 최대 랭귀지(Maximum Range)를 알 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서에 있어서 마이크로 프로세서를 설계하거나 제조한 후에 그 최대 동작 속도를 찾을 수 있기 때문에 그에 따른 데이터 처리량 및 처리 속도의 증가와 반대로 마이크로 프로세서가 쉬고 있을 때 클럭 신호를 아주 낮게 유지함으로써 파워(Power)를 줄일 수 있는 효과가 있다.

Claims (6)

1. CPO 블록을 갖고 외부에서 인가되는 클럭 신호에 상응하는 속도로 동작하는 마이크로 프로세서와,

   상기 마이크로 프로세서의 CPO 블록의 테스트 결과에 따라 마이크로 프로세서의 최대 동작 상태를 결정하는 결정 회로와,

   상기 결정 회로의 출력 신호 또는 외부에서 제어하고 싶은 신호를 셀렉트하여 출력하는 먹스부와,

   상기 먹스부의 출력 신호를 입력 신호로 받아 클럭 신호를 가변시키기 위한 제어 신호를 출력하는 제어부와,

   상기 제어부의 제어 신호에 따라 클럭 신호를 가변하여 상기 마이크로 프로세서에 가변된 클럭 신호를 인가하는 PLL 회로를 포함하여 구성됨을 특징으로 하는 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서.
2. 제 1 항에 있어서,

   상기 CPO 블록은 따로 하드웨어로 만들지 않고, 메인 클럭 싸이클을 이용해서 페치, 디코딩, 실행, 메모리, 리드/라이트의 반복 동작은 외부의 저장부에 기록해서 테스트하는 것을 특징으로 하는 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서.
3. 제 1 항에 있어서,

   상기 마이크로 프로세서는 상기 PLL 회로에서 가변된 클럭 신호에 의해서 동작 속도가 결정되는 것을 특징으로 하는 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서.
4. 제 1 항에 있어서,

   상기 CPO 블록을 테스트한 후 그 결과를 결정 회로에 보내어 상기 결과를 맞추어 보고 CPO 블록이 이상이 없으면 제어부에 업(UP) 신호를 출력하는 것을 특징으로 하는 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서.
5. 제 1 항에 있어서,

   상기 CPO 블록이 오동작을 일으키면 다시 루프는 상기 결정 회로에 의해서 다운(DOWN) 펄스를 받게 되며 바로 전의 클럭으로 되돌아 가는 것을 특징으로 하는 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서.
6. 제 2 항에 있어서,

   상기 저장부는 RAM이나 레지스터로 구성되고 외부에서 리드 또는 라이트할 수 있는 것을 특징으로 하는 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서.