KR100800132B1 - 반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드 신호선이 배치된 반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드 신호선이 배치된 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 테스트 모드 엔트리(entry) 방법 및 이를 이용한 테스트 모드(test mode) 신호선의 배치에 관한 것으로, 소수의 디코딩 어드레스로 테스트모드를 결정하여 칩 전역에 걸쳐서 배치된 테스트모드용 글로벌 배선수를 감소시킬 수 있는 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드(test mode) 신호선의 배치에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드 신호선의 배치는, 클럭에 동기화 되어 파워업시 초기값을 지정하는 모드 레지스터 셋팅(MRS)과 상기 모드 레지스터 셋팅에 동기되면서 특정 어드레스값이 적어도 2번 이상 인가되면 테스트 모드로 엔트리(entry)되는 반도체 메모리 장치의 테스트 모드 엔트리(entry) 방법에 있어서, 어드레스 패드로부터 입력되는 각각 특정된 두 개의 어드레스값들을 상기 특정 어드레스값에 각각 동기하여 테스트 모드 레지스터 셋팅을 하고, 상기 테스트 모드 엔트리시 상기 각각 특정된 두 개의 어드레스값들을 조합하여 상기 테스트 모드의 동작을 활성화하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드 신호선의 배치{TEST MODE ENTRY METHOD OF SEMICONDUCTOR MEMORY DEVICE AND DISPOSITION OF TEST MODE LINE USING IT}
도 1은 종래의 반도체 메모리 장치의 테스트 모드 엔트리 방법을 설명하기 위한 타이밍도.
도 2는 도 1의 테스트 모드 엔트리 방법을 이용한 테스트모드의 신호선 배치를 설명하기 위한 평면도.
도 3은 본 발명의 반도체 메모리 장치의 테스트 모드 엔트리 방법을 설명하기 위한 타이밍도.
도 4는 도 3의 테스트 모드 엔트리 방법을 이용한 테스트모드의 신호선 배치를 설명하기 위한 평면도.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 어드레스 패드
200 : 입출력 패드
300 : 제1 테스트모드 디코딩회로
350 : 어드레스 신호선
400 : 제2 테스트모드 디코딩회로
500 : 테스트모드 신호선
본 발명은 반도체 메모리 장치의 테스트 모드 엔트리(entry) 방법 및 이를 이용한 테스트 모드(test mode) 신호선의 배치에 관한 것으로, 보다 구체적으로는, SDRAM(Synchronous DRAM)의 칩 제조후 테스트 모드를 통하여 테스팅 하는 반도체 메모리 장치에 관한 것이다.
도 1에 종래 기술의 테스트 모드 엔트리 순서를 도시하였다. 도시된 바와같이, 클럭(CLK)의 상승 에지에서 명령어 신호(CMD), 예컨대 라스바 신호(/RAS), 카스바 신호(/CAS), 칩셀렉트바 신호(/CS) 및 라이트 인에이블바 신호(/WE)가 동시에 '로우'레벨인 경우 SDRAM의 다양한 동작 모드를 제어하기 위한 데이타를 프로그램하는 모드 레지스터 셋팅(이하, MRS)을 하게된다.
이러한 MRS 상태에서, 특정주소, 예컨대 A7 ~ A10의 어드레스값이 특정되면 테스트 모드 레지스터 셋팅(이하, TSR)이 되는데, 이러한 TSR이 순서대로 3번이 실행되면 테스트 모드로 엔트리(entry)되면서 TSET 신호를 발생한다. 이때, 엔트리되는 테스트모드(TMODE)는 특정주소, 예컨대 A0 ~ A5의 어드레스를 디코딩하여 결정되어진다. 여기서, 선택될 수 있는 테스트 모드의 수는 26개로 64개가 가능하다.
도 2는 상기 테스트 모드로 엔트리되는 방법을 이용한 테스트모드 디코딩회 로와, 테스트모드의 신호선의 배치를 도시한 것이다.
도시된 바와같이, 뱅크 0 내지 뱅크 3를 구비하는 반도체 장치를 제공한다. 뱅크 0와 뱅크 1 사이에는 어드레스 입력패드(10)가 배치되며 뱅크 2와 뱅크 3 사이에는 입출력 패드(20)가 배치된다. 상기 어드레스 입력패드(10) 쪽으로는 테스트모드 디코딩회로(30)가 배치되며, 이러한 테스트모드 디코딩회로(30)로부터 뱅크 0 ~ 뱅크 3 사이의 주변회로를 테스트하기 위해 테스트모드의 신호선(40)이 배치된다. 이때, 어드레스 입력패드(10) 쪽으로 테스트모드 디코딩회로(30)를 배치하는 이유는 다른 편에 디코딩회로를 배치하면 어드레스 입력패드(10)로부터의 신호들을 연결하여야 하므로 글로벌(Global) 배선수가 증가하기 때문이다.
그러나, 메모리 반도체의 집적용량이 늘어남에 따라 칩의 크기를 결정하는 요인으로서 주변회로의 트랜지스터가 차지하는 면적보다 글로벌 배선이 차지하는 면적이 더 중요한데, 도 2에 도시된 바와같이 뱅크 0와 뱅크 1 사이에 배치된 테스트모드 디코딩회로(30)로부터의 신호선(40)이 집중되어 있어 글로벌 배선이 차지하는 면적이 증가하게 된다.
따라서, 상기 문제점을 해결하기 위해 안출된 본 발명의 목적은 소수의 디코딩 어드레스로 테스트모드를 결정하여 칩 전역에 걸쳐서 배치된 테스트모드용 글로벌 배선수를 감소시킬 수 있는 반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드(test mode) 신호선의 배치를 제공하는 것이다.
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드 신호선의 배치는, 클럭에 동기화 되어 파워업시 초기값을 지정하는 모드 레지스터 셋팅(MRS)과 상기 모드 레지스터 셋팅에 동기되면서 특정 어드레스값이 적어도 2번 이상 인가되면 테스트 모드로 엔트리(entry)되는 반도체 메모리 장치의 테스트 모드 엔트리(entry) 방법에 있어서, 어드레스 패드로부터 입력되는 각각 특정된 두 개의 어드레스값들을 상기 특정 어드레스값에 각각 동기하여 테스트 모드 레지스터 셋팅을 하고, 상기 테스트 모드 엔트리시 상기 각각 특정된 두 개의 어드레스값들을 조합하여 상기 테스트 모드의 동작을 활성화하는 것을 특징으로 한다.
또한, 상기 테스트 모드의 엔트리 방법을 이용한 테스트모드 신호선의 배치는 상기 어드레스 패드에 인접하여 두 개의 어드레스값을 인가받는 제1 디코딩 회로와, 상기 제1 디코딩 회로와 일정 간격을 가지며 상기 두 개의 어드레스값을 동시에 인가받는 제N 디코딩 회로와, 상기 테스트 모드 엔트리(entry)시 상기 제1 디코딩 회로와 상기 제N 디코딩 회로의 디코딩된 값들을 수반하는 신호선을 상기 반도체 메모리 장치에 각각 배치하여 테스팅(testing)을 실시하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 반도체 메모리 장치의 테스트 모드 엔트리(entry) 방법을 설명하기 위한 타이밍도이고, 도 4는 본 발명의 테스트 모드 엔트리 방법을 이용한 테스트모드 신호선의 배치를 설명하기 위한 평면도이다.
먼저, 도 3에 도시된 바와같이, 클럭(CLK)의 상승에지에서 명령어 신호(CMD), 예컨대 라스바 신호(/RAS), 카스바 신호(/CAS), 칩셀렉트바 신호(/CS) 및 라이트 인에이블바 신호(/WE)가 동시에 '로우'레벨인 경우 SDRAM의 다양한 동작 모드를 제어하기 위한 데이타를 프로그램하는 모드 레지스터 셋팅(이하, MRS)을 하게된다.
이러한 MRS 상태에서, 특정주소, 예컨대 A7 ~ A10의 어드레스값이 특정되면 테스트 모드 레지스터 셋팅(이하, TSR)이 되는데, 이러한 TSR이 순서대로 3번이 반복되어 실행되면 테스트 모드로 엔트리(entry)된다.
여기서, 엔트리되는 테스트 모드는 특정주소, 예컨대 A0, A1의 어드레스값을 디코딩하여 결정되어지는데, 어드레스 패드로부터 입력되는 각각 특정된 A0, A1의 어드레스값들을 상기 클럭(CLK)에 각각 동기하여 테스트 모드 레지스터 셋팅(이하, TSR)을 한다. 이러한 각 TSR 명령어마다 현재 외부 명령어가 TSR이라는 것을 알려주는 TSET 신호가 매 클럭(CLK)마다 발생하게 되며, 이 신호에 맞추어 테스트 모드 디코딩을 수행하고, 상기 테스트 모드 엔트리시 각각 특정된 A0와 A1의 어드레스값들을 조합하여 상기 테스트 모드의 동작을 활성화한다.
예를들어, 첫번째 클럭에서 A0와 A1의 어드레스 값이 0, 1이고, 두번째 클럭에서 A0와 A1의 어드레스 값이 1, 0이며, 세번째 클럭에서 A0와 A1의 어드레스 값이 0, 0이면, 테스트 모드 엔트리시 011000의 특정된 어드레스값에 대한 테스트 모드의 동작을 활성화하게 된다.
도 4는 도 3에서의 테스트 모드 엔트리 방법을 이용한 테스트모드 디코딩회로와, 테스트모드의 신호선의 배치에 대한 실시예를 도시한 것이다.
도시된 바와같이, 뱅크 0 내지 뱅크 3를 구비하는 반도체 장치를 제공한다. 뱅크 0와 뱅크 1 사이에는 어드레스 입력패드(100)가 배치되며 뱅크 2와 뱅크 3 사이에는 입출력 패드(200)가 배치된다. 상기 어드레스 입력패드(100) 쪽으로는 A0, A1의 어드레스값을 인가받는 제1 테스트모드 디코딩회로(300)가 배치되며, 제1 테스트모드 디코딩회로(300)와 일정 간격을 가지면서 상기 A0, A1의 어드레스값을 동시에 인가받는 제2 테스트모드 디코딩회로(400)를 배치한다. 여기서, 종래에는 6 개의 어드레스 신호선을 이용하여 테스트모드 디코딩회로에 연결하였지만, 본 발명에는 2 개의 어드레스 신호선(350)만을 이용하므로 제1, 제2 테스트모드 디코딩회로(300)(400)의 배치가 자유롭다.
이러한 제1, 제2 테스트모드 디코딩회로(300)(400)로부터 뱅크 0 ~ 뱅크 3 사이의 주변회로를 테스트하기 위한 테스트모드의 신호선(500)이 배치된다. 도시된 바와같이, 제1 테스트모드 디코딩회로(300)에서의 신호선을 뱅크 0와 뱅크 1 사이 및 뱅크 2와 뱅크 3 사이에 각각 배치하여 테스팅하고, 제2 테스트모드 디코딩회로(400)에서의 신호선을 뱅크 0와 뱅크 2 사이 및 뱅크 1과 뱅크 3사에에 각각 배치하여 테스팅을 실시한다. 따라서, 종래에서의 글로벌 배선의 집중을 방지함으로써 전체 글로벌 배선의 수를 감소시킬 수 있다.
상술한 실시예에서는 제1, 제2 테스트모드 디코딩회로(300)(400)를 배치하였지만, 상기 테스트모드 디코딩회로와 일정간격을 두고 다수 개의 테스트모드 디코 딩회로를 배치하여 글로벌 배선의 집중을 방지할 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리 장치의 테스트 모드 엔트리(entry) 방법 및 이를 이용한 테스트 모드(test mode) 신호선의 배치에 의하면, 테스트 모드들을 A0, A1 어드레스 입력의 3단의 계층구조로 분류하여 종래기술에 비해 요구되는 테스트모드 디코딩 어드레스 수가 더 작다. 이에따라, 테스트모드 디코딩회로의 배치를 어드레스 패드의 인접한 곳에 제한받지 않고, 자유롭게 배치할 수 있다.
또한, 필요한 테스트모드 디코딩회로를 각 영역에 배치할 수 있어 칩의 크기를 결정하는 어드레스 패드쪽의 글로벌 배선 수를 감소시키는 효과가 있다.

Claims (4)

  1. 클럭에 동기화 되어 파워업시 초기값을 지정하는 모드 레지스터 셋팅(MRS)과 상기 모드 레지스터 셋팅에 동기되면서 특정 어드레스값이 적어도 2번 이상 인가되면 테스트 모드로 엔트리(entry)되는 반도체 메모리 장치의 테스트 모드 엔트리(entry) 방법에 있어서,
    어드레스 패드로부터 입력되는 각각 특정된 두 개의 어드레스값들을 상기 특정 어드레스값에 각각 동기하여 테스트 모드 레지스터 셋팅을 하고, 상기 테스트 모드 엔트리시 상기 각각 특정된 두 개의 어드레스값들을 조합하여 상기 테스트 모드의 동작을 활성화하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 엔트리 방법.
  2. 제 1항에 있어서,
    상기 특정 어드레스값은 어드레스 패드로부터의 각각 4 개의 어드레스값들의 조합에 의해 설정된 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 엔트리 방법.
  3. 제 1항에 의한 테스트 모드 엔트리 방법을 이용하는 테스트 모드 신호선이 배치된 반도체 메모리 장치에 있어서,
    상기 어드레스 패드에 인접하여 두 개의 어드레스값을 인가받는 제1 디코딩 회로와,
    상기 제1 디코딩 회로와 일정 간격을 가지며 상기 두 개의 어드레스값을 동시에 인가받는 제N 디코딩 회로와,
    상기 테스트 모드 엔트리(entry)시 상기 제1 디코딩 회로와 상기 제N 디코딩 회로의 디코딩된 값들을 수반하는 신호선이 상기 반도체 메모리 장치에 각각 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제N 디코딩 회로는 서로 일정간격을 가지는 적어도 한 개 이상의 디코딩 회로들인 것을 특징으로 하는 반도체 메모리 장치.
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