KR20010039687A

KR20010039687A - 테스트 모드 판정 회로를 갖는 반도체 기억 장치

Info

Publication number: KR20010039687A
Application number: KR1020000035829A
Authority: KR
Inventors: 이토우다카시; 츠키카와야스히코; 아리토미겐고; 아사쿠라미키오
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1999-10-29
Filing date: 2000-06-28
Publication date: 2001-05-15
Also published as: KR100344727B1; DE10022697A1; TW477979B; CN1303101A; JP2001126499A; US6269038B1

Abstract

1회째의 WCBR 사이클에서 어드레스 키에 따라서 테스트 모드 엔트리 신호(TME)를 활성화하고, 테스트 모드 엔트리 신호(TME)가 활성화되어 있는 동안에 2회째의 WCBR 사이클에서 어드레스 키에 따라서 테스트 모드 신호(TM1∼TM4)를 선택적으로 활성화하는 테스트 모드 판별 회로(26)를 마련한다. 테스트 모드 판별 회로(26)는, 이미 활성화되어 있는 테스트 모드 신호에 부가하여 별도의 테스트 모드 신호를 활성화한다.

이 때문에, 이 DRAM은 잘못해서 테스트 모드로 들어가기 어려우며, 또한 복수의 테스트 모드에 동시에 들어갈 수 있다.

Description

테스트 모드 판정 회로를 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH TEST MODE DECISION CIRCUIT}

본 발명은 반도체 기억 장치에 관한 것으로, 보다 상세하게는 다이나믹 랜덤 액세스 메모리(DRAM)에 있어서의 테스트 모드 판정 회로의 개량에 관한 것이다.

DRAM은 일반적으로 복수의 테스트 모드를 갖고 있다. DRAM내에 마련된 테스트 모드 판정 회로가 테스트 모드를 검출하면, DRAM은 테스트 모드에 들어간다. 일반 사용자가 DRAM을 통상대로 사용하고 있을 때 DRAM이 잘못해서 테스트 모드로 들어오게 되지 않도록, WCBR(WE(라이트 인에이블 신호), CAS(열 어드레스 스트로브 신호) BEFORE RAS(행 어드레스 스트로브 신호)) 사이클에 있어서 H(논리 하이) 레벨보다 높은 수퍼 VIH 레벨이 어드레스 핀에 인가된 것을 테스트 모드 판정 회로가 검출하도록 구성되어 있다.

그러나, 종래의 DRAM은 동시에 복수의 테스트 모드에 들어갈 수 없다. 이에 반하여, 일본 특허 공개 평성 제 5-242698 호 공보는 동시에 복수의 테스트 모드에 들어갈 수 있는 DRAM에 대하여 개시하고 있다. 그러나, 이 DRAM은 이미 임의의 테스트 모드에 들어가 있을 때 그 테스트 모드를 유지하면서 또 다른 테스트 모드에 들어가는 것은 불가능하다. 따라서, 이 DRAM은 테스트 모드에서 일단 빠져나간 후에 다시 동시에 2개의 테스트 모드로 들어가야 한다.

또한, 종래의 DRAM은 테스트 모드에 들어갔을 때에 반드시 리프레쉬 동작이 실행되게 된다. 그 때문에, DRAM이 임의의 테스트 모드에 들어가 있는 경우에 있어서 또다른 테스트 모드에 들어갔을 때에도 리프레쉬 동작이 실행되어, 최초의 테스트를 정확히 실행할 수가 없다고 하는 문제가 발생한다.

또한, 라이트 인에이블 신호, 열 어드레스 스트로브 신호 및 행 어드레스 스트로브 신호가 잘못해서 WCBR 사이클로 입력되었을 때 어드레스 핀에 고전압 노이즈가 입력되면, DRAM은 잘못해서 테스트 모드에 들어오게 될 가능성이 있다.

일본 특허 공개 평성 제 10-247399 호 공보는 3회의 WCBR 사이클에서 3종류의 암증(暗證) 신호를 입력하여 레지스터에 기억시키고, 네번째의 WCBR 사이클에서 어드레스 입력에 따라 소정의 테스트 모드에 들어가는 DRAM을 개시하고 있다. 그러나, 이 DRAM은 동시에 복수의 테스트 모드로 들어가는 것은 불가능하다.

본 발명의 목적은, 잘못해서 테스트 모드로 들어가지 않는 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예에 따른 DRAM의 전체 구성을 나타내는 블럭도,

도 2는 도 1 중의 제어 회로의 부분적인 구성을 나타내는 블럭도,

도 3은 도 1 중의 제어 회로에 포함되는 도 2 중의 테스트 모드 엔트리 회로, 행계 동작 개시 제어 회로 및 행계 제어 회로의 구성을 나타내는 블럭도,

도 4는 도 3 중의 SVIH 검출기 제어 회로의 구성을 나타내는 회로도,

도 5는 도 3 중의 테스트 모드 엔트리 어드레스 디코드 회로의 구성을 나타내는 회로도,

도 6은 도 3 중의 테스트 모드 엔트리 WCBR 검출 회로의 구성을 나타내는 회로도,

도 7은 도 3 중의 행계 동작 개시 제어 회로의 구성을 나타내는 회로도,

도 8은 행계 제어 회로의 구성을 나타내는 회로도,

도 9는 도 2 중의 테스트 모드 세트 회로의 구성을 나타내는 블럭도,

도 10은 도 9 중의 테스트 모드 세트 펄스 발생 회로의 구성을 나타내는 회로도,

도 11은 도 9 중의 각 테스트 모드 어드레스 디코드 회로의 구성을 나타내는 회로도,

도 12는 도 9 중의 테스트 모드 디코드 회로의 구성을 나타내는 회로도,

도 13은 도 1∼도 12에 도시된 DRAM에 의한 테스트 모드 엔트리 동작을 나타내는 타이밍도,

도 14는 도 13에 도시되는 테스트 모드 엔트리 동작 후에 하나의 테스트 모드를 설정하는 동작을 나타내는 타이밍도,

도 15는 도 14에 도시되는 테스트 모드 설정 동작 후에 추가적으로 별도의 테스트 모드를 설정하는 동작을 나타내는 타이밍도,

도 16은 도 15에 도시되는 테스트 모드 설정 동작 후에 그것과 배타적인 테스트 모드를 설정하고자 한 경우의 동작을 나타내는 타이밍도,

도 17은 도 15에 도시되는 테스트 모드 설정 동작 후에 하나의 그룹을 리세트하고 또 하나의 그룹을 홀드하는 동작을 나타내는 타이밍도,

도 18은 도 15에 도시되는 테스트 모드 설정 동작 후에 추가적으로 또 하나의 테스트 모드를 설정하는 동작을 나타내는 타이밍도,

도 19는 테스트 모드중에 실행되는 CBR 리프레쉬 동작을 나타내는 타이밍도,

도 20은 도 1∼도 12에 도시되는 DRAM이 CBR 사이클에서 테스트 모드로부터 빠져나가는 동작을 나타내는 타이밍도.

도면의 주요 부분에 대한 부호의 설명

10 : 메모리 셀 어레이 20 : 제어 회로

26 : 테스트 모드 안정 회로 281∼284 : 테스트 제어 회로

30 : 테스트 모드 엔트리 회로 32 : 테스트 모드 세트 회로

34 : 행계 동작 개시 제어 회로 36 : 행계 제어 회로

38 : SVIH 검출기 제어 회로

40 : 테스트 모드 엔트리 어드레스 디코드 회로

43 : 테스트 모드 엔트리 WCBR 검출 회로

380 : 원샷 멀티바이브레이터 회로

381, 382 : SVIH 검출기

48 : 테스트 모드 세트 펄스 발생 회로

50 : 테스트 모드 어드레스 디코드 회로

52 : 테스트 모드 디코드 회로

본 발명에 따르면, 메모리 셀 어레이를 갖는 반도체 기억 장치는, 테스트 모드 판정 회로와, 복수의 테스트 제어 회로를 구비한다. 테스트 모드 판정 회로는, 행 어드레스 스트로브 신호가 활성화되기 전에 라이트 인에이블 신호 및 열 어드레스 스트로브 신호가 활성화되었을 때 어드레스 키에 따라 테스트 모드 엔트리 신호를 활성화하고, 그 테스트 모드 엔트리 신호가 활성화되어 있는 기간 동안 행 어드레스 스트로브 신호가 활성화되기 전에 라이트 인에이블 신호 및 열 어드레스 스트로브 신호가 활성화되었을 때 어드레스 키에 따라 복수의 테스트 모드 신호를 선택적으로 활성화한다. 복수의 테스트 제어 회로는 복수의 테스트 모드 신호에 대응하여 마련된다. 각 테스트 제어 회로는, 대응하는 테스트 모드 신호에 응답하여 반도체 기억 장치에 대해 미리 정해진 테스트를 실행한다.

바람직하게는, 상기 테스트 모드 판정 회로는 테스트 모드 신호 중 하나를 활성화하고, 그 테스트 모드 신호를 계속해서 활성화하고 또 다른 하나의 테스트 모드 신호를 활성화한다.

바람직하게는, 상기 반도체 기억 장치는 리프레쉬 수단을 더 구비한다. 리프레쉬 수단은, 테스트 모드 엔트리 신호가 불활성화되어 있는 동안에 행 어드레스 스트로브 신호가 활성화되기 전에 라이트 인에이블 신호 및 열 어드레스 스트로브 신호가 활성화되었을 때 메모리 셀 어레이를 리프레쉬하는 리프레쉬 수단을 구비한다.

이상과 같이 본 발명에 따르면, 테스트 모드 판별 회로가 2회째의 WCBR 사이클에서 비로소 어드레스 키에 따라 테스트 모드 신호를 활성화하고 있기 때문에,이 반도체 기억 장치는 잘못해서 테스트 모드에 들어가게 될 가능성이 낮다.

발명의 실시예

이하, 본 발명의 실시예를 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

도 1을 참조하여, 본 발명의 실시예에 따른 DRAM은, 64 메가비트의 메모리 셀 어레이(10)와, 13개의 어드레스 핀(12)을 거쳐 인가되는 외부 어드레스 신호 EXTA0∼EXTA12에 응답하여 내부 어드레스 신호 INTA0∼INTA12를 생성하는 어드레스 입력 버퍼(14)와, 제어 핀(18)을 거쳐 인가되는 외부 행 어드레스 스트로브 신호 /RAS, 외부 열 어드레스 스트로브 신호 /CAS, 외부 라이트 인에이블 신호 /WE, 외부 출력 인에이블 신호 /OE에 응답하여 내부 행 어드레스 스트로브 신호 RASF, 내부 열 어드레스 스트로브 신호 CASOR, 내부 라이트 인에이블 신호 WEF 등을 생성하는 제어 신호 버퍼(16)와, 내부 어드레스 신호 INTA0∼INTA12 및 내부 제어 신호 RASF, CASOR, WEF에 응답하여 메모리 셀 어레이(10)를 제어함으로써 메모리 셀 어레이(10)로부터 데이터를 판독하고 또한 메모리 셀 어레이(10)에 기록하는 제어 회로(20)와, 메모리 셀 어레이(10)로부터 판독된 8 비트의 데이터 DQ0∼DQ7을 데이터 핀(24)을 거쳐 출력하고 또한 메모리 셀 어레이(10)에 기록되어야 할 데이터 DQ0∼DQ7을 데이터 핀(24)을 거쳐 입력하는 데이터 입출력 버퍼(22)를 구비한다.

이 DRAM은 「×8」구성을 갖고, 8개의 데이터 DQ0∼DQ7을 동시에 입출력할 수 있다. 또, 이 DRAM은 8K품이며, 통상 동작시의 행 어드레스는 내부 어드레스 신호 INTA0∼INTA12를 이용하여 8kbit이다. 단, CBR(CAS before RAS) 리프레쉬 동작시의 행 어드레스는 그 절반인 4kbit이다.

제어 회로(20)는, 제어 신호 RASF, CASOR, WEF 및 어드레스 키를 검출하여 테스트 모드를 판정하는 테스트 모드 판정 회로(26)와, 테스트 모드 판정 회로(26)로부터의 테스트 모드 신호 TM1∼TM4에 응답하여 이 DRAM에 대해 미리 정해진 테스트를 각각 실행하는 테스트 제어 회로(281∼284)를 포함한다. 테스트 모드 판정 회로(26)는 1회째의 WCBR(WE, CAS before RAS) 사이클에서 입력되는 어드레스 키에 따라 테스트 모드로의 엔트리를 가능하게 하는 테스트 모드 엔트리 회로(30)와, 2회째의 WCBR 사이클에서 입력되는 어드레스 키에 따라 테스트 모드 신호 TM1∼TM4를 세트하는 테스트 모드 세트 회로(32)를 포함한다.

도 1에 도시된 제어 회로(20)는, 도 3에 도시된 바와 같이, 테스트 모드 엔트리 회로(30) 이외에, 행 어드레스 스트로브 신호 RASF가 H 레벨로 되면 행계 동작 개시 신호 /RASE를 L(논리 로우) 레벨로 활성화하는 행계 동작 개시 제어 회로(34)와, 동작 개시 신호 /RASE에 응답하여 센스 앰프를 활성화하기 위한 센스 앰프 구동 신호 /RXD를 생성하는 행계 제어 회로(36)를 포함한다.

테스트 모드 엔트리 회로(30)는, 수퍼 VIH 레벨을 검출하는 SVIH 검출기 제어 회로(38)와, 테스트 모드 엔트리 기간에 있어서 내부 어드레스 신호 INTA0∼INTA5를 디코드하는 테스트 모드 엔트리 어드레스 디코드 회로(40)와, WCBR 사이클을 검출하는 테스트 모드 엔트리 WCBR 검출 회로(43)를 포함한다.

도 4를 참조하면, SVIH 검출기 제어 회로(38)는 테스트 모드 엔트리 WCBR 검출 회로(43)로부터의 WCBR 검출 신호 WCBR에 응답하여 검출기 인에이블 신호 TMSETD를 생성하는 원샷 멀티바이브레이터 회로(380)와, 외부 어드레스 신호 EXTA0으로서 인가된 수퍼 VIH를 검출하여 수퍼 VIH 검출 신호 SVIH0을 생성하는 SVIH 검출기(381)와, 외부 어드레스 신호 EXTA1로서 인가된 수퍼 VIH 레벨을 검출하여 수퍼 VIH 검출 신호 SVIH1을 생성하는 SVIH 검출기(382)를 포함한다. SVIH 검출기(381)는, 레벨 변환기(386)와, 차동 증폭기(387)와, N 채널 MOS 트랜지스터(388)와, NAND 회로(389∼391)와, 인버터 회로(392)를 포함한다. 트랜지스터(388)는 H 레벨의 검출기 인에이블 신호 TMSETD에 응답하여 온 상태로 되고, 이에 따라 차동 증폭기(387)에 전원을 공급한다. 따라서, SVIH 검출기(381)는 검출기 인에이블 신호 TMSETD에 응답하여 활성화된다. NAND 회로(390, 391)는 RS 플립플롭 회로를 구성한다. 따라서, 수퍼 VIH 레벨이 인가되면 수퍼 VIH 검출 신호 SVIH0이 H 레벨로 세트된다. 이 수퍼 VIH 검출 신호 SVIH0은 WCBR 검출 신호 WCBR에 응답하여 리세트된다. SVIH 검출기(382)도 SVIH 검출기(381)와 마찬가지로 구성된다.

도 5를 참조하면, 테스트 모드 엔트리 어드레스 디코드 회로(40)는, 인버터 회로(401∼403, 405, 407, 408, 410, 411, 413, 414, 417, 419, 420, 422)와, NAND 회로(404, 406, 409, 412, 415, 416, 418, 421)를 포함한다. 인버터 회로(401)는 SVIH 검출기 제어 회로(38)로부터의 검출기 인에이블 신호 TMSETD에 응답하여 그것과 상보적인 검출기 인에이블 신호 /TMSETD를 생성한다. 인버터 회로(405, 411, 417)는 검출기 인에이블 신호 TMSETD가 H 레벨이고 검출기 인에이블 신호 /TMSETD가 L 레벨일 때 활성화된다.

검출기 제어 회로(38)로부터의 수퍼 VIH 검출 신호 SVIH0이 L 레벨이고, 수퍼 VIH 검출 신호 SVIH1이 H 레벨이며, 또한 내부 어드레스 신호 INTA0이 H 레벨인 경우에 있어서, 검출기 인에이블 신호 /TMSETD가 H 레벨로 되었을 때 테스트 모드 엔트리 신호 TMEENTRY가 H 레벨로 된다.

또한, 내부 어드레스 신호 INTA0이 H 레벨인 경우에 있어서 검출기 인에이블 신호 /TMSETD가 H 레벨로 되었을 때, 리프레쉬 온 신호 /REFON이 L 레벨로 된다.

또한, 테스트 모드 엔트리 WCBR 검출 회로(43)로부터의 테스트 모드 엔트리 신호 TME가 H 레벨이고, 내부 어드레스 신호 INTA0이 L 레벨이며, 또한 수퍼 VIH 검출 신호 SVIH1이 H 레벨인 경우에 있어서 검출기 인에이블 신호 /TMSETD가 H 레벨로 되었을 때, 테스트 모드 설정 신호 TMSET가 H 레벨로 된다.

도 6을 참조하면, 테스트 모드 엔트리 WCBR 검출 회로(43)는 NAND 회로(431, 433∼436, 439, 440, 442, 443, 445∼447, 450, 451, 453, 454)와, 인버터 회로(432, 437, 438, 441, 444, 448, 455, 457∼459, 461)와, NOR 회로(449, 456)를 포함한다.

도 7을 참조하면, 행계 동작 개시 제어 회로(34)는 NAND 회로(341∼346, 348, 349)와 NOR 회로(347)를 포함한다. 행 어드레스 스트로브 신호 RASF가 활성화되기 전에 라이트 인에이블 신호 WEF가 활성화되는 WBR(WE before RAS) 사이클에서 WBR 검출 신호 /WBR이 L 레벨로 된다. 또한, 행 어드레스 스트로브 신호 RASF가 활성화되기 전에 열 어드레스 스트로브 신호 CASOR이 활성화되는 CBR 사이클에서 CBR 검출 신호 /CASBR이 L 레벨로 된다. WBR 검출 신호 /WBR 및 CBR 검출 신호 /CASBR이 모두 L 레벨로 되고, 테스트 모드 엔트리 WCBR 회로(43)로부터의 테스트 모드 엔트리 신호 TME가 H 레벨로 되며, 또한 테스트 모드 엔트리 어드레스 디코드 회로(40)로부터의 리프레쉬 온 신호 /REFON이 H 레벨로 되면, 행계 동작 개시 신호 /RASE가 H 레벨로 되어 행계 제어 회로(36)가 동작을 정지한다. 또한, 리프레쉬 온 신호 /REFON이 L 레벨로 되면, 행계 동작 개시 신호 /RASE가 L 레벨로 되어 행계 제어 회로(36)가 동작을 개시한다.

도 8을 참조하면, 행계 제어 회로(36)는, 인버터 회로(361∼365, 367∼371, 373∼375)와, OR 회로(366)와, AND 회로(372)를 포함한다. 행계 동작 개시 제어 회로(34)로부터의 행계 동작 개시 신호 /RASE는 인버터 회로(361, 369)에 인가된다. 인버터 회로(362)는 내부 행 어드레스 신호를 래치하는 행 어드레스 래치 신호 /RAL을 생성한다. OR 회로(366)는 외부 어드레스 신호 EXTA0∼EXTA12를 디코드하는 행 어드레스 디코더를 활성화하는 행 어드레스 디코드 인에이블 신호 RADE를 생성한다. AND 회로(372)는 워드선을 활성화하는 워드선 구동 신호 RXT를 생성한다. 인버터 회로(374)는 센스 앰프를 활성화하는 센스 신호 S0N을 생성한다. 인버터 회로(375)는 센스 앰프를 활성화하기 위해 이용되는 센스 앰프 구동 신호 /RXD를 생성한다.

도 9를 참조하면, 도 2에 도시된 테스트 모드 설정 회로(32)는 테스트 모드 세트 펄스 발생 회로(48)와, 4개의 테스트 모드 어드레스 디코드 회로(50)와, 테스트 모드 디코드 회로(52)를 포함한다.

도 10을 참조하면, 테스트 모드 세트 펄스 발생 회로(48)는 지연 회로(481)와, 인버터 회로(482, 484)와, NAND 회로(483)를 포함하는 원샷 멀티바이브레이터 회로이다. 이 테스트 모드 설정 펄스 발생 회로(48)는 테스트 모드 엔트리 어드레스 디코드 회로(40)로부터의 테스트 모드 세트 신호 TMSET에 응답하여 소정 기간 테스트 모드 세트 펄스 신호 TMSETP를 발생한다.

도 11을 참조하면, 테스트 모드 어드레스 디코드 회로(50)의 각각은, NAND 회로(501)와, 인버터 회로(502, 503)를 포함한다. 각 테스트 모드 어드레스 디코드 회로(50)는, 테스트 모드 엔트리 WCBR 검출 회로(43)로부터의 테스트 모드 엔트리 신호 TME가 H 레벨일 때 내부 어드레스 신호 INTAn(n:2∼5)에 응답하여 서로 상보적인 테스트 모드 어드레스 디코드 신호 TADD 및 /TADD를 생성한다.

도 12를 참조하면, 테스트 모드 디코드 회로(52)는, AND 회로(521, 526, 536, 541, 546)와, 인버터 회로(522, 523, 525, 527∼529, 532, 537, 538, 540, 542, 543, 545)와, NOR 회로(524, 531, 539, 544)와, NAND 회로(530, 534, 535, 547, 548)를 포함한다. 테스트 모드 어드레스 디코드 신호 TADD2, /TADD3 및 테스트 모드 세트 펄스 신호 TMSETP에 응답하여, NOR 회로(524) 및 인버터 회로(525)로 이루어지는 래치 회로가 테스트 모드 엔트리 신호 TME를 래치하여 테스트 모드 신호 TM1을 공급한다.

또한, 테스트 모드 어드레스 디코드 신호 /TADD2, TADD3 및 테스트 모드 세트 펄스 신호 TMSETP에 응답하여, NOR 회로(531) 및 인버터 회로(532)로 이루어지는 래치 회로가 테스트 모드 엔트리 신호 TME를 래치하여 테스트 모드 신호 TM2를 공급한다.

리세트 신호 RESETA는, 테스트 모드 어드레스 디코드 신호 /TADD2, /TADD3, 테스트 모드 세트 펄스 신호 TMSETP 및 테스트 모드 엔트리 신호 TME에 응답하여 생성된다. NOR 회로(524) 및 인버터 회로(525)로 이루어지는 래치 회로는 리세트 신호 RESETA에 응답하여 리세트된다. NOR 회로(531) 및 인버터 회로(532)로 이루어지는 래치 회로는, WCBR 검출 신호 WCBR이 L 레벨이거나 리세트 신호 RESETA가 H 레벨일 때 리세트된다.

또한, 테스트 모드 어드레스 디코드 신호 TADD4, /TADD5, 테스트 모드 신호 TM4 및 테스트 모드 세트 펄스 신호 TMSETP에 응답하여, NOR 회로(539) 및 인버터 회로(540)로 이루어지는 래치 회로는 테스트 모드 엔트리 신호 TME를 래치하여 테스트 모드 신호 TM3을 공급한다.

또한, 테스트 모드 어드레스 디코드 신호 /TADD4, TADD5, 테스트 모드 신호 TM3 및 테스트 모드 세트 펄스 신호 TMSETP에 응답하여, NOR 회로(544) 및 인버터 회로(545)로 이루어지는 래치 회로는 테스트 모드 엔트리 신호 TME를 래치하여 테스트 모드 신호 TM4를 공급한다.

리세트 신호 RESETB는, 테스트 모드 어드레스 디코드 신호 /TADD4, /TADD5, 테스트 모드 세트 펄스 신호 TMSETP 및 테스트 모드 엔트리 신호 TME에 응답하여 생성된다. NOR 회로(539) 및 인버터 회로(540)로 이루어지는 래치 회로는 리세트 신호 RESETB에 응답하여 리세트된다. NOR 회로(544) 및 인버터 회로(545)로 이루어지는 래치 회로는 리세트 신호 RESETB에 응답하여 리세트된다.

다음에, 상기 DRAM에 있어서의 테스트 모드 판정 회로(26)의 동작에 대하여 설명한다.

다음의 표 1은 각 동작 모드를 설정하기 위해 WCBR 사이클에서 입력되는 어드레스 키를 나타낸다.

WCBR 사이클에 있어서 외부 어드레스 신호 EXTA0으로서 H 레벨이 인가되고 외부 어드레스 신호 EXTA1로서 수퍼 VIH 레벨이 인가되면, 테스트 모드 엔트리 신호 TME가 H 레벨로 되고, 이 DRAM은 테스트 모드로의 엔트리가 가능한 상태로 되는데, 아직은 어떠한 테스트 모드에도 들어가 있지 않다.

다시 WCBR 사이클에 있어서 외부 어드레스 신호 EXTA0으로서 L 레벨이 인가되고 외부 어드레스 신호 EXTA1로서 수퍼 VIH 레벨이 인가되면, 테스트 모드 세트 신호 TMSET가 H 레벨로 되고, 이 DRAM은 외부 어드레스 신호 EXTA2∼EXTA5의 어드레스 키에 따라 소망하는 테스트 모드에 들어간다. 보다 구체적으로는, 외부 어드레스 신호 EXTA2로서 H 레벨이 인가되고 외부 어드레스 신호 EXTA3으로서 L 레벨이 인가되면, 테스트 모드 신호 TM1이 H 레벨로 되고, 테스트 제어 회로(281)는 미리 정해진 테스트를 실행한다. 또한, 외부 어드레스 신호 EXTA2로서 L 레벨이 인가되고 외부 어드레스 신호 EXTA3으로서 H 레벨이 인가되면, 테스트 모드 신호 TM2가 H 레벨로 되어, 테스트 제어 회로(282)가 미리 정해진 테스트를 실행한다. 또한, 외부 어드레스 신호 EXTA4로서 H 레벨이 인가되고 외부 어드레스 신호 EXTA5로서 L 레벨이 인가되면, 테스트 모드 신호 TM3이 H 레벨로 되어, 테스트 제어 회로(283)가 미리 정해진 테스트를 실행한다. 또한, 외부 어드레스 신호 EXTA4로서 L 레벨이 인가되고 외부 어드레스 신호 EXTA5로서 H 레벨이 인가되면, 테스트 모드 신호 TM4가 H 레벨로 되어, 테스트 제어 회로(284)가 미리 정해진 테스트를 실행한다.

또, WCBR 사이클에 있어서 외부 어드레스 신호 EXTA0으로서 H 레벨이 인가되면, 행계 제어 회로(36)는 메모리 셀 어레이(10)를 리프레쉬시킨다.

우선 도 13을 참조하여 테스트 모드 엔트리 동작에 대하여 설명한다. 이 경우, 외부 어드레스 신호 EXTA0을 H 레벨로 설정하고, 외부 어드레스 신호 EXTA1을 수퍼 VIH 레벨로 설정하여, WCBR 사이클을 실행한다.

WCBR 사이클에 있어서 행 어드레스 스트로브 신호 RASF가 H 레벨로 활성화되면, 행계 동작 개시 제어 회로(34)에 의해 CBR 검출 신호 /CBR이 L 레벨로 활성화되고, 또한 테스트 모드 엔트리 WCBR 검출 회로(43)에 의해 WCBR 검출 신호 WCBR이 H 레벨로 활성화된다.

WCBR 검출 신호 WCBR이 H 레벨로 되면, 원샷 멀티바이브레이터 회로(380)에 의해 검출기 인에이블 신호 TMSETD가 미리 정해진 기간만 H 레벨로 된다. 검출기 인에이블 신호 TMSETD가 H 레벨로 되면, SVIH 검출기(381, 382)의 양쪽 모두 동작하기 시작한다. 여기서는 외부 어드레스 신호 EXTA1만이 수퍼 VIH 레벨로 되기 때문에, 수퍼 VIH 검출 신호 SVIH1만이 H 레벨로 되고, 수퍼 VIH 검출 신호 SVIH0은 L 레벨을 유지한다.

검출기 인에이블 신호 TMSETD가 H 레벨인 기간 동안, 클럭드(clocked) 인버터(405)로 이루어지는 게이트는 개방되어, NAND 회로(404)의 출력 신호를 NAND 회로(406) 및 인버터 회로(407)로 이루어지는 래치 회로에 전송한다. 여기서는, 수퍼 VIH 검출 신호 SVIH0은 L 레벨, 수퍼 VIH 검출 신호 SVIH1은 H 레벨, 내부 어드레스 신호 /INTA0은 L 레벨이기 때문에, NAND 회로(404)의 출력 신호는 L 레벨로 된다.

검출기 인에이블 신호 TMSETD가 L 레벨로 되면, 클럭드 인버터 회로(405)로 이루어지는 게이트는 폐쇄되고, 반대로 NAND 회로(409)로 이루어지는 게이트는 개방된다. 그 때문에, 래치된 신호는 NAND 회로(409)를 거쳐 전송되고, 이에 따라 테스트 모드 엔트리 신호 TMEENTRY가 H 레벨로 된다.

여기서는 수퍼 VIH 검출 신호 SVIH1 뿐만 아니라 수퍼 VIH 검출 신호 SVIH0도 검출되어 있다. 이것은, 어드레스 신호 EXTA1로만 고전압 노이즈가 들어가는 일은 거의 없고, 이러한 고전압 노이즈를 수퍼 VIH라고 잘못 인식하지 않도록 하기 위함이다.

그런데, 테스트 모드 엔트리 신호 TME가 L 레벨인 경우에 있어서는, 행 어드레스 스트로브 신호 RASF가 H 레벨로 되면, 행계 동작 개시 제어 회로(34)에 의해 행계 동작 개시 신호 /RASE가 L 레벨로 활성화된다. 행계 동작 개시 신호 /RASE가 L 레벨로 되면, 행계 제어 회로(36)는 동작하기 시작하여, 소정 기간이 경과한 후에 센스 앰프 구동 신호 /RXD를 L 레벨로 활성화시킨다. 이 L 레벨의 센스 앰프 구동 신호 /RXD에 응답하여 센스 앰프가 동작하여, 비트선쌍에 발생한 미소 전위차를 증폭시킨다.

계속해서 행 어드레스 스트로브 신호 RASF가 L 레벨이 되면, 행계 동작 개시 신호 /RASE는 H 레벨로 불활성화되고, 계속해서 센스 앰프 구동 신호 /RXD도 H 레벨로 불활성화된다. 행계 동작 개시 신호 /RASE의 불활성화와 더불어, 도 8의 워드선 구동 신호 RXT가 불활성화되면 워드선은 하강하고, 계속해서 센스 앰프는 H 레벨의 센스 앰프 구동 신호 /RXD에 응답하여 불활성화된다.

센스 앰프 구동 신호 /RXD가 H 레벨로 불활성화되면, 도 6에 도시된 테스트 모드 엔트리 WCBR 검출 회로(43) 중의 클럭드 인버터 회로(458)로 이루어지는 게이트가 개방된다. NAND 회로(453) 및 NAND 회로(454)로 이루어지는 플립플롭 회로는 H 레벨의 테스트 모드 엔트리 신호 TMEENTRY에 응답하여 출력 노드 NA를 H 레벨로 유지하고 있다. 그 결과, 노드 NA에서의 H 레벨의 신호는 클럭드 인버터 회로(458)를 거쳐 전송되고, 이에 따라 테스트 모드 엔트리 신호 TME가 H 레벨로 된다. 이와 같이 테스트 모드 엔트리 신호 TME는, 행 어드레스 스트로브 신호 RASF가 L 레벨로 불활성화되고 센스 앰프가 불활성화된 후에 H 레벨로 된다. 이 동작은 상술한 테스트 모드 엔트리시에는 문제가 없지만, CBR나 ROR(RAS Only Refresh) 사이클에 있어서 행계가 동작하고 있는 가운데 DRAM이 갑자기 테스트 모드로부터 벗어난 경우에 불량이 발생하지 않도록 하기 위함이다.

전술한 바와 같이, 테스트 모드 엔트리 회로(30)는 WCBR 사이클에 있어서 외부 어드레스 신호 EXTA0이 H 레벨이고 외부 어드레스 신호 EXTA1이 수퍼 VIH 레벨일 때, 테스트 모드 인에이블 신호 TME를 H 레벨로 활성화한다. 이에 따라 테스트 모드 세트 회로(32)는 테스트 모드의 설정이 가능한 상태로 되지만, 아직 어느쪽의 테스트 모드 신호 TM1∼TM4도 H 레벨로 활성화되어 있지 않다.

다음에, 도 14를 참조하여 테스트 모드 엔트리 신호 TME가 H 레벨로 된 후에 2회째의 WCBR 사이클에 있어서 테스트 모드 신호 TM1을 H 레벨로 세트하는 동작을 설명한다.

상기 표 1에 나타난 바와 같이, 테스트 모드 신호 TM1을 세트하기 위해서는, 외부 어드레스 신호 EXTA2를 H 레벨로, 외부 어드레스 신호 EXTA3을 L 레벨에 각각 설정하지 않으면 안된다.

검출기 인에이블 신호 TMSETD가 H 레벨인 기간 동안에, 도 5에 도시된 테스트 모드 엔트리 어드레스 디코드 회로(40) 중의 NAND 회로(418) 및 인버터 회로(419)로 이루어지는 래치 회로에 L 레벨의 신호가 래치된다. 계속해서 검출기 인에이블 신호 TMSETD가 L 레벨로 되면, NAND 회로(421)로 이루어지는 게이트가 개방되어, 테스트 모드 세트 신호 TMSET가 H 레벨로 된다.

도 7에 도시된 행계 동작 개시 제어 회로(34)에 있어서는, WCBR 사이클이므로 WBR 검출 신호 /WBR 및 CBR 검출 신호 /CASBR는 모두 L 레벨이다. 그 때문에, NOR 회로(347)의 출력 신호는 H 레벨이다. 또한, 테스트 모드 인에이블 신호 TME는 H 레벨이다. 또한, 도 5에 도시된 테스트 모드 엔트리 어드레스 디코드 회로(40) 중의 인버터(414)의 출력 노드 NB는 L 레벨이므로 리프레쉬 온 신호 /REFON은 H 레벨이다. 따라서, 도 7에 도시된 로우계 동작 개시 제어 회로(34) 중의 3 입력 NAND 회로(348)의 출력 노드 NC는 L 레벨로 된다. 그 때문에, 행 어드레스 스트로브 신호 RASF가 H 레벨로 활성화되더라도 행계 동작 개시 신호 /RASE는 L 레벨로 활성화되지 않는다.

또한, 도 5에 도시된 테스트 모드 엔트리 어드레스 디코드 회로(40)에 있어서, 외부 어드레스 신호 EXTA0이 L 레벨이므로 내부 어드레스 신호 /INTA0은 H 레벨이다. 그 때문에, 검출기 인에이블 신호 TMSETD가 L 레벨로 되더라도 리프레쉬 온 신호 /REFON은 H 레벨 그대로 활성화되지 않는다. 따라서, 도 7에 도시된 행계 동작 개시 제어 회로(34)에 있어서, NAND 회로(348)의 출력 노드 NC는 L 레벨 그대로이며, 행계 동작 개시 신호 /RASE도 H 레벨 그대로 활성화되지 않는다. 이와 같이 테스트 모드를 설정하기 위하여 다시 WCBR를 입력하더라도 행계 동작 개시 신호 /RASE는 활성화되지 않기 때문에 행계 제어 회로(36)는 동작하지 않고, 그 결과 리프레쉬 동작도 실행되지 않는다.

계속해서 테스트 모드 세트 신호 TMSET가 H 레벨로 되면, 도 9에 도시된 테스트 모드 세트 회로(32)가 동작하기 시작하여, 도 10에 도시된 테스트 모드 세트 펄스 발생 회로(48)가 지연 회로(481)에 의해 미리 정해진 기간만큼 H 레벨의 테스트 모드 세트 펄스 신호를 발생한다. 또한, 도 11에 도시된 테스트 모드 어드레스 디코드 회로(50)에 있어서, 테스트 모드 엔트리 신호 TME가 H 레벨이므로 내부 어드레스 신호 INTAn은 테스트 어드레스 디코드 신호 TADD, /TADD로 디코드된다. 그리고, 도 12에 도시된 테스트 모드 디코드 회로(52)에 있어서, 테스트 어드레스 디코드 신호 TADD2, /TADD2∼TADD5,/TADD5가 디코드되어, 테스트 모드 신호 TM1∼TM4가 세트된다. 여기서는, 외부 어드레스 신호 A2부터 H 레벨이며 또한 외부 어드레스 신호 EXTA3이 L 레벨이므로, 테스트 어드레스 디코드 신호 TADD2 및 /TADD3이 모두 H 레벨로 되고, 테스트 모드 신호 TM1이 H 레벨로 세트된다. 테스트 모드 신호 TM1이 H 레벨이 되면 즉시 테스트 제어 회로(281)는 테스트를 실행하지만, 전술한 바와 같이 테스트 모드의 세트시에는 행계 제어 회로(36)가 동작하지 않고 있기 때문에, 안정된 테스트를 실행할 수 있다.

다음에, 도 15를 참조하여, 테스트 모드 신호 TM1을 세트한 후에 추가적으로 테스트 모드 신호 TM3을 세트하는 동작을 설명한다. 상기 표 1에 나타난 바와 같이, 테스트 모드 신호 TM3을 세트하기 위해서는, 외부 어드레스 신호 EXTA4를 L 레벨로, 외부 어드레스 신호 EXTA5를 H 레벨로 각각 설정하지 않으면 안된다.

여기서, 테스트 모드 신호 TM1∼TM4는 그룹 A 및 B로 나뉘어져 있다. 테스트 모드 신호 TM1 및 TM2는 그룹 A에 속하며, 테스트 모드 신호 TM3 및 TM4는 그룹 B에 속해 있다. 그룹 A에 속하는 테스트 모드와 그룹 B에 속하는 테스트 모드는 병렬적으로 설정하는 것이 가능하다.

다음 표 2는 그룹 A, B를 홀드 또는 리세트하기 위한 어드레스 키를 나타낸다. 그룹 A에 속하는 테스트 모드 신호 TM1 및 TM2를 이미 설정되어 있는 상태 그대로 유지하기 위해서는, 외부 어드레스 신호 EXTA2 및 EXTA3을 모두 H 레벨로 설정한다. 그룹 A에 속하는 테스트 모드 신호 TM1 및 TM2를 모두 리세트하기 위해서는, 외부 어드레스 신호 EXTA2 및 EXTA3을 모두 L 레벨로 설정한다. 그룹 B에 속하는 테스트 모드 신호 TM3 및 TM4를 이미 설정되어 있는 상태 그대로 유지하기 위해서는, 외부 어드레스 신호 EXTA4 및 EXTA5를 모두 H 레벨로 설정한다. 그룹 B에 속하는 테스트 모드 신호 TM3 및 TM4를 모두 리세트하기 위해서는, 외부 어드레스 신호 EXTA4 및 EXTA5를 모두 L 레벨로 설정한다.

여기서는 테스트 모드 신호 TM1을 H 레벨 그대로 유지하기 위해서, 외부 어드레스 신호 EXT2 및 EXTA3을 모두 H 레벨로 설정한다.

이 경우, 외부 어드레스 신호 EXTA4가 H 레벨이고, 또한 외부 어드레스 신호 EXTA5가 L 레벨이므로, 테스트 어드레스 디코드 신호 TADD4 및 /TADD5가 모두 H 레벨로 되고, 테스트 모드 신호 TM3가 H 레벨로 세트된다. 또한, 외부 어드레스 신호 EXTA2 및 EXTA3은 모두 H 레벨이므로, 도 12에 도시된 테스트 모드 디코드 회로(52)에 의해 테스트 모드 신호 TM1 및 TM2가 변화하는 일이 없어, 즉 테스트 모드 신호 TM1이 H 레벨을 유지하고, 테스트 모드 신호 TM2는 L 레벨을 유지한다.

이와 같이, 테스트 모드 세트 회로(32)는 테스트 모드 신호 TM1을 계속 활성화하고, 또 하나의 테스트 모드 신호 TM3을 활성화한다. 따라서, 테스트 모드를 일단 리세트하지 않더라도 동시에 2개 이상의 테스트 모드를 세트할 수 있다.

다음에, 도 16을 참조하여, 테스트 모드 신호 TM1 및 TM3이 세트된 후에 다시 WCBR 사이클에서 테스트 모드 신호 TM4를 추가적으로 세트하고자 한 경우의 동작에 대하여 설명한다. 상기 표 1에 나타낸 바와 같이, 테스트 모드 신호 TM4를 세트하기 위해서는, 외부 어드레스 신호 EXTA4를 L 레벨로, 외부 어드레스 신호 EXTA5를 H 레벨로 설정하지 않으면 안된다. 그룹 A의 테스트 모드는 그대로 유지하기 위해서, 외부 어드레스 신호 EXTA2 및 EXTA3을 모두 H 레벨로 설정한다.

도 5에 도시된 테스트 모드 엔트리 어드레스 디코드 회로(40)에 의해 테스트 모드 세트 신호 TMSET가 H 레벨로 활성화되고, 이것에 응답하여 도 10에 도시된 테스트 모드 세트 펄스 발생 회로(48)에 의해 H 레벨의 테스트 모드 세트 펄스 신호 TMSETP가 생성되면, 도 12에 도시된 테스트 모드 디코드 회로(52)에 있어서의 4 입력 AND(541)에 있어서, 테스트 어드레스 디코드 신호 /TADD4, TADD5 및 테스트 모드 세트 펄스 신호 TMSETP가 모두 H 레벨로 된다. 그러나, 테스트 모드 신호 TM3은 H 레벨로 설정되어 있기 때문에, AND 회로(541)의 출력 신호는 L 레벨이다. 그 때문에, 테스트 모드 신호 TM4는 L 레벨인 채로 H 레벨로 세트되지 않는다.

이와 같이 테스트 모드 신호 TM3이 먼저 세트되어 있는 경우, 테스트 모드 신호 TM4는 뒤에 세트되지 않는다. 반대로, 테스트 모드 신호 TM4가 먼저 세트되어 있는 경우, 테스트 모드 신호 TM3은 뒤에 세트되지 않는다. 이들은 동시에 실행할 수 없는 배타적인 테스트 모드에 적용된다. 예를 들면, 테스트 모드 신호 TM3에 응답하여 활성화되는 테스트 제어 회로(283)는 출력 인에이블 신호 /OE 핀(18)을 거쳐 기판 전압 VBB를 인가하는 테스트를 실행하도록 하고, 테스트 모드 신호 TM4에 응답하여 활성화되는 테스트 제어 회로(284)는 출력 인에이블 신호 /OE 핀(18)를 거쳐 비트선 전위 VBL(VCC/2)을 인가하는 테스트를 실행하도록 한다. 이 경우, 기판 전위 인가 테스트 모드가 먼저 세트되어 있는 경우, 비트선 전위 인가 테스트 모드는 뒤에 세트되지 않는다.

테스트 모드 신호 TM4를 세트하고자 하는 경우에는, 테스트 모드 신호 TM4이 속하는 그룹 B를 리세트하든지 테스트 모드 전체를 리세트하든지 하여 일단 테스트 모드 신호 TM3을 L 레벨로 리세트한 후에 테스트 모드 신호 TM4를 H 레벨로 세트하면 된다.

이와 같이, 테스트 모드 세트 회로(32)는 세트되어 있는 테스트 모드 신호에 응답하여 실행되어 있는 테스트와 동시에 실행할 수 없는 테스트를 실행하기 위한 테스트 모드의 설정을 금지한다.

다음에, 도 17을 참조하여 그룹 A에 속하는 테스트 모드 신호 TM1 및 TM2를 리세트하는 동작에 대하여 설명한다. 상기 표 2에 나타난 바와 같이, 그룹 A를 리세트하기 위해서는, 외부 어드레스 신호 EXTA2 및 EXTA3을 모두 L 레벨로 설정한다. 여기서는, 그룹 B를 그대로 홀드하기 위해서, 외부 어드레스 신호 EXTA4 및 EXTA5를 모두 H 레벨로 설정한다. 이 경우, 도 12에 도시되는 테스트 모드 디코드 회로(52)에 있어서, 테스트 어드레스 디코드 신호 /TADD2 및 /TADD3이 모두 H 레벨로 되어 있을 때에, H 레벨의 테스트 모드 세트 펄스 신호 TMSETP에 응답하여 이것과 거의 동일한 폭의 H 레벨의 리세트 신호 RESETA가 생성된다. 이에 따라 NOR 회로(524) 및 인버터 회로(525)로 이루어지는 래치 회로가 리세트되어, 테스트 모드 신호 TM1이 L 레벨로 리세트된다. 여기서 테스트 모드 신호 TM2는 본래 L 레벨이므로 그대로 L 레벨을 유지한다. 만일 테스트 모드 신호 TM2가 H 레벨로 세트되어 있었다고 한다면, 상기와 마찬가지로 테스트 모드 신호 TM2도 L 레벨로 리세트된다. 또한, 여기서는 외부 어드레스 신호 EXTA4 및 EXTA5는 모두 H 레벨로 설정되어 있기 때문에, 그룹 B에 속하는 테스트 모드 신호 TM3 및 TM4는 그대로 홀드되어 있다. 만일 외부 어드레스 신호 EXTA4 및 EXTA5를 모두 L 레벨로 설정하면, H 레벨의 리세트 신호 RESETB가 생성되고, 이에 따라 그룹 B도 리세트되게 된다.

다음에, 도 18을 참조하여 테스트 모드 신호 TM1을 세트한 후에 다시 WCBR 사이클에서 추가적으로 테스트 모드 신호 TM2를 세트하는 동작에 대하여 설명한다. 상기 표 1에 나타난 바와 같이, 테스트 모드 신호 TM2를 세트하기 위해서는, 외부 어드레스 신호 EXTA2를 L 레벨로, 외부 어드레스 신호 EXTA3을 H 레벨로 각각 설정할 필요가 있다. 여기서는 외부 어드레스 신호 EXTA4 및 EXTA5를 모두 H 레벨로 설정하고, B 그룹은 그대로 홀드되도록 한다.

테스트 모드 세트 신호 TMSET가 H 레벨로 되어, H 레벨의 테스트 모드 세트 펄스 신호 TMSETP가 생성되면, 도 12에 도시되는 테스트 모드 디코드 회로(52) 중의 3 입력 AND 회로(526)에 있어서, 테스트 어드레스 디코드 신호 /TADD2, TADD3 및 테스트 모드 세트 펄스 신호 TMSETP가 모두 H 레벨로 된다. 그 때문에, 테스트 모드 신호 TM2가 H 레벨로 세트되고, NOR 회로(531) 및 인버터 회로(532)로 이루어지는 래치 회로에 의해 래치된다. 그러나, 이 테스트 모드 신호 TM2의 설정은 다른 테스트 모드 신호 TM1, TM3, TM4의 설정과 상이하다. 테스트 모드 신호 TM1, TM3, TM4는 행 어드레스 스트로브 신호 RASF가 L 레벨로 불활성화되더라도 그룹마다의 리세트나 테스트 모드의 리세트에 의해서만 L 레벨로 리세트된다. 이에 반하여, 테스트 모드 신호 TM2를 래치하는 래치 회로에는 NAND 회로(530)의 출력 신호가 인가되고 있다. 따라서, 행 어드레스 스트로브 신호 RASF가 L 레벨이 되면, WCBR 검출 신호 WCBR이 L 레벨로 된다. 이에 따라 NAND 회로(530)의 출력 신호가 H 레벨로 되고, 테스트 모드 신호 TM2가 L 레벨로 리세트된다.

따라서, 테스트 모드 신호 TM2는 행 어드레스 스트로브 신호 RASF가 H 레벨인 기간 동안만 테스트하는 경우나 이 테스트 모드에서만 빠지고 그 밖의 테스트 모드로부터는 빠지지 않는 경우에 이용된다. 테스트 모드 신호 TM2는, 행 어드레스 스트로브 신호 RASF가 L 레벨로 되었을 때 그룹에 관계없이 리세트되어, DRAM은 그 테스트 모드로부터 나갈 수 있다.

테스트 모드 신호 TM2는, 센스 앰프의 활성을 테스트 모드로 제어하고 있는 경우에 유효하다. 도 6에 도시되는 테스트 모드 엔트리 회로(43)에 있어서, 2 입력 NAND 회로(431)의 출력 신호를 이용하여 WCBR 사이클을 판정하고 있지만, 센스 앰프 활성화 테스트 모드의 경우, DRAM이 테스트 모드로부터 빠져나갈 때까지 센스 앰프 구동 신호 /RXD는 L 레벨이다. 센스 앰프 구동 신호 /RXD가 H 레벨로 되지 않으면 NAND 회로(431)의 출력 신호는 L 레벨로 되지 않기 때문에, 그 테스트 모드에 들어가 있는 동안, WCBR 검출 신호 WCBR는 생성되지 않는다. 이와 같이 NAND 회로(431)의 입력에 센스 앰프 구동 신호 /RXD가 이용되고 있는 것은 기본적인 기록 동작시에 행 어드레스 스트로브 신호 RASF에 L 레벨의 펄스가 발생하여 WCBR 상태로 되는 것을 방지하기 위함이다. 이것은, 일단 이 센스 앰프 활성화 테스트 모드에 들어가면 WCBR 검출 신호 WCBR이 생성되지 않기 때문에, 새롭게 테스트 모드를 세트할 수 없게 되고, 또한 테스트 모드를 그룹마다 리세트할 수 없게 된다는 것을 의미한다.

이에 부가하여, 테스트 모드를 리세트하기 위해서 CBR 또는 ROR 사이클을 실행하였다고 하더라도, 도 6에 도시되는 테스트 모드 엔트리 회로(43)에 있어서 노드 NA는 L 레벨로 세트되지만, 클럭드 인버터 회로(458)는 행 어드레스 스트로브 신호 RASF가 L 레벨로 되고 센스 앰프 구동 신호 /RXD가 H 레벨로 되지 않으면 동작하지 않는다. 여기서는, 센스 앰프 구동 신호 /RXD는 테스트 모드에 의해 L 레벨로 고정되어 있기 때문에, 테스트 모드 엔트리 신호 TME는 H 레벨로부터 L 레벨로 될 수가 없다. 즉, 센스 앰프 활성화 테스트 모드를 마련한 경우, 이 회로에서는 일단 그 테스트 모드에 들어가면, 그 테스트 모드에 관하여 어느쪽의 동작도 록(lock)되어 버린다. 그래서, 그와 같은 테스트 모드에 도 12에 도시되는 테스트 모드 신호 TM2의 세트 회로를 사용함으로써, 행 어드레스 스트로브 신호 RASF가 L 레벨로 되면 테스트 모드 신호 TM2는 L 레벨로 리세트되고, 센스 앰프 활성화 신호 /RXD가 L 레벨로 고정되는 일도 없어, 전술했던 바와 같은 문제는 일어나지 않는다.

다음에, 도 19를 참조하여 테스트 모드 중, 즉 테스트 모드 인에이블 신호 TME가 H 레벨에 있는 동안에, CBR 리프레쉬 동작을 실행하는 방법에 대하여 설명한다. 테스트 모드 중에 CBR 리프레쉬 동작을 실행하는 경우, WCBR 리프레쉬 동작을 사용한다. 상기 표 1에 표시된 바와 같이, WCBR 리프레쉬 동작을 실행하기 위해서는, 외부 어드레스 신호 EXTA0을 H 레벨로 설정할 필요가 있다. 그 밖의 외부 어드레스 신호 EXTA1∼EXTA5는 어느쪽의 레벨로 설정하더라도 무방하다.

이 경우, 도 7에 도시되는 로우계 동작 개시 제어 회로(34)에 있어서, 검출기 인에이블 신호 TMSETD가 H 레벨인 기간 동안, 노드 NC는 L 레벨로 유지되고, 행계 동작 개시 제어 신호 /RASE는 H 레벨이므로 행계 제어 회로(36)는 동작하지 않는다. 그러나, SVIH 검출기(381, 382)의 동작 종료시에 검출기 인에이블 신호 TMSETD가 L 레벨이 되면, 도 5에 도시되는 테스트 모드 엔트리 어드레스 디코드 회로(40)에 있어서, 내부 어드레스 신호 /INTA0이 L 레벨이기 때문에, 노드 NB는 H 레벨로 되고, 검출기 인에이블 신호 /TMSETD가 H 레벨로 되고 나서 리프레쉬 온 신호 /REFON이 L 레벨로 된다. 이에 따라, 도 7에 도시되는 행계 동작 개시 제어 회로(34)에 있어서, 노드 NC가 H 레벨로 되고, 행 어드레스 스트로브 신호 RASF는 H 레벨이므로, 행계 동작 개시 제어 신호 /RASE가 L 레벨로 되어, 행계 제어 회로(36)가 동작하기 시작한다. 또한, 이 때 CBR 사이클에서 생성되는 CBR 검출 신호 /CBR이 L 레벨이므로 CBR 리프레쉬 동작이 실행된다. 또한, 이 때 내부 어드레스 신호 /INTA0이 L 레벨이므로 테스트 모드 세트 신호 TMSET는 L 레벨이며, 테스트 모드가 세트되는 일은 없다. 또한, 외부 어드레스 신호 EXTA1이 수퍼 VIH 레벨인 경우에는 테스트 모드 엔트리 신호 TMEENTRY가 H 레벨로 되어 버리지만, 테스트 모드 엔트리 신호 TME가 본래 H 레벨이기 때문에 그대로 유지되어 동작에 있어서 불량은 일어나지 않고, 상술한 CBR 동작이 정상으로 실행된다.

다음에, 도 20을 참조하여 CBR 사이클에서 테스트 모드를 리세트하는 동작에 대하여 설명한다. 도 6에 도시되는 테스트 모드 엔트리 회로(43)에 있어서, 라이트 인에이블 신호 WEF는 L 레벨이기 때문에, WBR 검출 신호 /WBR는 H 레벨로 되고, WCBR 검출 신호 WCBR은 L 레벨로 된다. 또한, 도 7에 도시되는 행계 동작 개시 제어 회로(34)에 있어서, 열 어드레스 스트로브 신호 CASOR이 H 레벨에 있는 동안에 행 어드레스 스트로브 신호 RASF가 L 레벨로부터 H 레벨로 변화하기 때문에, CBR 검출 신호 /CASBR이 L 레벨로 되고, CBR 검출 신호 /CBR이 L 레벨로 된다. 이에 따라, 도 6에 도시되는 테스트 모드 엔트리 회로(43)에 있어서, NAND 회로(440)의 출력 신호가 L 레벨로 되고, CBR 검출 신호 /CBROR이 L 레벨로 된다. 이에 따라, 노드 NA가 L 레벨로 되어, NAND 회로(453, 454)로 이루어지는 래치 회로에 의해 래치된다. 도 7에 도시되는 행계 동작 개시 제어 회로(34)에 있어서, WBR 검출 신호 /WBR이 H 레벨이기 때문에, 노드 NC는 H 레벨로 되고, 행계 동작 개시 제어 신호 /RASE가 행 어드레스 스트로브 신호 RASF에 동기하여 L 레벨로 된다. 따라서, 행계 제어 회로(36)는 CBR 리프레쉬 동작을 실행한다. 그 후, 행 어드레스 스트로브 신호 RASF가 L 레벨이 되고, 행계 동작 개시 제어 신호 /RASE가 H 레벨로 된 후, 센스 앰프 구동 신호 /RXD가 H 레벨이 되었을 때, 도 6에 도시되는 노드 NA에 있어서의 L 레벨이 클럭드 인버터 회로(458)를 거쳐 전송되고, 이에 따라 테스트 모드 엔트리 신호 TME가 L 레벨로 된다. 이에 따라, 도 12에 도시되는 테스트 모드 디코드 회로(52)에 있어서, 리세트 신호 RESETA 및 RESETB가 모두 H 레벨로 되어, 결국 모든 테스트 모드 신호 TM1∼TM4가 L 레벨로 된다. 이와 같이 DRAM은 CBR 사이클에서 이미 들어가 있는 모든 테스트 모드로부터 빠져나갈 수 있다.

이상과 같이 본 발명의 실시예에 따르면, 테스트 모드 판정 회로(26)는 1회째의 WCBR 사이클에서 어드레스 키에 따라 테스트 모드 엔트리 신호 TME를 활성화하고, 테스트 모드 엔트리 신호 TME가 활성화되어 있는 동안에 2회째의 WCBR 사이클에서 어드레스 키에 따라 테스트 모드 신호 TM1∼TM4를 선택적으로 활성화하도록 하고 있기 때문에, 테스트 모드에 들어가기 위해서는 최저 2회 WCBR를 입력할 필요가 있어, 이 DRAM은 잘못해서 테스트 모드로 들어가게 될 가능성이 낮아지게 된다.

또한, 테스트 모드 판정 회로(26)는 임의의 테스트 모드 신호를 활성화한 후, 그 테스트 모드 신호를 계속 활성화하고 또한 추가적으로 별도의 테스트 모드 신호를 활성화하도록 하고 있기 때문에, 이 DRAM은 동시에 복수의 테스트 모드에 들어갈 수 있어, 테스트의 자유도가 높아지게 된다. 더구나, 테스트 모드 판정 회로(26)는 계속해서 활성화되고 있는 테스트 모드 신호에 응답하여 실행되고 있는 테스트와 동시에 실행할 수 없는 테스트를 실행하기 위한 테스트 모드 신호의 활성화를 금지하도록 하고 있기 때문에, 이 DRAM은 배타적인 테스트 모드에 동시에 들어가는 일은 없다.

또한, 행계 제어 회로(36)는 테스트 모드 엔트리 신호 TME가 불활성화되어 있는 동안에 CBR이 입력되었을 때 메모리 셀 어레이(10)를 리프레쉬하고, 테스트 모드 엔트리 신호 TME가 활성화되어 있는 동안 WCBR이 입력되어, 테스트 모드 세트 동작으로 되었을 때에 메모리 셀 어레이(10)를 리프레쉬하지 않도록 하고 있기 때문에, 테스트 모드 세트 중에 리프레쉬 동작이 실행되어, 데이터가 파괴된다고 하는 것과 같은 불량은 발생하지 않는다. 더구나, 행계 제어 회로(36)는 테스트 모드 엔트리 신호 TME가 활성화되어 있는 동안에 WCBR 사이클에서 어드레스 키에 따라 메모리 셀 어레이(10)를 리프레쉬하도록 하고 있기 때문에, 테스트 모드 엔트리중에도 필요에 따라 리프레쉬 동작을 실행할 수 있다.

또한, 테스트 모드 판정 회로(26)는 어드레스 키에 따라 그룹 A의 테스트 모드 신호 TM1 및 TM2를 불활성화하거나, 그룹 B의 테스트 모드 신호 TM3 및 TM4를 불활성화하도록 하고 있기 때문에, 단순한 회로 구성을 이용하여 그룹마다 테스트 모드를 리세트할 수 있다. 또한, 테스트 모드 판정 회로(26)는 어드레스 키에 따라 그룹 A의 테스트 모드 신호 TM1 및 TM2를 계속 활성화하거나, 그룹 B의 테스트 모드 신호 TM3 및 TM4를 계속 활성화하도록 하고 있기 때문에, 간단한 회로 구성을 이용하여 그룹마다 테스트 모드를 홀드할 수 있다.

또한, 테스트 모드 엔트리 어드레스 디코드 회로(40)는 검출기 인에이블 신호 TMSETD가 불활성화되었을 때 어드레스 키를 디코드하도록 하고 있기 때문에, 안정된 어드레스 키를 디코드할 수 있어, 테스트 모드를 정확히 판별할 수 있다.

이상, 본 발명에 따르면, 테스트 모드 제어 회로가 2회째의 WCBR 사이클에서 처음 어드레스 키에 따라 테스트 모드 신호를 활성화하고 있기 때문에, 잘못해서 테스트 모드로 들어가는 일이 없고, 또한 복수의 테스트 모드에 동시에 들어갈 수 있는 반도체 기억 장치를 제공할 수 있다.

이번 개시된 실시예는 모든 점에서 예시적인 것으로, 제한적인 것이 아님을 고려해야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 나타나며, 특허 청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것으로 의도된다.

Claims

메모리 셀 어레이(10)를 갖는 반도체 기억 장치에 있어서,

행 어드레스 스트로브 신호(/RAS)가 활성화되기 전에 라이트 인에이블 신호(/WE) 및 열 어드레스 스트로브 신호(/CAS)가 활성화되었을 때 어드레스 키에 따라 테스트 모드 엔트리 신호(TME)를 활성화하고, 그 테스트 모드 엔트리 신호(TME)가 활성화되어 있는 기간 동안, 행 어드레스 스트로브 신호(/RAS)가 활성화되기 전에 라이트 인에이블 신호(/WE) 및 열 어드레스 스트로브 신호(/CAS)가 활성화되었을 때 어드레스 키에 따라 복수의 테스트 모드 신호(TM1∼TM4)를 선택적으로 활성화하는 테스트 모드 판정 회로(26)와,

상기 복수의 테스트 모드 신호(TM1∼TM4)에 대응하여 마련되고, 각각이 대응하는 테스트 모드 신호에 응답하여 상기 반도체 기억 장치에 대해 미리 정해진 테스트를 실행하는 복수의 테스트 제어 회로(281∼284)를 포함하는 반도체 기억 장치.
제 1 항에 있어서,

상기 테스트 모드 판정 회로(26)는, 상기 테스트 모드 신호(TM1∼TM4) 중 하나를 활성화하여, 그 테스트 모드 신호를 계속해서 활성화할 뿐 아니라 또 하나의 테스트 모드 신호를 활성화하는 반도체 기억 장치.
제 1 항에 있어서,

상기 반도체 기억 장치는,

상기 테스트 모드 엔트리 신호(TME)가 불활성화되어 있는 기간 동안, 행 어드레스 스트로브 신호(/RAS)가 활성화되기 전에 라이트 인에이블 신호(/WE) 및 열 어드레스 스트로브 신호(/CAS)가 활성화되었을 때 상기 메모리 셀 어레이(10)를 리프레쉬하는 리프레쉬 수단(36)을 포함하는 반도체 기억 장치.