JP2002358800A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 通常のスタティック・ランダム・アクセス・
メモリのインターフェイスと互換性を有するインターフ
ェイスを備える半導体記憶装置を提供する。 【解決手段】 アドレス信号ビット（Ａ０−Ａ１９）お
よび／またはデータビット（ＤＱ０−ＤＱ１５）が所定
のパターンの状態で所定回数連続的にアクセスされる
と、テストモードの設定が可能となり、テスト動作内容
を指定するテストコマンドをアドレス信号ビットおよび
／またはデータビットを用いてテスト内容を指定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数種類の動作
内容を有する半導体装置に関し、特に、この半導体装置
のテストモードを設定するための構成に関する。より特
定的には、この発明は、半導体記憶装置のテストモード
を設定するためのテストモードエントリのための構成に
関し、特に、ＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ）と同様に動作する擬似ＳＲＡＭのテスト
モードエントリのための構成に関する。

【０００２】

【従来の技術】携帯機器の用途においては、内部メモリ
として、高速動作性のためにＳＲＡＭが利用される。し
かしながら、ＳＲＡＭは、メモリセルが４個のトランジ
スタと２個の負荷素子とで構成されており、その占有面
積が大きく、限られた面積内で大記憶容量のメモリを実
現するのが困難である。

【０００３】また、携帯機器の高機能化により、画像デ
ータおよび音声データなどの大量のデータを取扱う必要
が生じてきている。このような携帯機器の記憶装置とし
ては、大記憶容量のメモリが要求される。ＳＲＡＭを用
いた場合、このような大記憶容量のメモリを、小占有面
積で低減するのが困難であり、高機能携帯機器の小型軽
量化の要求を満たすことができない。

【０００４】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）は、メモリセルが１個のトランジスタと
１個のキャパシタとで構成されており、メモリセルの占
有面積が、ＳＲＡＭに比べて小さいという利点を有して
いる。すなわち、ＤＲＡＭは、小占有面積で大記憶容量
のメモリを構成するのには適している。また、ＳＲＡＭ
に比べて、このＤＲＡＭは、メモリセルの占有面積が小
さく、ＳＲＡＭに比べてビット単価が低いという利点を
有している。

【０００５】しかしながら、ＤＲＡＭは、データをキャ
パシタに記憶しているため、リーク電流により記憶デー
タが消失するのを防止するために、定期的に記憶データ
の再書込を行なうためのリフレッシュを実行する必要が
ある。このリフレッシュの実行時において、プロセッサ
などの外部装置は、ＤＲＡＭへアクセスすることはでき
ず、ウエイト状態となるため、システムの処理効率が低
下する。また、外部のメモリコントローラのリフレッシ
ュ制御のための負荷が大きくなるという問題点を有して
いる。

【０００６】また、ＤＲＡＭは、携帯機器における待受
け時間などにおいては、スリープモードなどのスタンバ
イ状態に保持される。このようなスタンバイ状態時にお
いても、記憶データを保持する必要があり、定期的にリ
フレッシュを行なう必要がある。このため、スリープモ
ードなどのデータ保持を行なう動作期間中において、仕
様などにより要求されるμＡオーダの超低スタンバイ電
流条件を満たすことができなくなる。

【０００７】

【発明が解決しようとする課題】大記憶容量のメモリ
を、小占有面積でかつ安価に実現するためには、ＤＲＡ
Ｍベースのメモリを利用する必要がある。しかしなが
ら、このようなＤＲＡＭベースのメモリ（以下、ＳＲＡ
Ｍ代替メモリと称す）を用いる場合、従来のシステム構
成を大幅に変更することなく、メモリの置換をすること
が要求される。すなわち、ピンの互換性が要求される。
ここで、「メモリ」は、ピン端子を介して外部のプロセ
ッサなどの装置に接続される記憶装置を示す。

【０００８】すなわち、ＳＲＡＭ代替メモリも、ＳＲＡ
Ｍと同じ動作条件（信号タイミング）で動作することが
要求される。

【０００９】このようなＳＲＡＭ代替メモリを作成する
場合、その信頼性を保証するするために十分に製品テス
トをする必要がある。しかしながら、ＤＲＡＭベースの
メモリを使用する場合、従来のＤＲＡＭと異なり、ＳＲ
ＡＭとの互換性から、チップイネーブル信号ＣＥ♯、書
込イネーブル信号ＷＥ♯、および出力イネーブル信号Ｏ
Ｅ♯を使用する必要があり、従来のＤＲＡＭのテストモ
ードを設定するための信号ＲＡＳ、ＣＡＳおよびＷＥを
利用する構成をそのまま使用することができない。

【００１０】また、このＳＲＡＭ代替メモリの特殊動作
モードを指定する場合においても、同様、従来のＤＲＡ
Ｍにおいて使用されるモード設定条件をそのまま使用す
ることができない。このため、ＳＲＡＭ代替メモリにお
いては、新規に、テストモードなどの特殊モード指定の
ために、新たな構成を設ける必要がある。この特殊モー
ド指定のための構成は、ＳＲＡＭのインターフェイスと
互換性を有するインターフェイスを利用する必要があ
る。

【００１１】それゆえ、この発明の目的は、ＳＲＡＭ代
替メモリの特殊動作モードを指定するための構成を提供
することである。

【００１２】この発明の他の目的は、ＳＲＡＭとの互換
性を維持しつつテストモード指定を行なうことのできる
ＳＲＡＭ代替メモリを提供することである。

【００１３】この発明のさらに他の目的は、通常動作モ
ードに悪影響を及ぼすことなく確実にテストモードに入
ることのできる半導体記憶装置を提供することである。

【００１４】

【課題を解決するための手段】この発明に係る半導体装
置は、外部信号が所定の条件を満たしているか否かを判
定する判定手段と、この判定手段の判定結果が、所定の
条件が満たされたことを示すときに能動化され、特定の
動作内容を指定する内部状態指定信号に従って内部状態
をこの内部状態指定信号が指定する状態に設定する内部
設定手段とを含む。

【００１５】好ましくは、判定手段は、外部信号が予め
定められた状態で連続して所定回数印加されると、所定
条件が満たされたと判定する。

【００１６】また、これに代えて、好ましくは、この判
定手段は、予め定められたパターンの多ビット信号が所
定回数連続して印加されると、この所定の条件が満たさ
れたと判定する。

【００１７】また、これに代えて、好ましくは、判定手
段は、互い異なるパターンを有する多ビット信号が所定
のシーケンスで所定回数印加されると、この所定の条件
が満たされたと判定する。

【００１８】またこれに代えて、好ましくは、判定手段
は、通常の電圧レベルの信号と通常の電圧より電圧レベ
ルが高いスーパー電源電圧レベルの信号とに従って、こ
の所定の条件が満たされたか否かを判定する。

【００１９】また、好ましくは、判定手段は、通常の電
源電圧より高い電圧レベルの信号が印加されたかを検出
するための高電圧検出回路と、第１の外部信号に従って
第１の所定の条件が満たされたかを検出して、この高電
圧検出回路を活性化するための活性化回路と、高電圧検
出回路の出力信号に従って第２の外部信号により第２の
所定の条件が満たされたか否かを検出するモード判定回
路とを含む。このモード判定回路の出力信号に従って内
部設定手段が活性化される。

【００２０】好ましくは、内部設定手段が指定された内
部状態を設定すると、高電圧検出回路が非活性化され
る。

【００２１】好ましくは、内部設定手段は、活性化時、
複数の動作内容を示す信号を複数回数にわたって連続し
て受けて内部状態を対応の状態に設定する。

【００２２】好ましくは、判定手段は、特定の信号条件
が満たされると非活性化される。この半導体装置は、好
ましくは、複数のメモリセルを有する半導体記憶装置で
あって、判定手段は、この半導体記憶装置が選択された
ことを示すチップイネーブル信号とこの半導体記憶装置
のデータ書込モードを指示する書込イネーブル信号とこ
の半導体記憶装置のデータ読出モードを指示する読出イ
ネーブル信号とを受け、書込イネーブル信号および読出
イネーブル信号がともに非活性状態に保持されている状
態で、チップイネーブル信号がトグルされると非活性化
される。

【００２３】好ましくは、この判定手段が活性状態に保
持されている状態で、複数のメモリセルに対するデータ
アクセス動作を行なうためのアクセス手段が設けられ
る。

【００２４】この特定の動作は、半導体装置のテストを
行なうテストモードであり、判定手段の出力信号によ
り、テストモードに入り、このテストモードでの実行さ
れる内容が設定可能となる。

【００２５】好ましくは、テストモード時においてテス
ト内容設定サイクルにおいて同時に複数のテスト内容が
指定される。

【００２６】好ましくは、テストモードの設定時におい
ては、複数サイクルにわたってテストモードの指定さ
れ、各テスト内容設定サイクルにおいて同時に複数のテ
スト内容が指定される。これらのテスト内容としては、
衝突しないようなテストが指定される。

【００２７】また、好ましくは、テストモードの設定は
多ビットアドレス信号を用いて行なわれ、テストの種類
がアドレス信号ビットのグループに応じて分割される。
１つのテスト内容が指定されると、同一の種類のテスト
信号のさらなる指定は禁止される。

【００２８】外部信号が所定の条件を満たしているとき
に、特定のモードの内容を設定することのできるモード
に入り、この特定モード時における動作内容を指定す
る。したがって、この所定の条件を、通常ＳＲＡＭにお
いて使用される信号に従って設定することにより、ＳＲ
ＡＭとの互換性を維持しつつ特定のモードを指定するこ
とができる。

【００２９】また、この所定の条件が満たされるときの
み特定モードでの動作内容を設定するようにしており、
正確に特定モード時の動作内容を設定することができ
る。

【００３０】また、所定の条件として、連続して特定の
条件が満たされたときに成立するように構成することに
より、通常動作時において使用されない条件に従って特
定モードに入ることができ、通常動作モード時において
誤って特定のモードに入るのを防止することができ、信
頼性の高い特定モード設定を実現することができる。

【００３１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、行列状に配列される複数のメモリセルを有するメ
モリセルアレイ２と、外部からのアドレス信号ビットＡ
７−Ａ１９を受けて内部行アドレス信号ＲＡ（Ａ７−Ａ
１９）を生成する行アドレスバッファ３と、外部からの
アドレス信号ビットＡ０−Ａ６を受けて内部列アドレス
信号ＣＡを生成する列アドレスバッファ４と、内部行ア
ドレス信号ＲＡをデコードし、そのデコード結果に従っ
てメモリセルアレイ２の行を選択する行デコーダ５と、
内部列アドレス信号ＣＡをデコードし、そのデコード結
果に従ってメモリセルアレイ２の列を選択するための列
選択信号を生成する列デコーダ６と、行デコーダ５によ
り選択された行上のメモリセルのデータを検知し増幅し
かつラッチするセンスアンプと、列デコーダ６からの列
選択信号に従って、メモリセルアレイ２の選択列を内部
データ線（ＩＯ線）に結合するＩＯゲートを含む。図１
においては、これらのセンスアンプおよびＩＯゲート
を、１つのブロック７で示す。

【００３２】半導体記憶装置１は、さらに、データ書込
時下位バイトデータＤＱ０−ＤＱ７を書込む下位入力バ
ッファ８と、データ読出時、下位バイトデータＤＱ０−
ＤＱ７を外部へ出力する下位出力バッファ９と、データ
書込時、上位バイトデータＤＱ８−ＤＱ１５を取込み内
部書込データを生成する上位入力バッファ１０と、デー
タ読出時、上位バイトデータＤＱ８−ＤＱ１５を出力す
る上位出力バッファ１１と、外部からの制御信号、すな
わちチップイネーブル信号ＣＥ♯、出力イネーブル信号
ＯＥ♯、書込イネーブル信号ＷＥ♯、下位バイトイネー
ブル信号ＬＢ♯、および上位バイトイネーブル信号ＵＢ
♯に従って各種内部動作を制御する信号を生成する内部
制御信号発生回路１２を含む。

【００３３】チップイネーブル信号ＣＥ♯は、Ｌレベル
のときにこの半導体記憶装置１が選択されたことを示
し、チップイネーブルＣＥ♯がＬレベルのときに、この
半導体記憶装置１に対しアクセスすることができる。出
力イネーブル信号ＯＥ♯は、Ｌレベルのときにデータ読
出モードを指定する。書込イネーブル信号ＷＥ♯は、Ｌ
レベルのときにデータ書込動作を指定する。下位バイト
イネーブル信号ＬＢ♯は、Ｌレベルのときに、下位バイ
トデータＤＱ０−ＤＱ７が有効であることを示し、上位
バイトイネーブル信号ＵＢ♯は、上位バイトデータＤＱ
８−ＤＱ１５が有効であることを示す。

【００３４】内部制御信号発生回路１２は、これらのチ
ップイネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ
♯、および書込イネーブル信号ＷＥ♯に従って、行アド
レスバッファ３、列アドレスバッファ４、行デコーダ
５、列デコーダ６、およびセンスアンプ／ＩＯゲートブ
ロック７の動作を制御する。

【００３５】内部制御信号発生回路１２は、さらに、上
位バイトイネーブル信号ＵＢ♯および下位バイトイネー
ブル信号ＬＢ♯に従って、動作モードに応じて下位入力
バッファ８、下位出力バッファ９、上位入力バッファ１
０、および上位出力バッファ１１の活性／非活性を制御
する。

【００３６】半導体記憶装置１は、さらに、外部からの
制御信号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号ビ
ットＡ０−Ａ１９とデータビットＤＱ０−ＤＱ１５とを
受け、この半導体記憶装置１をテストモードに設定する
テストモード制御回路２０と、テストモード制御回路２
０からのテストモード設定信号ＭＤに従って、この半導
体記憶装置１の内部状態を指定された状態に設定する状
態制御回路２２を含む。

【００３７】テストモード制御回路２０は、その構成は
後に詳細に説明するが、通常アクセスモード時に使用さ
れないアクセスシーケンスでこの半導体記憶装置へアク
セスが行なわれたときに、この半導体記憶装置１をテス
トするテストモードが指定されたと判定し、このテスト
モードにおいて行われるテストの内容を指定する信号
（コマンド）を受付ける状態となる。テスト動作時にお
いて行なわれるテストの内容は、アドレス信号ビットを
用いて指定され、このアドレス信号ビットの組合せに従
って、内部状態設定信号（テストモード指定信号）ＴＭ
Ｄが生成される。

【００３８】状態制御回路２２は、このテストモード制
御回路２０からの内部状態設定信号（テストモード指定
信号）ＴＭＤに従って、たとえば内部ノードを外部端子
に接続する、複数のビットのメモリセルを同時に選択す
るなどの状態に内部状態を設定する。この状態制御回路
２２の構成としては、内部状態をテスト指示信号が指定
する状態に設定する構成であれば良い。従って、この状
態制御回路２２は、テスト対象となる回路の構成に応じ
て、スイッチ回路、ゲート回路、および選択回路などの
種々の構成を有する。

【００３９】この図１に示すように半導体記憶装置１に
おいては、制御信号として、チップイネーブル信号ＣＥ
♯、出力イネーブル信号ＯＥ♯、書込イネーブル信号Ｗ
Ｅ♯、上位バイトイネーブル信号ＵＢ♯および下位バイ
トイネーブル信号ＬＢ♯が用いられており、これらの制
御信号は、通常のＳＲＡＭにおいて用いられている制御
信号と同じである。したがって、ピンの互換性を保ちつ
つ、ＳＲＡＭ代替メモリを生成することができる。

【００４０】メモリセルアレイ２においては、メモリセ
ルとしてＤＲＡＭセルが利用される。このメモリセルア
レイ２におけるメモリセルの記憶データのリフレッシュ
は、完全ヒドンリフレッシュ方式で実行される。すなわ
ち、外部からリフレッシュを指示するためのリフレッシ
ュ端子はなく、内部で、通常アクセスに隠れて、リフレ
ッシュが実行される。これにより、通常のＤＲＡＭと異
なり、データの再書込を行なうリフレッシュモードを外
部からの指示により、特に設ける必要がなく、ＳＲＡＭ
と完全互換性を有するメモリを得ることができる。

【００４１】図２は、図１に示す半導体記憶装置１のデ
ータ読出時の動作を示す信号波形図である。図２を参照
して、チップイネーブル信号ＣＥ♯をＬレベルに設定
し、また、上位バイトデータおよび下位バイトデータを
指定する上位バイトイネーブル信号ＵＢ♯および下位バ
イトイネーブル信号ＬＢ♯を、読出データビットに応じ
てＬレベルに設定する。この状態で、アドレス信号ビッ
トＡ０−Ａ１９を設定し、続いて、出力イネーブル信号
ＯＥ♯をＬレベルに設定する。書込イネーブル信号ＷＥ
♯は、Ｈレベルに維持する。

【００４２】出力イネーブル信号ＯＥ♯のＬレベルへの
立下がりをトリガとして、内部制御信号発生回路１２の
制御の下に、行アドレスバッファ３および列アドレスバ
ッファ４が、外部からのアドレス信号ビットＡ０−Ａ１
９を取込み、内部行アドレス信号ＲＡおよび内部列アド
レス信号ＣＡをそれぞれ生成する。これらの内部行アド
レス信号ＲＡおよび内部列アドレス信号ＣＡに従って、
行デコーダ５および列デコーダ６が、内部制御信号発生
回路１２の制御の下に、それぞれ所定のタイミングでデ
コード動作を行なって、メモリセルの選択を行ない、選
択メモリセルのデータを読出す。

【００４３】上位バイトイネーブル信号ＵＢ♯がＨレベ
ルのときには、上位バイトデータＤＱ８−ＤＱ１５は、
ハイインピーダンス状態となる。下位バイトイネーブル
信号ＬＢ♯をＬレベルに設定すると、下位バイトデータ
ＤＱ０−ＤＱ７に、有効データが読出される。外部デー
タは、出力イネーブル信号ＯＥ♯がＨレベルに立上がっ
てから、出力回路がディスエーブル状態とされるまでの
期間有効状態を維持する。

【００４４】図３は、図１に示す半導体記憶装置１のデ
ータ書込時の動作を示す信号波形図である。図３に示す
ように、データ書込時においても、上位バイトイネーブ
ル信号ＵＢ♯および下位バイトイネーブル信号ＬＢ♯に
従って、上位バイトデータおよび下位バイトデータの有
効／無効が指定される。チップイネーブル信号ＣＥ♯が
Ｌレベルとなると、この半導体記憶装置１に対するアク
セスが可能となる。データ書込時において、書込イネー
ブル信号ＷＥ♯をＬレベルに立下げる。出力イネーブル
信号ＯＥ♯はＨレベルを維持する。この書込イネーブル
信号ＷＥ♯の立下がりをトリガとして、外部からのアド
レス信号ビットＡ１９−Ａ０が内部に取込まれ、内部行
アドレス信号ＲＡおよび内部列アドレス信号ＣＡが、そ
れぞれ、行アドレスバッファ３および列アドレスバッフ
ァ４により生成される。これらの内部アドレス信号ＲＡ
およびＣＡに従って図１に示す行デコーダ５および列デ
コーダ６により、メモリセルの選択動作が行われる。外
部からのデータビットＤＱ０−ＤＱ１５が、上位バイト
イネーブル信号ＵＢ♯および下位バイイネーブル信号Ｌ
Ｂ♯に従って、選択的に内部に書込まれ、選択メモリセ
ルに対するデータの書込が行なわれる。

【００４５】図１に示す半導体記憶装置１は、ＤＲＡＭ
ベースの半導体記憶装置であり、内部で、行選択動作お
よび列選択動作が時分割的に実行されている。書込イネ
ーブル信号ＷＥ♯または出力イネーブル信号ＯＥ♯によ
りデータアクセスが指定されたとき、外部からのアドレ
ス信号に従って内部で行および列アドレス信号が生成さ
れる。メモリセルの選択時においては、まず行選択動作
が行なわれ、ブロック７に含まれるセンスアンプによ
り、選択行上のメモリセルデータがラッチされる。続い
て、列選択動作が行なわれ、選択メモリセルのデータの
読出または選択メモリセルへのデータの書込が実行され
る。

【００４６】図２および図３の信号波形図に示すよう
に、この図１に示す半導体記憶装置１は、チップイネー
ブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯および書込
イネーブル信号ＷＥ♯に従って、外部からのアドレス信
号を取込み、データの読出／書込を行なっている。した
がって、これらの半導体記憶装置１において用いられる
制御信号は、ＳＲＡＭと同じであり、この半導体記憶装
置１のインターフェイスは、ＳＲＡＭと互換性を有して
いる。

【００４７】テストモード制御回路２０は、外部からの
制御信号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号ビ
ットＡ０−Ａ１９とに従って、通常のアクセスシーケン
スと異なるシーケンスでアクセスが実行されたときに、
テストモードが指定されたと判断し、テストモードに入
り、このテストモードに入ると、外部からの信号（コマ
ンド）に従って、このテストモード時に行なわれるテス
トの内容を設定する信号（コマンド）を受付ける。すな
わち、ある特定のアクセスシーケンスが実行されたとき
に、テストモードが設定され、外部からのテストモード
指示信号（コマンド）を受付ける状態となる。このテス
トモードにおいて、外部からのアドレス信号ビットに従
って、テストモード時において実行されるテスト内容が
指定される。このテストモード指定信号ＴＭＤに従って
状態制御回路２２が、その内部状態を設定する。

【００４８】図４は、図１に示すテストモード制御回路
２０の構成を概略的に示す図である。図４において、テ
ストモード制御回路２０は、外部からの制御信号ＣＥ
♯、ＯＥ♯およびＷＥ♯と外部からのアドレス信号ビッ
トＡ１９−Ａ０とを受け、予め定められたシーケンスで
これらの信号が与えられたときにテストモードエントリ
信号ＴＭＲＹを生成するテストモード検出回路３０と、
このテストモードエントリ信号ＴＭＲＹの活性化時活性
化され、外部からのアドレス信号ビットＡ０−Ａ１９に
従って、テスト時に実行される内容を特定すテストデコ
ード信号（テストモード指定信号）ＴＭＤを生成するテ
ストデコード回路３２を含む。

【００４９】すなわち、この図４に示すように、テスト
モード制御回路２０において、まずテストモードを設定
するためのテストモードエントリが、テストモード検出
回路３０により検出され、次いで、このテストモードエ
ントリ後、テスト内容を指定するテストモードセットが
行なわれ、テストデコード回路３２により、その特定さ
れたテスト内容を指定するテストデコード信号（テスト
モード指定信号；以下、単にテストデコード信号と称
す）ＴＭＤが生成される。

【００５０】図５は、この図４に示すテストモード制御
回路２０の動作を示す信号波形図である。図５に示すよ
うに、あるテストを行なうためには、このテストモード
に入るために、テストモードエントリサイクルが実行さ
れる。このテストモードエントリサイクルにおいては、
通常使用されないアクセスシーケンスでこの半導体記憶
装置へのアクセスが行なわれ、このアクセスシーケンス
をテストモード検出回路３０が検出して、テストモード
エントリ信号ＴＭＲＹを活性化する。次いで、このテス
トモードエントリ後、テスト内容を特定するためのテス
トモードセットサイクルに入り、テストデコード回路３
２により、テストモード時に実行されるテスト内容の特
定が行なわれ、対応のテストデコード信号ＴＭＤが活性
化される。このテストモードセットサイクルにおいて、
複数種類のテスト内容が同時に特定されてもよい。ま
た、このテストモード時においてテスト内容を特定する
テストセットサイクルが、複数回繰返し行なわれてもよ
い。

【００５１】このテストモードセットサイクルが完了す
ると、次いで、テスト実行サイクルに入る。テストデコ
ード信号ＴＭＤに従って状態制御回路２２が内部状態を
設定しており、この半導体記憶装置の指定されたテスト
が実行される。

【００５２】テストが完了すると、このテストモードを
終了するためのテストモードイクジットサイクルが行な
われ、テストモードエントリ信号ＴＭＲＹおよびテスト
デコード信号ＴＭＤが非活性化される。

【００５３】この図５に示すように、テストモードエン
トリサイクルとテストモードセットサイクルとを別々に
設けることにより、ＤＲＡＭベースの半導体記憶装置に
おいて、ＣＢＲ（ＣＡＳビフォーＲＡＳ）条件を使用す
ることができない場合においても、テストモードを、通
常のＳＲＡＭと同様の外部からの信号を用いてテストを
行なうことができる。

【００５４】なお、上述の説明においては、テストモー
ド検出回路３０が、通常のアクセスシーケンスと異なる
シーケンスで連続してアクセスが行なわれたときに、テ
ストモードエントリ信号ＴＭＲＹを活性化していると説
明している。しかしながら、たとえば、以下のシーケン
スで、テストモードエントリが行なわれてもよい。すな
わち、チップイネーブル信号ＣＥ♯がＨレベルのとき
に、書込イネーブル信号ＷＥ♯および出力イネーブル信
号ＯＥ♯をともにＬレベルに設定する。次いで、チップ
イネーブル信号ＣＥ♯をＬレベルに設定する。「ＷＯＢ
Ｃ（ＷＥ，ＯＥビフォーＣＥ）」条件が満たされたとき
に、テストモードエントリが行なわれてもよい。

【００５５】また、テストモードセットサイクルにおい
て、１回または複数回のテスト内容を特定するテストセ
ットサイクルが実行される。このテストモード設定サイ
クルの実行時において、テストモードエントリサイクル
が行なわれた後、いわゆる“ＮＯＰ”サイクルが行なわ
れた後に、テストセットサイクルが行なわれてもよい。
“ＮＯＰ”サイクルにおいては、テストの内容は特定さ
れない。

【００５６】以上のように、この発明の実施の形態１に
従えば、通常動作時に行なわれるシーケンスと異なるシ
ーケンスでアクセスが行なわれたときに、テストモード
エントリを実行し、次いで、テスト内容を特定するテス
トセットサイクルが行なわれており、通常のＳＲＡＭに
おいて用いられる信号を用いてＤＲＡＭベースの半導体
記憶装置（ＳＲＡＭ代替メモリ）のテストモードを設定
することができる。

【００５７】［実施の形態２］図６は、この発明の実施
の形態２に従うテスト制御回路２０に含まれるテストモ
ード検出回路３０の構成を概略的に示す図である。図６
において、テストモード検出回路３０は、アドレス信号
ビットＡｉを受けるＳＶＩＨ検出回路３０ａと、アドレ
ス信号ビットＡｊを受けるＳＶＩＨ検出回路３０ｂと、
これらのＳＶＩＨ検出回路３０ａおよび３０ｂの出力信
号とアドレス信号ビットＡｊを受けるバッファ回路３３
ｊの出力信号とを受けるテストモードエントリ検出回路
３０ｃを含む。

【００５８】アドレス信号ビットＡｉに対しては、ま
た、バッファ回路３３ｉが設けられる。これらのバッフ
ァ回路３３ｉおよび３３ｊは、図１に示す行アドレスバ
ッファ３および列アドレスバッファ４に含まれ、これら
のアドレス信号ビットＡｉおよびＡｊは、図１に示すア
ドレス信号ビットＡ１９−Ａ０のうちの任意の２ビット
のアドレス信号である。

【００５９】ＳＶＩＨ検出回路３０ａおよび３０ｂは、
これらの対応のアドレス信号ビットＡｉおよびＡｊが、
スーパーＶＩＨ条件を満たしているときに、Ｈレベルの
信号を出力する。ここで、「スーパーＶＩＨ条件」は、
対応の信号が、通常の動作電源電圧よりもさらに高い電
圧レベルに設定される条件を示す。以下の説明におい
て、スーパーＶＩＨ条件を満たす信号の論理レベルを
“ＨＨ”で示し、通常の電源電圧レベルの信号の論理レ
ベルを“Ｈ”で示す。

【００６０】テストモードエントリ検出回路３０ｃは、
これらのＳＶＩＨ検出回路３０ａおよび３０ｂとバッフ
ァ回路３３ａの出力信号が所定の状態になり、その状態
が連続して複数サイクルにわたって満たされたときに、
テストモードエントリ信号ＴＭＲＹを活性状態に駆動す
る。

【００６１】図７は、図６に示すテストモード検出回路
３０の動作の一例を示すタイミング図である。以下、図
７を参照して、図６に示すテストモード検出回路３０の
動作について説明する。

【００６２】チップイネーブル信号ＣＥ♯をＬレベルに
設定する。アドレス信号ビットＡｉをＨＨレベルに設定
し、アドレス信号ビットＡｊをＨレベルに設定する。こ
の状態において、出力イネーブル信号ＯＥ♯を、所定回
数（図７においては８回）トグルする。各出力イネーブ
ル信号ＯＥ♯がＬレベルとなるサイクルにおいて、ＳＶ
ＩＨ検出回路３０ａの出力信号ＳＶａはＨレベルであ
り、一方、ＳＶＩＨ検出回路３０ｊの出力信号ＳＶｂは
Ｌレベルである。また、バッファ回路３３ｊの出力信号
ＮＶはＨレベルとなる。この状態の組合せが、連続し
て、所定回数（たとえば８回）与えられると、テストモ
ードエントリ検出回路３０ｃが、テストモードエントリ
信号ＴＭＲＹを活性状態へ駆動する。

【００６３】したがって、スーパーＶＩＨ条件とノーマ
ルＶＩＨ条件とを確実に識別することができ、ノイズな
どに起因するスーパーＶＩＨ条件の誤判定を防止するこ
とができる。また所定回数この条件を認識することによ
り、正確に、テストモードに入ることができる。また、
この通常動作モード時において、ノイズなどにより、ス
ーパーＶＩＨ条件が満たされた場合においても、その条
件が、連続して、所定回数満たされる可能性は少なく、
通常動作モード時に、誤ってテストモードに入るのを防
止することができる。

【００６４】図８は、図６に示すテストモードエントリ
検出回路３０ｃの構成の一例を示す図である。図８にお
いて、テストモードエントリ検出回路３０ｃは、図６に
示すＳＶＩＨ検出回路３０ａおよび３０ｂの出力信号Ｓ
ＶａおよびＳＶｂとバッファ回路３３ａの出力信号ＮＶ
とを受けるゲート回路３５と、出力イネーブル信号ＯＥ
♯とチップイネーブル信号ＣＥ♯を受けるゲート回路３
６と、ゲート回路３６の出力信号に従って、ゲート回路
３５の出力信号をシフトするシフトレジスタ３７と、シ
フトレジスタ３７の出力信号Ｑ０−Ｑ７を受けるゲート
回路３８と、ゲート回路３８の出力信号に従ってセット
されかつリセット信号ＲＳＴに従ってリセットされるセ
ット／リセットフリップフロップ３９を含む。このセッ
ト／リセットフリップフロップ３９から、テストモード
エントリ信号ＴＭＲＹが生成される。

【００６５】ゲート回路３５は、信号ＳＶａおよびＮＶ
がともにＨレベルでありかつ信号ＳＶｂがＬレベルのと
きにＨレベルの信号を出力する。ゲート回路３６は、出
力イネーブル信号ＯＥ♯およびチップイネーブル信号Ｃ
Ｅ♯がともにＬレベルのときにＨレベルの信号を出力す
る。

【００６６】シフトレジスタ３７は、このゲート回路３
６の出力信号に従ってシフト動作を行なう。このシフト
レジスタ３７は、通常の構成を有し、ゲート回路３６の
出力信号に従ってシフト動作を行なう構成であればよ
い。このシフトレジスタ３７は、８段のシフタを含み、
８ビットの出力信号Ｑ０−Ｑ７が、ゲート回路３５の出
力信号に従って設定される。

【００６７】ゲート回路３８は、このシフトレジスタ３
７の出力信号Ｑ０−Ｑ７がすべてＨレベルのときにＨレ
ベルの信号を出力し、セット／リセットフリップフロッ
プ３９をセットする。

【００６８】アドレス信号ビットＡｉがＨＨレベルのと
きには、ＳＶＩＨ検出回路３０ａからの出力信号ＳＶａ
がＨレベルとなる。アドレス信号ビットＡｊがＨレベル
のときには、ＳＶＩＨ検出回路３０ｂの出力信号ＳＶｂ
がＬレベルとなる。したがって、このゲート回路３５
は、アドレス信号ビットＡｉがＨＨレベルにありかつア
ドレス信号ビットＡｊがＨレベルのときに、Ｈレベルの
信号を出力する。この状態が、８サイクル連続して与え
られると、シフトレジスタ３７の出力信号Ｑ０−Ｑ７が
すべてＨレベルとなる。

【００６９】このテストモードエントリ時において、１
サイクルでも、ゲート回路３５の出力信号がＬレベルと
なると、シフトレジスタ３７において、出力信号Ｑ０−
Ｑ７のいずれかがＬレベルとなり、したがって、このテ
ストモードエントリがリセットされる。連続して所定回
数（例えば８回）アドレス信号ビットＡｉおよびＡｊを
それぞれＨＨレベルおよびＨレベルに設定することによ
り、シフトレジスタ３７の出力信号Ｑ０−Ｑ７をすべて
Ｈレベルに設定して、テストモードエントリ信号ＴＭＲ
ＹをＨレベルに設定することができる。

【００７０】なお、このテストモードエントリ時におい
て出力イネーブル信号ＯＥ♯を用いているのは、内部の
メモリセルの記憶データが書込動作により変化して正確
なテストを行なえなくなるのを防止するためである。テ
ストモードエントリ時においてメモリセルの記憶データ
が破壊されても良い場合には、書込イネーブル信号ＷＥ
♯が利用されても良い。また、書込と読出とが所定のシ
ーケンスで実行されても良い。

【００７１】また、アドレス信号ビットに代えて、スー
パＶＩＨ条件判定のためにデータビットが利用されても
良い。また、スーパＶＩＨ条件の判定のためにアドレス
信号ビットとデータビットとが組み合わされて用いられ
ても良い。

【００７２】以上のように、この発明の実施の形態２に
従えば、スーパーＶＩＨ条件（ＨＨレベル）とノーマル
ＶＩＨ条件（Ｈレベル）の信号を用いてテストモードエ
ントリを行なっている。したがって、ノイズなどの影響
を受けることなく正確にスーパーＶＩＨ状態を識別する
ことができる。また、所定回数連続してスーパーＶＩＨ
およびノーマルＶＩＨ条件が出されたときに、テストモ
ードエントリ信号を活性状態に駆動しており、通常動作
モード時に、ノイズなどの影響等により、誤ってテスト
モードに入るのを防止することができる。

【００７３】また。アドレス信号ビットおよび／または
データビットを利用する事により、上位アドレス信号ビ
ットと下位アドレス信号ビットまたは上位データビット
と下位データビットとをいれかえる事が容易に出来、テ
ストモードエントリ時に使用される信号の上位／下位の
互換性を実現する事ができ、適用される半導体記憶装置
の構成に応じてテストモードエントリのための構成を容
易に変更する事が出来る。

【００７４】［実施の形態３］図９は、この発明の実施
の形態３に従うテストモード検出回路３０の構成を概略
的に示す図である。図９において、テストモード検出回
路３０は、外部信号ＥＸ１が所定の条件を満たしたとき
にその出力信号を活性化するプリエントリ検出回路４０
と、プリエントリ検出回路４０の出力信号の活性化に応
答して活性化され、外部信号ＥＸ２のスーパーＶＩＨ条
件を判定するＳＶＩＨ判定回路４２と、ＳＶＩＨ判定回
路４２の出力信号に従ってテストモードエントリ信号Ｔ
ＭＲＹを活性化するテストモードエントリ検出回路４４
を含む。

【００７５】このＳＶＩＨ判定回路４２は、図６に示す
ＳＶＩＨ検出回路３０ａおよび３０ｂに相当し、テスト
モードエントリ検出回路４４は、図８に示すテストモー
ドエントリ検出回路３０ｃに対応する。これらのＳＶＩ
Ｈ判定回路４２およびテストモードエントリ検出回路４
４は、先の実施の形態２におけるＳＶＩＨ検出回路３０
ａおよび３０ｂとテストモードエントリ検出回路３０ｃ
と同一の構成を有していてもよい。

【００７６】外部信号ＥＸ１は、アドレス信号またはデ
ータビットであり、プリエントリ検出回路４０は、たと
えば、特定アドレスまたは特定データパターンが連続し
て所定回数所定のシーケンスで与えられたときに、ＳＶ
ＩＨ判定回路４２を活性化する。このプリエントリ時に
おいても、出力イネーブル信号ＯＥ♯が活性化されて、
各設定サイクルは、出力イネーブル信号ＯＥ♯のトグル
により決定される。

【００７７】ＳＶＩＨ判定回路４２は、非活性状態にお
いては、動作電流の経路が遮断されており、消費電流が
低減される。このＳＶＩＨ判定回路４２は、活性化時、
外部信号ＥＸ２が、スーパーＶＩＨ条件を満たしている
か否かを判定する。

【００７８】テストモードエントリ検出回路４４は、先
の実施の形態２と同様、ＳＶＩＨ判定回路４２の出力信
号が、連続して所定回数活性状態とされると、テストモ
ードエントリ信号ＴＭＲＹを活性状態へ駆動する。

【００７９】したがって、この実施の形態３において
は、図１０に示すように、テストモードエントリのため
に、ＳＶＩＨ判定回路４２を活性化するためのエントリ
１サイクルと、スーパーＶＩＨ条件が所定回数満たされ
たかを判定して、テストモードエントリを設定するため
のエントリ２サイクルとが実行される。このエントリ２
サイクルにおいて、ＳＶＩＨ判定回路４２におけＳＶＩ
Ｈ検出回路を活性化することにより、必要期間のみ、Ｓ
ＶＩＨ判定回路４２を動作させて、消費電流を低減す
る。

【００８０】図１１は、図９に示すプリエントリ検出回
路４０の構成の一例を示す図である。図１１において、
プリエントリ検出回路４０は、アドレス信号ビットＡ１
９−Ａ０を受けるゲート回路４０ａと、出力イネーブル
信号ＯＥ♯とチップイネーブル信号ＣＥ♯とを受けるゲ
ート回路４０ｂと、ゲート回路４０ｂの出力信号に従っ
てシフト動作を行ない、ゲート回路４０ａの出力信号を
順次シフトするシフトレジスタ４０ｃと、シフトレジス
タ４０ｃの出力信号Ｑ０−ＱｎがすべてＨレベルのとき
にＨレベルの信号を出力するゲート回路４０ｄと、この
ゲート回路４０ｄの出力信号の立上りに応答してセット
されて、その出力ＱからＳＶＩＨ判定回路４２を活性化
する活性化信号ＡＣＴを生成するセット／リセットフリ
ップフロップ４０ｅを含む。このセット／リセットフリ
ップフロップ４０ｅは、そのリセット入力に例えばシス
テムリセット時または電源投入時に活性化されるリセッ
ト信号ＲＳＴ受ける。

【００８１】ゲート回路４０ａは、アドレス信号ビット
Ａ１９−Ａ０が、特定のアドレスを指定するときに、Ｈ
レベルの信号を出力する。このアドレス信号ビットＡ１
９−Ａ０の特定のアドレスのビットパターンとしては、
たとえば“１１…１”のように、最終アドレスを指定す
るビットパターンが用いられても良い。また、別のアド
レスがしようされても良い。

【００８２】ゲート回路４０ｂは、チップイネーブル信
号ＣＥ♯および出力イネーブル信号ＯＥ♯がともにＨレ
ベルのとき、すなわち、データ出力動作モード時に、Ｈ
レベルの信号を出力し、シフトレジスタ４０ｃにシフト
動作を行なわせる。したがって、このシフトレジスタ４
０ｃは、アドレス信号ビットＡ０−Ａ１９が特定のアド
レスを指定して、連続して所定回数（（ｎ＋１）回）デ
ータリードが行なわれたときに、その出力信号Ｑ０−Ｑ
ｎをすべてＨレベルに設定する。

【００８３】したがって、特定のアドレスに対し連続し
て（ｎ＋１）回データ読出が行なわれたときに、ゲート
回路４０ｄの出力信号がＨレベルとなり、セット／リセ
ットフリップフロップ４０ｅがセットされて、活性化信
号ＡＣＴが活性化される。

【００８４】通常動作モード時において、このような特
定のアドレスを連続して（ｎ＋１）回（たとえば８回）
データ読出を行なう可能性は低く、通常動作モード時に
誤って、ＳＶＩＨ判定回路４２を活性化するのを防止す
ることができる。

【００８５】図１２は、図９に示すＳＶＩＨ判定回路４
２に含まれるＳＶＩＨ検出回路の構成の一例を示す図で
ある。図１２において、ＳＶＩＨ判定回路４２に含まれ
るＳＶＩＨ検出回路は、外部信号ＥＸａの電圧レベルを
降下させるための、互いに直列に接続されるダイオード
接続されたＮチャネルＭＯＳトランジスタＴＲ１−ＴＲ
ｍと、電源ノードに結合され、カレントミラー回路を構
成するＰチャネルＭＯＳトランジスタＴＱ１およびＴＱ
２と、これらのＰチャネルＭＯＳトランジスタＴＱ１お
よびＴＱ２にそれぞれ直列に接続されるＮチャネルＭＯ
ＳトランジスタＴＱ３およびＴＱ４と、ＭＯＳトランジ
スタＴＱ３およびＴＱ４の共通ソースノードと接地ノー
ドの間に接続されかつそのゲートに活性化信号ＡＣＴを
受けるＮチャネルＭＯＳトランジスタＴＱ５を含む。

【００８６】ＭＯＳトランジスタＴＱ３は、ダイオード
接続されたＭＯＳトランジスタＴＲ１−ＴＲｍを介して
与えられる外部信号ＥＸａをゲートに受け、ＭＯＳトラ
ンジスタＴＱ４は、基準電圧Ｖｒｅｆをゲートに受け
る。

【００８７】この図１２に示すＳＶＩＨ検出回路の構成
においては、ダイオード接続されたＭＯＳトランジスタ
ＴＲ１−ＴＲｍにより、外部信号ＥＸａの電圧レベル
が、ｍ・Ｖｔｈだけ低下される。ここで、Ｖｔｈは、Ｍ
ＯＳトランジスタＴＲ１−ＴＲｍのしきい値電圧を示
す。

【００８８】ＭＯＳトランジスタＴＱ１およびＴＱ２は
カレントミラー回路を構成しており、サイズが同じ場
合、同じ大きさの電流を供給する。ここで、ＭＯＳトラ
ンジスタＴＱ２がカレントミラー回路のマスタ段を構成
し、ＭＯＳトランジスタＴＱ２を介して流れる電流のミ
ラー電流がＭＯＳトランジスタＴＱ１を介して流れる。
ＭＯＳトランジスタＴＱ３およびＴＱ４が、差動段を構
成し、基準電圧ＶｒｅｆとＭＯＳトランジスタＴＲｍを
介して与えられる信号の電圧レベルを比較する。

【００８９】ＭＯＳトランジスタＴＱ５は、このＳＶＩ
Ｈ検出回路の電流源トランジスタとして機能し、活性化
信号ＡＣＴがＨレベルのときに導通し、このＳＶＩＨ検
出回路において動作電流が流れる経路を形成する。活性
化信号ＡＣＴがＬレベルのときには、このＭＯＳトラン
ジスタＴＱ５は非導通状態であり、ＳＶＩＨ検出回路に
おいて電源ノードから接地ノードへ電流が流れる経路が
遮断され、このＳＶＩＨ検出回路の出力信号ＺＳＶをＨ
レベルに保持する。

【００９０】活性化信号ＡＣＴがＨレベルとなると、Ｍ
ＯＳトランジスタＴＱ３およびＴＱ４が比較動作を行な
う。この外部信号ＥＸａがＨＨレベルであり、スーパー
ＶＩＨ条件を満たす場合には、ＭＯＳトランジスタＴＱ
３のゲート電圧が、基準電圧Ｖｒｅｆよりも高くなり、
ＭＯＳトランジスタＴＱ３のコンダクタンスがＭＯＳト
ランジスタＴＱ４のコンダクタンスよりも大きくなり、
ＭＯＳトランジスタＴＱ１を介して供給される電流が放
電され、このＭＯＳトランジスタＴＱ１およびＴＱ３の
接続ノードから出力されるＳＶＩＨ検出信号ＺＳＶがＬ
レベルとなり、外部信号ＥＸａがＳＶＩＨ条件を満たし
ていることを示す。

【００９１】外部信号ＥＸａがＨＨレベルよりも電圧レ
ベルが低く、ＨレベルまたはＬレベルのときには、ＭＯ
ＳトランジスタＴＱ３のゲート電圧は、基準電圧Ｖｒｅ
ｆよりも低くなり、ＭＯＳトランジスタＴＱ３のコンダ
クタンスが、ＭＯＳトランジスタＴＱ４のコンダクタン
スよりも小さくなる。応じて、ＭＯＳトランジスタＴＱ
３は、カレントミラー回路のＭＯＳトランジスタＴＱ１
を介して供給されるミラー電流を放電することができ
ず、ＳＶＩＨ検出信号ＺＳＶがＨレベルとなる。ＭＯＳ
トランジスタＴＱ２が、このカレントミラー回路のマス
タ段を構成しており、ＭＯＳトランジスタＴＱ２および
ＴＱ４を介して流れる電流と同じ大きさの電流が、ＭＯ
ＳトランジスタＴＱ１を介してＭＯＳトランジスタＴＱ
３へ供給される（ＭＯＳトランジスタＴＱ１およびＴＱ
２のサイズが等しい場合）。

【００９２】したがって、活性化信号ＡＣＴがＬレベル
にあるエントリ１サイクルの間、このＳＶＩＨ判定回路
４２における動作電流が遮断され、消費電流を低減する
ことができる。

【００９３】なお、プリエントリ検出回路４０へは、ア
ドレス信号ビットＡ０−Ａ１９に代えて、データビット
ＤＱが与えられてもよい。また、アドレス信号ビットＡ
０−Ａ１９のうちの特定のアドレスビットとデータビッ
トＤＱ０−ＤＱ１５のうちの特定のビットの組合せが用
いられてもよい。

【００９４】また、シフトレジスタ４０ｃにおけるシフ
ト回数としては、通常動作モード時に誤ってテストモー
ドに入るのを防止することができれば、そのシフト回数
は任意である。

【００９５】［変更例］図１３は、この発明の実施の形
態３の変更例のプリエントリ検出回路４０の構成を概略
的に示す図である。図１３において、プリエントリ検出
回路４０は、データビットＤＱ０−ＤＱ１５を受けるゲ
ート回路４０ｆと、チップイネーブル信号Ｃ♯と出力イ
ネーブル信号ＯＥ♯を受けるゲート回路４０ｂと、ゲー
ト回路４０ｆおよび４０ｂの出力信号を受けるゲート回
路４０ｇと、ゲート回路４０ｇの出力信号のＨレベルを
カウントするカウンタ４０ｈと、カウンタ４０ｈからの
桁上げ信号に従ってセットされて、活性化信号ＡＣＴを
生成するセット／リセットフリップフロップ４０ｅを含
む。

【００９６】この図１３に示す構成においては、アドレ
ス信号ビットＡ０−Ａ１９に代えて、データビットＤＱ
０−ＤＱ１５が用いられる。これらのデータビットＤＱ
０−ＤＱ１５としては、単に上位バイトデータＤＱ８−
ＤＱ１５のみまたは下位バイトデータＤＱ０−ＤＱ８の
みが用いられてもよい。

【００９７】このゲート回路４０ｆは、データビットＤ
Ｑ０−ＤＱ１５が特定のパターンに設定されたときに、
Ｈレベルの信号を出力する。図１３においては、このゲ
ート回路４０ｆが、データビットＤＱ０−ＤＱ１５がす
べて“１”に設定されたときに、ゲート回路４０ｆがＨ
レベルの信号を出力する場合を一例として示す。

【００９８】ゲート回路４０ｂは、チップイネーブル信
号ＣＥ♯および出力イネーブル信号ＯＥ♯がともにＬレ
ベルとなるとＨレベルの信号を出力する。すなわちデー
タ読出モードが指定されたときに、ゲート回路４０ｂの
出力信号がＨレベルとなる。

【００９９】ゲート回路４０ｇは、ゲート回路４０ｆお
よび４０ｂの出力信号がともにＨレベルのときにＨレベ
ルの信号を出力する。したがって、このゲート回路４０
ｇは、特定のデータビットパターンが与えられ、かつデ
ータ読出が指定されたときに、Ｈレベルの信号を出力す
る。カウンタ４０ｈは、ゲート回路４０ｇからのＨレベ
ルの信号の数をカウントする。このカウンタ４０ｈの桁
上げ信号に従ってセット／リセットフリップフロップ４
０ｅがセットされて活性化信号ＡＣＴが活性化される。

【０１００】このカウンタ４０ｈを用いる場合、たとえ
ば８回連続してリード動作が指定されたときに活性化信
号ＡＣＴを活性化する場合、３段のフリップフロップで
カウンタ４０ｈを構成することができ、通常のシフトレ
ジスタを用いる場合に比べて、回路規模を低減すること
ができる。

【０１０１】なお、このカウンタ４０ｈにおいて、デー
タ読出時に異なるデータビットパターンが与えられたと
きにカウンタ４０ｈがリセットされてもよく、また同じ
データパターンで、データ書込が指定されたときにカウ
ンタ４０ｈがリセットされるように構成されてもよい。
このリセットのための構成としては、ゲート回路４０ｆ
の信号がＬレベルでありかつゲート回路４０ｂの出力信
号がＨレベルのときまたは、ゲート回路４０ｆの出力信
号がＨレベルでありかつゲート回路４０ｂの出力信号が
Ｌレベルのときに、カウンタ４０ｈがリセットされる構
成が用いられれば良い。

【０１０２】また、図１１に示すシフトレジスタ４０ｃ
においても、データ書込が指定されたときには、シフト
レジスタ４０ｃは、その対応のビットがＬレベルに設定
されるように構成されてもよい。すなわち、図１１に示
すゲート回路４０ａに代えて、図１３に示すゲート回路
４０ｆ、４０ｂおよび４０ｇを用いて、シフトレジスタ
４０ｃへ、このゲート回路４０ｇの出力信号を与えるこ
とにより、容易に、シフトレジスタ４０ｃの対応のビッ
トをリセットする構成は実現される。

【０１０３】また、リセット信号ＲＳＴは、システムリ
セット時または電源投入時などにおいて活性化される。

【０１０４】以上のように、この発明の実施の形態３に
従えば、特定の条件を外部信号が満たしたときに、スー
パーＶＩＨ条件の判定を行なってテストモードエントリ
の判定を行なっており、消費電流の大きなＳＶＩＨ検出
回路（判定回路）の動作を必要最小限の期間に限定して
おり、通常動作モード時においては、ＳＶＩＨ検出回路
（判定回路）の動作は停止されており、通常動作モード
時の消費電流を低減することができる。

【０１０５】［実施の形態４］図１４は、この発明の実
施の形態４に従う半導体記憶装置のテストモードエント
リ時の動作を示すタイミング図である。図１４におい
て、アドレス信号ビットＡ１９−Ａ０として、２つのア
ドレスパターンＰＴ１およびＰＴ２が、２サイクルずつ
交互に与えられる。アドレスパターンＰＴ１は、たとえ
ば（００１１１１１００１１１１１１１１１１１）であ
り、アドレスパターンＰＴ２は、たとえば（１１１００
００１１１１１１１１１１１１０）である。これらのア
ドレスパターンＰＴ１およびＰＴ２は、アクセスする可
能性の低いアドレスであるかまたは、通常動作モード時
において連続してアクセスされることのない規則性のな
いアドレスパターンである。これらの２種類のアドレス
パターンＰＴ１およびＰＴ２に対して合計８回連続して
読出動作を行なうことにより、テストモードエントリ信
号ＴＭＲＹまたは活性化信号ＡＣＴを活性化する。これ
により、通常動作モード時において、テストモードに入
るのを防止することができる。

【０１０６】図１５は、この発明の実施の形態４に従う
テストモード検出回路３０の構成を概略的に示す図であ
る。図１５において、テストモード検出回路３０は、ア
ドレス信号ＡＤ（ビットＡ１９−Ａ０）を受け、それぞ
れが、所定のパターンに設定されているかを検出するパ
ターン検出回路５０および５１と、チップイネーブルＣ
Ｅ♯および出力イネーブル信号ＯＥ♯を受けるゲート回
路５２と、ゲート回路５２の出力信号に従ってパターン
検出回路５０および５１の出力信号をそれぞれシフトす
るシフトレジスタ５３および５４と、シフトレジスタ５
３および５４の特定の出力信号を受けて、それらがすべ
てＨレベルのときにテストモードエントリ信号ＴＭＲＹ
または活性化信号ＡＣＴに対するトリガ信号を生成する
ゲート回路５５を含む。

【０１０７】パターン検出回路５０および５１は、それ
ぞれアドレス信号ＡＤがパターンＰＴ１およびＰＴ２に
設定されているかを検出する。このパターン検出回路５
０および５１の構成としては、先の図１１に示すゲート
回路４０ａと同様の構成が用いられてもよく、またこれ
らのパターン検出回路５０および５１に対して、ゲート
回路５２の出力信号が与えられ、データ読出が指定され
たときのみ、そのパターン検出結果を有効とする構成が
用いられてもよい。

【０１０８】シフトレジスタ５３および５４は、それぞ
れゲート回路５２の出力信号に従ってシフト動作を行な
う。ゲート回路５２は、データ読出が指定されたときに
Ｈレベルの信号を出力する。したがって、データ読出が
指定されたときに、これらのシフトレジスタ５３および
５４がともににシフト動作を行なうため、図１４に示す
ように、パターンＰＴ１およびＰＴ２が２サイクルずつ
交互に与えられる場合、これらのシフトレジスタ５３お
よび５４の所定の出力信号のみがＨレベルとなる。すな
わち、図１５において、シフトレジスタ５３の出力信号
Ｑ０、Ｑ１、Ｑ４およびＱ５がＨレベルとなり、一方シ
フトレジスタ５４においては出力信号Ｑ２、Ｑ３、Ｑ６
およびＱ７がＨレベルとなる。ここで、図１５に示した
シフトレジスタ５３および５４の出力信号の番号と、図
１４に示すデータ読出サイクルの番号とを対応させてい
る。

【０１０９】ゲート回路５５は、シフトレジスタ５３お
よび５４の所定の出力信号がすべてＨレベルとなると、
テストモードエントリ信号ＴＭＲＹまたは活性化信号Ａ
ＣＴの活性化をトリガする（対応のセット／リセットフ
リップフロップをセットする）。したがって、これらの
予め定められたアドレス信号ビットパターンが所定のシ
ーケンスで所定回数与えられたときに、テストモードエ
ントリ信号ＴＭＲＹまたは活性化信号ＡＣＴが活性化さ
れる。

【０１１０】これにより、通常動作モード時、テストモ
ードに入るのを確実に抑制して、ピン端子数を増加させ
ることなく、容易にテストモードエントリを行なうこと
ができる。

【０１１１】なお、この実施の形態１において特定のア
ドレス信号ビットパターンとしては、最終アドレス、す
なわち“ＦＦＦＦＨ”と先頭アドレス“００００Ｈ”と
が用いられてもよく、通常動作モード時に、アクセスさ
れる可能性の低いアドレスまたはアクセスシーケンスが
用いられればよい。また、アドレス信号ビットとデータ
ビットとが特定のパターンとなるように組合せて用いら
れてもよい。また、読出と書込とが所定のシーケンスで
行なわれても良い。

【０１１２】以上のように、この発明の実施の形態４に
従えば、複数種類の外部信号のパターンが所定のシーケ
ンスで所定回数印加されたときに、テストモードエント
リを行なうように構成しており、通常動作モードに悪影
響を及ぼすことなく確実にテストモードエントリを、ピ
ン数を増加させることなく設定することができる。

【０１１３】［実施の形態５］図１６は、この発明の実
施の形態５に従う半導体記憶装置のテストセットサイク
ルの動作を示すタイミング図である。このテストセット
サイクルにおいて実行されるテスト内容が指定される。
図１６に示すように、テストモードエントリ信号ＴＭＲ
Ｙが活性状態となると、テストセットサイクルが実行さ
れて、テスト内容が指定される。このテストモード設定
時において、テスト動作内容を特定するテストセットサ
イクルが２回連続して行なわれる。２回のテストセット
サイクルが行なわれると、活性化信号ＡＣＴがＬレベル
に駆動され、ＳＶＩＨ判定回路（検出回路）が非活性状
態となる。したがって、再びテスト内容を特定するため
には、再びテストモードエントリを行なう必要がある。
ただし、この図１６に示すタイミング図は、テストモー
ドエントリのために、エントリ１サイクルおよびエント
リ２サイクルを行なう図１０に示す実施の形態３に従う
テストモードエントリ動作を前提としている。指定され
たテストが行なわれるときに、ＳＶＩＨ検出回路の動作
を停止させ、不必要な電流が消費されるのを防止し、ま
た、このＳＶＩＨ検出回路（判定回路）の消費電流がテ
スト動作に影響を与えるのを防止する。このテストセッ
トサイクルにおいてＳＶＩＨ検出回路（判定回路）を活
性化するのは、テスト内容を指定するテストコマンドに
おいてＳＶＩＨ条件が含まれる可能性があるためであ
る。テストコマンドＳＥＴ１およびＳＥＴ２は、それぞ
れ、複数のテスト内容を同時に指定することができる。

【０１１４】図１７は、このテストコマンドの構成の一
例を示す図である。このテスト内容の特定のためには、
一例として、アドレス信号ビットＡ１７−Ａ４が用いら
れる。アドレス信号ビットＡ４−Ａ８は、テスト群ＴＧ
０のうちのテストを特定し、アドレス信号ビットＡ９お
よびＡ１０により、テスト群ＴＧ１のうちの１つのテス
トが特定される。アドレス信号ビットＡ１１−Ａ１５に
より、テスト群ＴＧ２のうちの１つのテストが特定され
る。アドレス信号ビットＡ１６およびＡ１７により、そ
れぞれ、テスト群ＴＧ３およびＴＧ４におけるテストが
それぞれ特定される。

【０１１５】、テストされる機能に応じてテスト内容
が、これらのテスト群ＴＧ０−ＴＧ４にグループ化され
る。たとえば、テスト機能として、データが正確に書込
／読出されたか否かを判定するために、同時に複数ビッ
トのメモリセルのデータの書込／読出を行なうマルチビ
ットテスト（ＭＢＴ）と内部のデータ線（ＩＯ）に対し
同時にデータの書込／読出を行なうＩＯ縮退テストが、
同一のテスト群に含まれる。また、たとえばビット線電
圧およびセンスアンプ電源電圧などの設定などの内部電
圧に関するテストが１つのグループに分割される。また
さまざまな加速テストを行なうためのテストが、また１
つのテスト群にグループ化される。アドレス信号ビット
Ａ４−Ａ１７がテストコマンドＳＥＴとして用いられる
場合、したがって２つのテストサイクルが連続して行な
われるために、１つのテストサイクルで最大５種類のテ
ストを指定することができる。ただし、１つのテスト群
が第１のテストサイクルで指定された場合には、次のサ
イクルにおいて同一テスト群のテストの特定は禁止され
る。

【０１１６】図１７に示すように、テスト内容特定のた
めのテストコマンドとしてアドレス信号ビットを用い、
アドレス信号ビットにより、対象テストの機能を分類す
ることにより、テストサイクルが少ない場合において
も、多数のテストを同時に設定して、複雑なテストを短
いテストモード設定時間で行なうことができる。これに
よりテストに要する時間を短縮することができる。

【０１１７】図１８は、図４に示すテストデコード回路
３２の構成の一例を示す図である。図１８において、テ
ストデコード回路３２は、対応のテストグループに割当
てられたアドレス信号ビットＡａ−Ａｋの組をそれぞれ
受けるデコード回路ＤＣＫ０−ＤＣＫｈと、デコード回
路ＤＣＫ０−ＤＣＫｈそれぞれに対応して設けられ、対
応のデコード回路の出力信号がＨレベルのときセットさ
れて対応のテストデコード信号ＴＭＤ０−ＴＭＤｈを活
性化するセット／リセットフリップフロップＦＦ０−Ｆ
Ｆｈと、フリップフロップＦＦ０−ＦＦｈそれぞれに対
応して設けられ、対応のフリップフロップの出力信号を
除くフリップフロップの出力信号と補のテストモードエ
ントリ信号ＺＴＭＲＹとを受けて、対応のフリップフロ
ップの出力信号を非活性状態に保持するリセットゲート
回路ＲＧ０−ＲＧｈを含む。

【０１１８】デコード回路ＤＣＫ０−ＤＣＫｈへは、ま
た、テストモードエントリ信号ＴＭＲＹが与えられる。
これらのデコード回路ＤＣＫ０−ＤＣＫｈは、テストモ
ードエントリ信号ＴＭＲＹが活性状態（Ｈレベル）とな
ると活性化されて、デコード動作を行なう。デコード回
路ＤＣＫ０−ＤＣＫｈは、ＡＮＤ型デコード回路であ
り、対応のアドレス信号ビットＡａ−Ａｋが、それぞれ
に割当てられた所定の組合せとなったときに、Ｈレベル
の信号を出力する。

【０１１９】ゲート回路ＲＧ０−ＲＧｈは、テストモー
ドエントリ信号ＴＭＲＹを受けるインバータを介して与
えられる補のテストモードエントリ信号ＺＴＭＲＹがＨ
レベルのときには、それぞれ対応のテストデコード信号
ＴＭＤ０−ＴＭＤｈを非活性状態に保持するようにフリ
ップフロップＦＦ０−ＦＦｈの出力を制御する。テスト
モードエントリ信号ＴＭＲＹが活性化され、応じて補の
テストモードエントリ信号ＺＴＭＲＹがＬレベルとなる
と、これらのゲート回路ＲＧ０−ＲＧｈは、同一テスト
グループ内のテストが指定されたときには、同一テスト
群内の他のテストがさらに次のテスト設定サイクルで指
定されないように、それぞれ対応のフリップフロップＦ
Ｆ０−ＦＦｈの出力を制御する。

【０１２０】このゲート回路ＲＧ０−ＲＧｈによるフリ
ップフロップＦＦ０−ＦＦｈの出力のリセット態様は、
単に対応のフリップフロップのリセット入力Ｒに、ゲー
ト回路の出力信号を与えて、対応の出力信号をリセット
する構成であってもよく、また出力テストデコード信号
ＴＭＤ０−ＴＭＤｈを、これらのゲート回路ＲＧ０−Ｒ
Ｇｈにより、非活性状態に保持する構成であってもよ
い。また、対応のフリップフロップの入力部において、
その入力に与えられる対応のデコード回路からの信号
が、常時非活性状態となるような構成が用いられてもよ
い。いずれの構成が用いられても良く、１つのテスト群
内において１つのテストモードが指定された場合には、
このテスト群内において他のテストの特定は行なわれな
い。

【０１２１】図１９は、テストセットサイクル完了後に
ＳＶＩＨ検出回路をリセットする部分の構成を示す図で
ある。この図１９に示す構成は、たとえば図９に示すプ
リエントリ検出回路４０内に設けられて、フリップフロ
ップ４０ｅをリセットしてもよい。また、このプリエン
トリ検出回路４０の外部に別に、設けられても良く、ま
た、テストモードエントリ検出回路４４内において設け
られていてもよい。

【０１２２】図１９において、ＳＶＩＨ検出回路リセッ
ト部は、テストモードエントリ信号ＴＭＲＹとチップイ
ネーブル信号ＣＥ♯とを受けるゲート回路６０と、テス
トモードエントリ信号ＴＭＲＹと出力イネーブル信号Ｏ
Ｅ♯とを受けるゲート回路６１と、ゲート回路６０およ
び６１の出力信号を受けるゲート回路６２と、ゲート回
路６２Ｈレベルの出力信号をカウントし、そのカウント
アップ信号を図１１に示すフリップフロップ４０ｅのリ
セット入力へ与えるカウンタ６３を含む。

【０１２３】ゲート回路６０は、テストモードエントリ
信号ＴＭＲＹがＨレベルであり、かつチップイネーブル
信号ＣＥ♯がＬレベルとなるとＨレベルの信号を出力す
る。また、ゲート回路６１は、テストモードエントリ信
号ＴＭＲＹがＨレベルでありかつ出力イネーブル信号Ｏ
Ｅ♯がＬレベルのときに、Ｈレベルの信号を出力する。
ゲート回路６２は、したがって、テストモードエントリ
信号ＴＭＲＹがＨレベルであり、データ読出が指定され
たときにＨレベルの信号を出力する。これらのゲート回
路６０および６１それぞれに対し書込イネーブル信号Ｗ
Ｅ♯がさらに与えられても良い。

【０１２４】カウンタ６３は、このゲート回路６２の出
力信号をたとえば２回カウントすると、カウントアップ
信号を生成して、ＳＶＩＨ検出回路に対する活性化信号
ＡＣＴを非活性化する。したがって、テストセットサイ
クルが完了すると、カウンタ６３により、ＳＶＩＨ検出
回路が非活性化される。

【０１２５】なお、この図１９に示す構成においては、
テストセットサイクルは、データ読出を指定することに
より行なわれることを想定している。他の動作モードを
利用してテストコマンドの識別が行なわれる場合には、
このテストコマンド識別のためのタイミング信号をチッ
プイネーブル信号ＣＥ♯および出力イネーブル信号ＯＥ
♯に代えて用いる。

【０１２６】テストセットサイクルが所定回数（２回）
行なわれると、ＳＶＩＨ検出が行なわれない。しかしな
がら、テストモードエントリ信号ＴＭＲＹはＨレベルの
活性状態を維持しており、続いて、テストモードの設定
を行なうことは可能である。テストモードエントリ信号
ＴＭＲＹがＨレベルのときに半導体記憶装置のテストが
実行される。従って、内部がテストデコード信号により
テスト状態時設定されている状態で、メモリセルを選択
してデータアクセスをする事は可能である。

【０１２７】なお、テストエントリサイクルとして、実
施の形態２または４のテストモードエントリ手法が用い
られても良い。

【０１２８】また、テストモードエントリ信号ＴＭＲＹ
は、テストモードの行なわれる内容を特定するテストセ
ットサイクルが完了すると、また非活性状態に駆動され
てもよい。この場合には、図１８に示すリセット用ゲー
ト回路ＲＧ０−ＲＧｈへは、補のテストエントリ信号Ｚ
ＴＭＲＹは与えられない。テスト内容設定のために、す
なわちテストモード設定のためにテストモードエントリ
が行なわれることになる。指定されたテストモードのリ
セットは、テストモードを終了するための特定のコマン
ドを与える。ここで、テストモードは、テストセットサ
イクルにより指定されたテストを実行する動作モードを
示す。

【０１２９】以上のように、この発明の実施の形態５に
従えば、テストモードエントリ後、テストセットサイク
ルを複数回（２回）行なうように構成しており、テスト
内容を、効率的に設定することができ、短い時間でテス
ト内容を設定してテストを行なうことができ、テスト時
間を短縮することができる。

【０１３０】また、テストセットサイクル完了後には、
ＳＶＩＨ検出回路（判定回路）を非活性化しており、通
常動作モード時においては消費電流を低減することがで
き、またテストモードにおいては、ＳＶＩＨ検出回路の
消費電流の影響を受けることなく正確にテストを行なう
ことが出来る。

【０１３１】［実施の形態６］図２０は、この発明の実
施の形態６に従う半導体記憶装置のテストシーケンスを
概略的に示す図である。図２０において、テストモード
エントリサイクルが先の実施の形態１から４において説
明したように実行される。この図２０においては、テス
トエントリ１サイクルおよびテストエントリ２サイクル
が行なわれる場合の動作シーケンスを代表例として示
す。テストエントリ２サイクルにおいては、活性化信号
ＡＣＴが活性化され、スーパーＶＩＨ条件の判定が行な
われる。

【０１３２】このスーパーＶＩＨ条件でのテストモード
エントリサイクルが完了すると、テストモードに入り、
テストモードエントリ信号ＴＭＲＹがＨレベルの活性状
態となる。このテストモードエントリ信号ＴＭＲＹに従
ってテストデコード回路が活性化され、テスト内容を特
定するテストセットサイクルが所定回数（本実施の形態
５においては２回）実行されて、テスト内容が特定され
る。次いで、このテストサイクルが完了すると、テスト
モードが実行される。このとき、テストモードエントリ
信号ＴＭＲＹをＨレベルの状態に維持しておく。したが
って、テストモードセットサイクル完了後続いてテスト
モード動作を行ない、このとき、テスト条件下でデータ
アクセスを行なうことができる。すなわち、たとえば電
圧加速条件下において、データの書込／読出を行なうこ
とができる。したがって、テスト条件を解除してデータ
の書込／読出を行なう必要はなく、このモード切換を行
なう必要がない。また、さらにテスト内容を追加するた
めに、再度テストモードエントリサイクルを実行する必
要がなく、テスト内容の追加を容易に行なうことが出来
る。またテストモードの指定の度ごとにテストモードエ
ントリサイクルを実行する必要がなく、テスト時間を短
縮する事が出来る。

【０１３３】なお、テストモードエントリ信号ＴＭＲＹ
は、このテストセットサイクル完了後、Ｌレベルにして
もよい（ただし図１８に示す構成において、フリップフ
ロップＦＦ０−ＦＦｈのリセットは行なわれない）。

【０１３４】テストモード時において、データアクセス
を行なう構成としては、テストモードに入ったときで
も、テストデコード信号ＴＭＤ０−ＴＭＤｈは、データ
の入出力を許可するように、データの入出力に関連する
部分の動作は禁止しないようにこれらのテストデコード
信号を受ける回路が構成される。たとえば加速試験時に
おいてワード線多重選択が行なわれる場合、テストデコ
ード信号は、行選択回路へ与えられ、ワード線が同時に
選択される。この場合、単に、列選択動作およびデータ
の書込／読出動作を禁止しないだけである。

【０１３５】これにより、図１に示す回路構成におい
て、状態制御回路２２が、テストデコード信号ＴＭＤに
従って内部状態を設定した状態で、データのアクセスを
行なうことができる。テストモードエントリ信号ＴＭＲ
ＹをＨレベルにして、テストモードに入った場合、デー
タの書込／読出を行なうことができる構成とすることに
より、再び、テスト２エントリサイクルを行なってテス
トモードにエントリして、新たなテスト内容を追加する
ことができ、テストモードのエントリ１サイクルを行な
う必要はなく、このテストモードエントリのための動作
サイクル数を低減でき、モード切換のためのサイクル数
を低減することができる。また、実施の形態２または４
のようにエントリサイクルが一つの場合には、このテス
トモードエントリサイクルを行なう必要がない。

【０１３６】以上のように、この発明の実施の形態６に
従えば、テスト実行時通常のデータの書込／読出が行な
われるように構成しており、このテストモード時新たな
テストモードを、少ないモードエントリサイクル数で追
加することができ、モード切換時間を短縮でき、応じて
テスト時間を短縮することができる。また、テスト条件
下でメモリセルのデータを読み出す事ができ、テスト結
果を読み出すためにテストモードを解除して通常動作モ
ードに設定してメモリセルにアクセスする必要がなく、
モード切換えの時間を不要とする事ができ、テスト時間
を短縮する事が出来る。

【０１３７】［実施の形態７］図２１は、この発明の実
施の形態７に従う半導体記憶装置のテストシーケンスを
示す図である。図２１において、アドレス信号またはデ
ータビットを所定のパターンに設定して連続的に所定回
数（８回）読出モードを指定することにより、テストモ
ードエントリサイクルが実行される。この図２１におい
て、先の実施の形態３と同様、テストモードエントリの
ために、エントリ１サイクルおよびエントリ２サイクル
が行なわれ、エントリ１サイクル完了後、スーパーＶＩ
Ｈ条件判定が可能とされる。活性化信号ＡＣＴが活性化
され、スーパーＶＩＨ条件の判定が可能となる。スーパ
ーＶＩＨ条件に従って、所定回数、データ読出動作が、
特定のアドレス信号ビットを所定のパターンに設定して
実行される。スーパＶＩＨ判定結果に従ってテストモー
ドエントリ信号ＴＭＲＹが活性化され、テストモードに
入り、テストの内容が設定される。

【０１３８】このテストの内容を設定するテストセット
サイクルが完了すると、活性化信号ＡＣＴが非活性化さ
れ、ＳＶＩＨ判定回路（検出回路）が非活性化される。
続いて、このテストセットサイクルにおいて設定された
テスト内容に従ってテストモード動作が行なわれる。こ
のテストモード完了時においては、出力イネーブル信号
ＯＥ♯および書込イネーブル信号ＷＥ♯をともにＨレベ
ルの状態に維持して、チップイネーブル信号ＣＥ♯をト
グルする（所定期間Ｌレベルに駆動する）。このチップ
イネーブル信号ＣＥ♯のトグルにより、テストモードが
解除され、テストモードエントリ信号ＴＭＲＹが非活性
化される。

【０１３９】このチップイネーブル信号ＣＥ♯のトグル
によりテストモードの解除を行なうことにより、容易
に、誤ってテストモードに入った場合においても、容易
にこのテストモードから抜け出すことができる。このと
き、書込イネーブル信号ＷＥ♯および出力イネーブル信
号ＯＥ♯はＨレベルの非活性状態に維持されているた
め、メモリセルの記憶データに対し、何ら悪影響を及ぼ
すことなくテストモードを完了することができる。

【０１４０】図２２は、テストモード制御回路２０に含
まれるテストモード完了部の構成の一例を示す図であ
る。図２２において、テストモード完了部は、テストモ
ードエントリ信号ＴＭＲＹとチップイネーブル信号ＣＥ
♯を受けるゲート回路７０と、テストモードエントリ信
号ＴＭＲＹとチップイネーブル信号ＣＥ♯を受けるＡＮ
Ｄ回路７１と、書込イネーブル信号ＷＥ♯、出力イネー
ブル信号ＯＥ♯、およびテストモードエントリ信号ＴＭ
ＲＹを受けるＡＮＤ回路７２と、ゲート回路７０の出力
信号がＨレベルのとき導通し、導通時ＡＮＤ回路７２の
出力信号を伝達するトランスファーゲート７３とを含
む。

【０１４１】ゲート回路７０は、チップイネーブル信号
ＣＥ♯がＬレベルでありかつテストモードエントリ信号
ＴＭＲＹがＨレベルのときにＨレベルの信号を出力す
る。トランスファーゲート７３は、ＮチャネルＭＯＳト
ランジスタで構成されるが、ＣＭＯＳトランジスタで構
成されても良い。

【０１４２】テストモード完了部は、さらに、トランス
ファーゲート７３を介して伝達された信号を反転するイ
ンバータ７４と、インバータ７４の出力信号を反転して
インバータ７４の入力へ伝達するインバータ７６と、Ａ
ＮＤ回路７１の出力信号の立上りに応答してワンショッ
トのパルス信号を発生するワンショットパルス発生回路
７７と、インバータ７４の出力信号の立上がりに応答し
てセットされかつワンショットパルス発生回路７７の出
力信号の立下りに応答してリセットされるセット／リセ
ットフリップフロップ７８と、ワンショットパルス発生
回路７７からのパルス信号とセット／リセットフリップ
フロップ７８の出力／Ｑの信号とを受けるＡＮＤ回路７
９を含む。

【０１４３】ＡＮＤ回路７９の出力信号が、図８に示す
フリップフロップ３９のリセット入力へ与えられ、活性
化時、テストモードエントリ信号ＴＭＲＹを非活性化す
る。

【０１４４】セット／リセットフリップフロップ７８
は、セット状態時において、その出力／ＱからＬレベル
の信号を出力する。

【０１４５】この図２２に示すテストモード完了部にお
いて、テストモードエントリ信号ＴＭＲＹがＬレベルの
ときには、ゲート回路７０の出力信号はＬレベルであ
り、トランスファーゲート７３は、非導通状態を維持す
る。初期状態においては、図示しないリセット部によ
り、セット／リセットフリップフロップ７８はリセット
状態にあり、その出力／Ｑから、Ｈレベルの信号を出力
する。しかしながら、ＡＮＤ回路７８の出力信号はＬレ
ベルであり、ワンショットパルス発生回路７７からはパ
ルス信号は出力されず、ＡＮＤ回路７９の出力信号はＬ
レベルである。この状態においては、テストモードエン
トリサイクルに従ってテストモードエントリ信号ＴＭＲ
Ｙが、Ｈレベルに設定される。

【０１４６】テストモードエントリ信号ＴＭＲＹがＨレ
ベルの状態においては、チップイネーブル信号ＣＥ♯が
Ｌレベルとなると、ゲート回路７０の出力信号がＨレベ
ルとなり、また、チップイネーブル信号ＣＥ♯がＨレベ
ルとなると、ＡＮＤ回路７１の出力信号がＨレベルとな
る。

【０１４７】このチップイネーブル信号ＣＥ♯がＬレベ
ルのときに、出力イネーブル信号ＯＥ♯および書込イネ
ーブル信号ＷＥ♯がともにＨレベルに保持されていれ
ば、テストモードエントリ信号ＴＭＲＹはテストモード
時Ｈレベルであるため、ＡＮＤ回路７２の出力信号がＨ
レベルを維持し、トランスファーゲート７３を介してイ
ンバータ７４にＨレベルの信号が伝達される。インバー
タ７４の出力信号はＬレベルであるため、セット／リセ
ットフリップフロップ７８はリセット状態を維持し、そ
の出力／ＱからＨレベルの信号を出力する。

【０１４８】次いで、出力イネーブル信号ＯＥ♯および
書込イネーブル信号ＷＥ♯がＨレベルに維持された状態
で、チップイネーブル信号ＣＥ♯がＨレベルとなると、
ＡＮＤ回路７１の出力信号がＨレベルとなり、応じてこ
のＡＮＤ回路７１の出力信号の立上りに応答してワンシ
ョットパルス発生回路７７ワンショットのパルス信号を
出力する。セット／リセットフリップフロップ７８の出
力信号がＨレベルであるため、ＡＮＤ回路７９の出力信
号が、このワンショットパルス信号に従って、Ｈレベル
となり、図８に示すフリップフロップ３９がリセットさ
れ、テストモードエントリ信号ＴＭＲＹがＬレベルに駆
動される。

【０１４９】一方、チップイネーブル信号ＣＥ♯がＬレ
ベルのときに、書込イネーブル信号ＷＥ♯または出力イ
ネーブル信号ＯＥ♯がＬレベルに駆動されると、ＡＮＤ
回路７２からのＬレベルの信号が、トランスファーゲー
ト７３を介してインバータ７４へ与えられる。したがっ
て、インバータ７４の出力信号の立上がりに応答してセ
ット／リセットフリップフロップ７８がセットされ、そ
の出力／Ｑからの信号がＬレベルとなり、ＡＮＤ回路７
９の出力信号はＬレベルとなる。

【０１５０】この状態においては、トランスファーゲー
ト７３が非導通状態となる前に、書込イネーブル信号Ｗ
Ｅ♯および出力イネーブル信号ＯＥ♯がともにＨレベル
に設定されていても、セット／リセットフリップフロッ
プ７８がセット状態であり、ＡＮＤ回路７１の出力信号
の立上りに応答してワンショットパルス信号が発生され
ても、ＡＮＤ回路７９の出力信号はＬレベルであり、図
８に示すフリップフロップ３９のリセットは行なわれ
ず、テストモードエントリ信号ＴＭＲＹはＨレベルを維
持する。

【０１５１】ワンショットパルス信号発生回路７７から
のワンショットパルス信号が立ち下がると、セット／リ
セットフリップフロップ７８がリセットされ、その出力
／Ｑからの信号が再びＨレベルとなる。ワンショットパ
ル発生回路７７からのパルス信号は既にＬレベルに立ち
下がっているため、ＡＮＤ回路７９の出力信号は、Ｌレヘ
゛ルを維持する。テストモード動作が実行され、チップイ
ネーブル信号ＣＥ♯、書込イネーブル信号ＷＥ♯、およ
び出力イネーブル信号ＯＥ♯がトグルされる時、このセ
ット／リセットフリップフロップ７８は、セットされ、
このテストモード動作時においては、ＡＮＤ回路７９の
出力信号はＬレベルを維持する。したがって、このテス
トモード動作時においては、テストモードエントリ信号
ＴＭＲＹは、Ｈレベルを維持し、設定されたテストモー
ドで、この半導体記憶装置は動作する。

【０１５２】したがって、このテストモードエントリ信
号ＴＭＲＹがＨレベルのときに、出力イネーブル信号Ｏ
Ｅ♯および書込イネーブル信号ＷＥ♯をともにＨレベル
に保持した状態で、チップイネーブル信号ＣＥ♯をＨレ
ベルからＬレベルに立下げ、次いで再びＬレベルからＨ
レベルに駆動する（トグルする）ことにより、テストモ
ードエントリ信号ＴＭＲＹをＬレベルに設定してテスト
モードを完了することができる。

【０１５３】テストモード時においては、データアクセ
スが行なわれる場合においては、チップイネーブル信号
ＣＥ♯をＬレベルに設定した場合、このデータアクセス
のために、書込イネーブル信号ＷＥ♯または出力イネー
ブル信号ＯＥ♯がＬレベルに駆動されるため、セット／
リセットフリップフロップ７８は、チップイネーブル信
号ＣＥ♯の立ちああがり時においては、常にセット状態
に保持され、ＡＮＤ回路７９を常時ディスエーブル状態
に固定し、図８に示すフリップフロップ３９のリセット
は行なわれず、テストモードエントリ信号ＴＭＲＹはＨ
レベルを維持する。

【０１５４】したがって、このテストセットサイクルお
よびテストモード時において、チップイネーブル信号Ｃ
Ｅ♯のみがトグルされる動作モードは行なわれないた
め、確実に、テストモード完了時においてのみ、このチ
ップイネーブル信号ＣＥ♯のみのトグルにより、テスト
モードを完了させることができる。

【０１５５】なお、この図２２に示すＡＮＤ回路７９の
出力信号に従って、図１に示す状態制御回路２２をすべ
てリセット状態に設定して、テストモードを完了させて
もよい。

【０１５６】また、セット／リセットフリップフロップ
７８は、チップイネーブル信号ＣＥ♯の立下りに応答し
て、リセットされても良い。

【０１５７】また、テストーモード動作時においてチッ
プイネーブル信号ＣＥ♯がＬレベルに固定されている場
合においても、テストモード動作完了時において、チッ
プイネーブル信号ＣＥ♯がＨレベルに立ち上げられるた
め、このセット／リセットフリップフロップ７８をリセ
ット状態に設定する事が出来る。

【０１５８】以上のように、この発明の実施の形態７に
従えば、書込イネーブル信号および出力イネーブル信号
をともにＨレベルの非活性状態に保持した状態で、チッ
プイネーブル信号をトグルして、テストモードを完了さ
せるように構成しており、容易にテストモードを完了さ
せることができる。

【０１５９】［他の実施の形態］上述の説明において
は、ＳＲＡＭ代替メモリについて説明している。しかし
ながら、この発明は、通常のＳＲＡＭに対しても適用可
能である。また、通常のＤＲＡＭおよびフラッシュＥＥ
ＰＲＯＭ（電気的に書込消去可能な読出専用メモリ）に
対しても、本発明は適用可能である。

【０１６０】また、上述の説明においては、テストモー
ドエントリ動作が説明されている。しかしながら、上述
の動作シーケンスは、特定の動作モードまたは内部状態
を指定するモードとしても利用する事が出来る。

【０１６１】

【発明の効果】以上のように、この発明に従えば、外部
信号が所定の条件を満たしたときに、特定の動作内容を
指定するように設定するように構成しており、正確に、
通常動作モードに悪影響を及ぼすことなく、特定の動作
内容を指定することができる。

【０１６２】また、外部信号が予め定められた状態で連
続して所定回数印加されたときに所定の条件が満たされ
たと判定することにより、確実に、所定の条件を設定す
ることができる。

【０１６３】また、予め定められたパターンの多ビット
信号を所定回数連続して印加したときに、所定条件が満
たされたと判定することにより、正確に、所定の条件の
判定動作を行なうことができる。

【０１６４】また、互いに異なるパターンを有する多ビ
ット信号を所定のシーケンスで所定回数印加したときに
所定の条件が満たされたと判定することにより、より正
確に、所定の条件の設定を行なうことができる。

【０１６５】また、通常の電圧レベルの信号とこの通常
の電圧レベルよりも高いスーパー電源電圧レベルとの信
号に従って所定の条件が満たされたか否かを判定するこ
とにより、確実に、スーパー電源電圧レベルの信号の識
別を行なうことができる。

【０１６６】また、第１の所定条件が外部信号により満
たされたときに、高電圧検出回路を活性化し、次いで、
この高電圧検出回路を用いて第２の所定の条件が満たさ
れたか否かを判定する構成とすることにより、消費電流
を増加させることなく、所定条件が満たされたか否かを
確実に識別することができる。

【０１６７】また、この高電圧検出回路を、内部状態設
定後、非活性化することにより、消費電流を低減するこ
とができ、また正確に、内部状態を設定して、その状態
を検出することができる。

【０１６８】また、その内部設定手段は、複数の動作内
容を示す信号を複数回数にわたって連続して受けて内部
状態を対応の状態に設定することにより、短時間で内部
状態を所望の状態に設定することができる。

【０１６９】また、書込イネーブル信号および読出イネ
ーブル信号両者を非活性状態に保持してチップイネーブ
ル信号をトグルすることにより判定手段を非活性化する
ことにより、容易に特定の指定された状態から抜け出す
ことができる。

【０１７０】また、この判定手段により内部状態が設定
された状態で、複数のメモリセルへのデータアクセスを
行なうように構成することにより、容易に、内部状態を
新たに設定するための時間を短縮することができ、ま
た、特定動作条件下のメモリセルに対しアクセスを行な
うことができる。

【０１７１】また、この特定動作のテスト動作内容を設
定するモードとすることにより、正確に、追加のピン端
子を用いることなくテストモードを設定することができ
る。

【０１７２】また、テストモードの設定時において同時
に複数のテスト内容が指定されるため、テスト内容の設
定のための時間を短縮することができる。

【０１７３】また、テスト内容設定サイクルにおいて互
いに動作内容が衝突しないテストが指定されるため、確
実に、テスト内容の設定を行なって正確なテストを行な
うことができる。

【０１７４】また、このテストモードの設定を多ビット
アドレス信号を用い、各テストの種類がこの多ビットア
ドレスの信号のビットのグループに応じてグループ化さ
れることにより、互いに衝突するテスト内容を同時に実
行することがなく、正確なテストを行なうことができ
る。

【０１７５】また、一つのテスト群においてテストモー
ドが指定されると、このテスト群においてはさらなるテ
ストモードの指定は禁止されるため、複数のテストモー
ドを複数のサイクルにわたって指定する場合において
も、テスト内容が衝突しないテストを指定してテストを
行なうことが出来る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体記憶装置のデータ読出動作
を示すタイミング図である。

【図３】 図１に示す半導体記憶装置のデータ書込動作
を示すタイミング図である。

【図４】 図１に示すテストモード制御回路の構成を概
略的に示す図である。

【図５】 図４に示すテストモード制御回路の動作を示
すタイミング図である。

【図６】 図４に示すテストモード検出回路の構成を概
略的に示す図である。

【図７】 図６に示すテストモード検出回路の動作を示
すタイミング図である。

【図８】 図６に示すテストモードエントリ検出回路の
構成の一例を示す図である。

【図９】 この発明の実施の形態２に従うテストモード
検出回路の構成を概略的に示す図である。

【図１０】 図９に示すテストモード検出回路の動作を
示すタイミング図である。

【図１１】 図９に示すプリエントリ検出回路の構成の
一例を示す図である。

【図１２】 図９に示すＳＶＩＨ判定回路の構成の一例
を示す図である。

【図１３】 図９に示すプリエントリ検出回路の変更例
を示す図である。

【図１４】 この発明の実施の形態４に従う半導体記憶
装置の動作を示すタイミング図である。

【図１５】 この発明の実施の形態４におけるテストモ
ード検出回路の構成を概略的に示す図である。

【図１６】 この発明の実施の形態５に従う半導体記憶
装置の動作を示すタイミング図である。

【図１７】 この発明の実施の形態５におけるテストモ
ード設定コマンドの構成を概略的に示す図である。

【図１８】 この発明の実施の形態５におけるテストデ
コード回路の構成を概略的に示す図である。

【図１９】 この発明の実施の形態５におけるＳＶＩＨ
リセット部の構成の一例を示す図である。

【図２０】 この発明の実施の形態６に従うテストモー
ド動作を示す信号波形図である。

【図２１】 この発明の実施の形態７に従う半導体記憶
装置の動作を示すタイミング図である。

【図２２】 この発明の実施の形態７におけるテストリ
セット部の構成の一例を示す図である。

【符号の説明】

１ 半導体記憶装置、２ メモリセルアレイ、３ 行ア
ドレスバッファ、４列アドレスバッファ、５ 行デコー
ダ、６ 列デコーダ、７ センスアンプ＋ＩＯゲートブ
ロック、１２ 内部制御信号発生回路、２０ テストモ
ード制御回路、２２ 状態制御回路、３０ テストモー
ド検出回路、３２ テストデコード回路、３０ａ，３０
ｂ ＳＶＩＨ検出回路、３０ｃ テストモードエントリ
検出回路、４０ プリエントリ検出回路、４２ ＳＶＩ
Ｈ判定回路、４４ テストモードエントリ検出回路、５
０，５１ パターン検出回路、５３，５４ シフトレジ
スタ、５５ ＡＮＤ回路、ＤＣＫ０−ＤＣＫｈ デコー
ド回路、ＦＦ０−ＦＦｈフリップフロップ、７０ ゲー
ト回路、７１，７２，７９ ＡＮＤ回路、７３，７５，
７６ インバータ、７３，７７ トランスファーゲー
ト、７８ フリップフロップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 広利 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5L106 AA01 DD11 GG07 5M024 AA90 BB28 BB40 DD90 GG20 KK22 PP01 PP02 PP03 PP07

Claims (15)

【特許請求の範囲】
1. 【請求項１】 外部からの信号を受け、前記外部からの
   信号が所定の条件を満たしているか否かを判定する判定
   手段、および前記判定手段の判定結果が、前記所定の条
   件が満たされたことを示すとき能動化され、特定の動作
   内容を指定する内部状態指定信号に従って内部状態を前
   記内部状態指定信号が指定する状態に設定するための内
   部設定手段を備える、半導体装置。
2. 【請求項２】 前記判定手段は、前記外部からの信号が
   予め定められた状態で連続して所定回数印加されると前
   記所定の条件が満たされたと判定する、請求項１記載の
   半導体装置。
3. 【請求項３】 前記判定手段は、予め定められたパター
   ンの多ビット信号が所定回数連続して印加されると、前
   記所定の条件が満たされたと判定する、請求項１記載の
   半導体装置。
4. 【請求項４】 前記判定手段は、互い異なるパターンを
   有する多ビット信号が所定のシーケンスで所定回数連続
   して印加されると前記所定の条件が満たされたと判定す
   る、請求項１記載の半導体装置。
5. 【請求項５】 前記判定手段は、通常の電圧レベルの信
   号と前記通常の電圧より電圧レベルの高いスーパー電源
   電圧の信号とにしたがって、前記所定の条件が満たされ
   たか否かを判定する、請求項１記載の半導体装置。
6. 【請求項６】 前記判定手段は、 通常の電源電圧より高い電圧レベルの信号が印加された
   かを検出するための高電圧検出回路と、 第１の外部信号により第１の所定の条件が満たされたか
   を検出して、前記高電圧検出回路を活性化するための活
   性化回路と、 前記高電圧検出回路の出力信号に従って第２の所定の条
   件が第２の外部信号に従って満たされたか否かを検出す
   るモード判定回路とを備え、前記モード判定回路の出力
   信号に従って前記内部設定手段が能動化される、請求項
   １記載の半導体装置。
7. 【請求項７】 前記高電圧検出回路は、前記内部設定手
   段により前記内部状態が設定されると非活性化される、
   請求項６記載の半導体装置。
8. 【請求項８】 前記内部設定手段は、活性化時、複数の
   動作内容を示す信号を複数回数にわたって連続して受け
   て内部状態を対応の状態に設定する、請求項１記載の半
   導体装置。
9. 【請求項９】 前記判定手段は、特定の信号条件が満た
   されると非活性化される、請求項１記載の半導体装置。
10. 【請求項１０】 前記半導体装置は、複数のメモリセル
    を有する半導体記憶装置であって、 前記判定手段は、前記半導体記憶装置が選択されたこと
    を示すチップイネーブル信号と、前記半導体記憶装置の
    データ書込モードを指示する書込イネーブル信号と、前
    記半導体記憶装置のデータ読出モードを指示する読出イ
    ネーブル信号とを受け、前記書込イネーブル信号および
    読出イネーブル信号がともに非活性状態に保持されてい
    る状態で、前記チップイネーブル信号がトグルされると
    非活性化される、請求項１記載の半導体装置。
11. 【請求項１１】 前記半導体装置は、複数のメモリセル
    を有する半導体記憶装置であって、 前記半導体装置は、さらに、前記半導体記憶装置が選択
    されたことを示すチップイネーブル信号と、前記半導体
    記憶装置のデータ書込モードを指示する書込イネーブル
    信号と、前記半導体記憶装置のデータ読出モードを指示
    する読出イネーブル信号とに従って、前記判定手段が活
    性状態に保持されている状態で前記複数のメモリセルの
    データのアクセスを行なうためのアクセス手段をさらに
    備える、請求項１記載の半導体装置。
12. 【請求項１２】 前記特定の動作は、前記半導体装置の
    テストを行なうテストモード動作であり、前記判定手段
    の出力信号に従って、前記テストモードに入り、該テス
    トモードの内容の設定が可能となる、請求項１記載の半
    導体装置。
13. 【請求項１３】 前記内部設定手段は、外部からの信号
    に従って同時に複数のテストモードを設定する、請求項
    １２記載の半導体装置。
14. 【請求項１４】 前記テストモードの設定において、前
    記内部設定手段は、複数サイクルにわたって外部からの
    信号に従ってテスト内容を設定し、各設定サイクルにお
    いて互いに動作内容が衝突しないテストを設定する、請
    求項１３記載の半導体装置。
15. 【請求項１５】 前記テストモードの設定は多ビットア
    ドレス信号を用いて行なわれ、該テストの種類が前記多
    ビットアドレス信号のビットに応じてグループ化され、
    前記内部設定手段は、１つのテスト内容が設定される
    と、同一アドレス信号ビットにより指定されるテスト内
    容のさらなる指定を禁止する回路を含む、請求項１４記
    載の半導体装置。