JP2011086375A

JP2011086375A - 半導体記憶装置

Info

Publication number: JP2011086375A
Application number: JP2010287858A
Authority: JP
Inventors: Ritsu Makabe; 立真壁; Masaki Tsukide; 正樹築出; Hirotoshi Sato; 広利佐藤; Shinichi Kobayashi; 真一小林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-12-24
Filing date: 2010-12-24
Publication date: 2011-04-28
Anticipated expiration: 2021-04-26
Also published as: JP5514095B2

Abstract

【課題】従来のスタティックメモリとピン互換性および信号タイミングの互換性を有するコマンドモードエントリを備える半導体記憶装置を提供する。
【解決手段】外部からの信号の組合せをコマンドモード検出回路（３０）で検出してコマンドモードエントリを設定する。コマンドモードエントリ時においては、もーどでコード回路（３２）が、所定の外部信号に従ってスタンバイ状態に関連する内部状態を指定するコマンドが受付可能とされる。
【選択図】図７

Description

この発明は、半導体記憶装置に関し、特に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）と互換性を有するＳＲＡＭ代替メモリに関する。より特定的には、この発明は、ＳＲＡＭ代替メモリの特定モードエントリのための構成に関する。

携帯機器の用途においては、内部メモリとして高速動作性のためにＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が利用されている。しかしながら、ＳＲＡＭはメモリセルが、４個のトランジスタと２個の負荷素子とで構成されており、その占有面積が大きく、限られた面積内で大記憶容量のメモリを実現するのが困難である。

携帯機器の高機能化により、画像データおよび音声データを処理する必要があり、その処理データ量が膨大なものとなり、この携帯機器の記憶装置として、大記憶容量のメモリが要求される。ＳＲＡＭを用いた場合、この大記憶容量のメモリを小占有面積で低減するのが困難であり、高機能携帯機器の小型軽量化の要求を満たすことができなくなる。

ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、メモリセルが１個のトランジスタと１個のキャパシタとで構成されており、メモリセルの占有面積が、ＳＲＡＭに比べて小さいという利点を有している。すなわち、ＤＲＡＭは、小占有面積で大記憶容量のメモリを構成するのには適している。しかしながら、ＤＲＡＭは、データをキャパシタに記憶しているため、リーク電流により記憶データが消失するため、定期的に記憶データの保持をするためのリフレッシュを行なう必要がある。このリフレッシュの実行時においては、プロセッサなどの外部装置は、ＤＲＡＭへアクセスすることができず、ウェイト状態となるため、システムの処理効率が低下する。

また、ＤＲＡＭは、携帯機器における待ち受け時間などにおいては、スリープモードが指定され、スタンバイ状態に保持される。しかしながら、このようなスリープモード時においても、記憶データを保持する必要があり、定期的にリフレッシュを行なう必要がある。このため、スリープモード時において仕様などにより要求されるμＡオーダの超低スタンバイ電流条件を満たすことができなくなる。

大記憶容量のメモリを、小占有面積で増大させるためには、ＤＲＡＭベースのメモリを利用する必要がある。しかしながら、このようなＤＲＡＭベースのメモリ（以下、ＳＲＡＭ代替メモリと称す）を使用する場合、従来のシステム構成を大幅に変更することなく、メモリの置換をすることが要求される。すなわち、ピンの互換性が要求される。ここで「メモリ」とは、ピン端子を介して外部のプロセッサなどの装置に接続される記憶装置を示す。

また、ＳＲＡＭは、システムクロックなどのクロック信号に同期して動作するクロック同期型メモリと異なり、外部制御信号に従ってスタティックに動作している。したがって、ＳＲＡＭ代替メモリも、外部プロセサの負荷を増大させるのを防止するために、ＳＲＡＭと同じ動作条件（信号タイミング）で動作することが要求される。

特に、ＳＲＡＭ代替メモリにおいてさまざまな動作モードを指定する場合、ピンの互換性から、従来のＳＲＡＭに準備されている信号を利用して設定する必要がある。特に、従来のＳＲＡＭにおいて準備されていない動作モードを指定する場合、ＳＲＡＭにおいて使用される信号は、通常、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ、および書き込みイネーブル信号ＷＥであり、ある特定の動作モードエントリのために複雑な信号タイミング関係を使用することはできない。また、通常のＳＲＡＭに用いられている信号のタイミングと異なる信号のタイミング関係により特定の動作モードを指定する場合、メモリコントローラなどの外部装置に新たな機能を設ける必要があり、従来のＳＲＡＭとの互換性を維持することができず、また外部装置の負荷が増大する。

それゆえ、この発明の目的は、ＳＲＡＭとピンの互換性のあるＳＲＡＭ代替メモリを提供することである。

この発明の他の目的は、ＳＲＡＭと同様の信号を利用して内部動作モードを指定することのできる半導体記憶装置を提供することである。

この発明のさらに他の目的は、クロック信号と非同期で特定の動作モードをピン端子数を増設することなく指定することのできる半導体記憶装置を提供することである。

この発明のさらに他の目的は、ＳＲＡＭと互換性のあるインターフェイスを用いて、特定の動作モードを指定するコマンドエントリモードを設定する回路を備える半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、通常動作モード時、外部信号に従ってアクセスされる半導体記憶装置であり、特定モード時活性化され、この外部信号のうちの所定の複数の外部信号をデコードして、内部を所定の状態に設定する信号を生成するコマンドデコーダを含む。このコマンドデコーダは、スタンバイ状態に関連する動作を指定する信号を発生する。

好ましくは、コマンドデコーダは、内部電源の供給の遮断を指定するパワーダウンモード、このパワーダウンモードを完了させるウェイクアップモード、内部を初期状態にセットするリセットモード、データ保持モード時におけるデータ保持領域の指定をするモード、および特定モード完了を行なうイグジットモードのいずれかを活性化する。

特定モードは、この通常動作モード時に行なわれるアクセスシーケンスと異なるアクセスシーケンスが行なわれたときに指定される。

特定の外部信号の状態に従って内部状態を設定することにより、従来のＳＲＡＭの信号を利用して、内部状態を所望の状態に設定することができ、従来のＳＲＡＭと互換性を有する半導体記憶装置を実現することができる。

また、連続して特定の状態が所定回数繰返し実行されたときに特定モードに入るように構成することにより、通常モード時に誤ってこの特定モードに入るのを防止でき、安定に動作する半導体記憶装置を実現することができる。

以上のように、通常動作モード時に使用されないシーケンスに従って特定の動作モードを指定しており、特定の動作モード指定のために新たなピン端子を設ける必要がなく、従来のＳＲＡＭとピンの互換性を維持することのできるＳＲＡＭ代替の半導体記憶装置を実現することができる。

すなわち、予め定められた組の外部信号を特定の論理状態の組合せで連続して所定回数印加し、これにより特定モードを設定することにより、外部信号として、通常モード時に使用される信号を使用することができ、ピン端子数を増加させることなく、また、システムクロックなどのクロック信号を使用することなく、非同期で特定モードを設定することができる。

また、この外部信号として、アドレス信号を使用することにより、数多くの信号を用いて正確にある状態を設定する事ができ、確実に、特定モード設定のためのシーケンスを設定することができる。

また、このアドレス信号を特定のアドレスを指定する状態とすることにより、通常モード時において、特定アドレスを連続アクセスする回数よりもより数多くの回数アクセスすることにより、確実に、通常動作モード時に悪影響を及ぼすことなく特定モードの設定を行なうことができる。

またこの特定アドレスとして最終アドレスを使用することにより、容易に、通常モード時においてそれほど使用されないアドレスへのアクセスにより、確実に、特定モードエントリのモードと、通常モードとの区別を行なうことができる。

さらに、動作モード指示信号を使用して、特定のデータの書込または読出を外部信号を用いて使用することにより、正確に、システムクロックなどのクロックと非同期で、アクセスが行なわれたことを検出して、特定モードへエントリすることができる。

この動作モードとして、データ読出を指示する読出モードを使用することにより、たとえ特定アドレスのデータが通常モード時使用される場合であっても、そのデータの破壊を生じることなく、特定モードに入ることができる。

また、特定アドレスが連続して所定回数アクセスすることにより特定モードを設定し、この特定モード時に、内部状態を所定状態に設定するモード手段を動作可能とすることにより、容易に、通常アクセスと異なるアクセスシーケンスで特定モードを設定して内部状態を、余分の信号を追加することなく所定の状態に設定することができる。

また、このモード手段を、外部からの複数ビットのコマンドをデコードして動作モード指示信号を生成する構成とすることにより、コマンドモードエントリ時において、確実に、外部からの複数ビットの信号により動作状態を設定することができる。

また、特定モード時に、複数の所定の外部信号をデコードして内部を所定の状態に設定する信号を生成するコマンドデコーダを設けることにより、このスタンバイ状態時に関連する動作を通常の外部信号を使用して設定することができ、新たにこのスタンバイ状態に関連する動作を、特定のピン端子を用いて設定する必要がなく、ピンの互換性を有する半導体記憶装置を実現することができる。

また、コマンドデコーダが、内部電源供給が遮断指定するパワーダウンモード、パワーダウンモードを完了されるウェイクアップモード、内部を初期状態にセットするリセットモードおよびデータ保持モードにおけるデータ保持モードにおけるデータ保持領域の指定およびコマンドモードの完了を指定するイグジットモードのいずれかを活性化することにより、これらの、通常動作時に使用されるピン端子を用いて、所望の動作モードを設定することができる。

また、この特定モードを通常動作モード時に行なわれるアクセスシーケンスと異なるシーケンスでアクセスが行なわれたときに指定することにより、追加の専用の信号を利用することなく、この特定モードを設定することができる。この特定モードを、予め定められたアドレスが連続して所定回数アクセスされたときにすることにより、確実に、通常動作モードに悪影響を及ぼすことなく特定モードの設定を行なうことができる。

また、予め定められた組の外部信号が特定の論理状態の組合せで連続して所定回数印加されたときに、特定のモードに入り、この特定のモード時、外部信号のうちの所定の複数外部信号をデコードして、内部を所定の状態に設定することにより、何ら新たな追加の信号を利用することなく、内部を所望の状態に設定することができる。

また、連続アクセスとして、特定のアドレスをアクセスすることにより、容易に、特定モードに設定することができる。

また、コマンドにより、内部状態を初期状態に設定するソフトウェアリセットモード、内部の所定の回路に対する電源供給を停止するパワーダウンモード、およびこのパワーダウンを停止させるウェイクアップモードおよび内部リセット、データ保持領域の指定および、コマンドモードの完了のいずれかを行なうことにより、通常のアクセス時に使用される外部信号を使用して、内部状態を所望の状態に設定することができる。

また、指定された動作モードに従って内部状態を設定する回路を設ける事により、確実にコマンドにより指定された状態を設定する事ができる。

また、外部信号が所定の条件を満たすときに、内部状態を特定の状態に指定する信号を生成する事により、確実に内部状態してのためのコマンドと他の信号とを識別する事ができ、高信頼度で、内部状態を所定の状態に設定する事ができる。

この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１に示す半導体記憶装置のデータ読出動作を示す信号波形図である。図１に示す半導体記憶装置のデータ書込時の動作を示す信号波形図である。図１に示すモード制御回路の構成を概略的に示す図である。（Ａ）は、図４に示すコマンドモード検出回路の構成を概略的に示し、（Ｂ）は、図５（Ａ）に示すシフトレジスタの構成を概略的に示す図である。図５（Ａ）および（Ｂ）に示すコマンドモード検出回路の動作を示すタイミング図である。コマンドモードエントリ時の状態遷移を示す図である。図４に示すモードデコード回路の構成を概略的に示す図である。図８に示すモードデコード回路の動作を示すタイミング図である。図８に示すシフトレジスタおよびコマンドデコーダおよびコマンドセット回路の構成の一例を具体的に示す図である。この発明に従う半導体記憶装置のコマンドモードの状態遷移を示す図である。この発明に従う半導体記憶装置のウェイクアップシーケンスを示すフロー図である。この発明に従う半導体記憶装置の電源投入シーケンスを示すフロー図である。図１に示す状態制御回路のパワーダウンに関連する部分の構成を概略的に示す図である。図１に示す状態制御回路のソフトウェアリセットに関連する部分の構成を概略的に示す図である。図１５に示す状態制御回路の動作を示す信号波形図である。この発明に従う半導体記憶装置のメモリセルアレイの構成を概略的に示す図である。図１に示す内部制御信号発生回路のリフレッシュに関連する部分の構成を概略的に示す図である。図１８に示すリフレッシュブロックアドレス発生回路の構成を概略的に示す図である。図１９に示すバイパス機能付シフトレジスタの１段のレジスタ段の構成を概略的に示す図である。図１９に示すブロックアドレスレジスタ回路の構成を概略的に示す図である。この発明の実施の形態２のコマンドモード検出回路の要部の構成を概略的に示す図である。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置１は、行列状に配列される複数のメモリセルを有するメモリセルアレイ２と、外部からのアドレス信号ビットＡ７−Ａ１９を受けて内部行アドレス信号ＲＡを生成する行アドレスバッファ３と、外部からのアドレス信号ビットＡ０−Ａ６を受けて内部列アドレス信号ＣＡを生成する列アドレスバッファ４と、内部行アドレス信号ＲＡをデコードし、メモリセルアレイ２の行を選択する行デコーダ５と、内部列アドレス信号ＣＡをデコードして、メモリセルアレイ２の列を選択するための列選択信号を生成する列デコーダ６と、行デコーダ５により選択された行上のメモリセルのデータを検知し増幅しかつラッチするセンスアンプと、列デコーダ６からの列選択信号に従ってメモリセルアレイ２の選択列を内部データ線（ＩＯ線）に結合するＩＯゲートを含む。図１においては、これらのセンスアンプおよびＩＯゲートを、１つのブロック７で示す。

半導体記憶装置１は、さらに、データ書込時下位バイトデータＤＱ０−ＤＱ７を書込む下位入力バッファ８と、データ読出時、下位バイトデータを外部へ出力する下位出力バッファ９と、データ書込時、上位バイトデータＤＱ８−ＤＱ１５を取込み内部書込データを生成する上位入力バッファ１０と、データ読出時、上位バイトデータＤＱ８−ＤＱ１５を出力する上位出力バッファ１１と、外部からの制御信号、すなわちチップイネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯、書込イネーブル信号ＷＥ♯、下位バイトイネーブル信号ＬＢ♯、および上位バイトイネーブル信号ＵＢ♯に従って各種内部動作を制御する信号を生成する内部制御信号発生回路１２を含む。

チップイネーブル信号ＣＥ♯は、Ｌレベルのときに、この半導体記憶装置１が選択されたことを示し、このチップイネーブル信号ＣＥ♯がＬレベルのときに、この半導体記憶装置１に対しアクセスすることができる。出力イネーブル信号ＯＥ♯は、Ｌレベルのときに、データ読出モードを指定する。書込イネーブル信号ＷＥ♯は、Ｌレベルのときに、データ書込動作を指定する。下位バイトイネーブル信号ＬＢ♯は、Ｌレベルのときに、下位バイトデータＤＱ０−ＤＱ７が有効であることを示し、上位バイトイネーブル信号ＵＢ♯は、上位バイトデータＤＱ８−ＤＱ１５が有効であることを示す。

内部制御信号発生回路１２は、このチップイネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯および書込イネーブル信号ＷＥ♯に従って、行アドレスバッファ３、列アドレスバッファ４、行デコーダ５、列デコーダ６、およびセンスアンプ／ＩＯゲートブロック７の動作を制御する。この内部制御信号発生回路１２は、さらに、上位バイトイネーブル信号ＵＢ♯および下位バイトイネーブル信号ＬＢ♯に従って、動作モードに応じて、下位入力バッファ８、下位出力バッファ９、上位入力バッファ１０、上位出力バッファ１１の活性／非活性を制御する。

半導体記憶装置１は、さらに、外部からの制御信号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号Ａ０−Ａ１９とデータビットＤＱ０−ＤＱ１５を受け、この半導体記憶装置１を特定の動作モードに設定するモード制御回路２０と、モード制御回路２０からのモード設定信号ＭＤに従って、この半導体記憶装置１の内部状態を指定された状態に設定する状態制御回路２２を含む。

モード制御回路２０は、その構成は後に詳細に説明するが、通常アクセスモード時に、使用されないアクセスシーケンスでこの半導体記憶装置１へアクセスが行なわれたときに、この半導体記憶装置１は、コマンドモードに入り、特定の内部状態を指定するコマンドを受付ける状態となる。この状態において、特定のアドレスを指定して、データビットＤＱ０−ＤＱ１５を用いて内部状態を指定するコマンドを与える。このコマンドのデコード結果に従って内部状態設定信号（モード設定信号）ＭＤが生成される。

状態制御回路２２は、モード制御回路２０からの状態制御信号ＭＤに従って内部状態を、たとえば初期状態、およびパワーダウン状態などの状態に設定する。この状態制御回路２２は、内部状態としては、スタンバイ状態などの低消費電力が要求される動作モードに関連する内部状態を設定する。これらの構成については後に詳細に説明する。内部状態の設定のために外部からのコマンドを利用することにより、パワーダウンなどの状態の指定のために、専用のピン端子を利用する必要がない。また、データアクセスを行なう通常動作モード時と同じ信号のタイミング関係で所望の動作モードを指定することができ、外部のメモリコントローラなどは、プログラムの変更のみで所望の動作モードを指定することができ、従来の外部装置の内部構成を大幅に変更する必要がなく、従来のメモリとの互換性を容易に維持することができる。

図２は、図１に示す半導体記憶装置１のデータ読出時の動作を示す信号波形図である。図２において、チップイネーブル信号ＣＥ♯をＬレベルに設定し、また、上位バイトデータおよび下位バイトデータを指定する上位バイトイネーブル信号ＵＢ♯および下位バイトイネーブル信号ＬＢ♯を読出すデータビットに応じてＬレベルに設定する。この状態で、アドレス信号ビットＡ０−Ａ１９を設定し、続いて、出力イネーブル信号ＯＥ♯をＬレベルに設定する。ライトイネーブル信号ＷＥ♯はＨレベルに維持する。

出力イネーブル信号ＯＥ♯のＬレベルへの立下がりをトリガとして、内部制御信号発生回路１２の制御の下に、行アドレスバッファ３および列アドレスバッファ４が外部からのアドレス信号ビットＡ１９−Ａ０を取込み、内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡをそれぞれ生成する。これらの内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡに従って行デコーダ５および列デコーダ６が、内部制御信号発生回路１２の制御の下に、それぞれ所定のタイミングでデコード動作を行なって、メモリセルの選択を行なって、選択メモリセルのデータを読出す。

上位バイトイネーブル信号ＵＢ♯がＨレベルのときには、上位バイトデータＤＱ８−ＤＱ１５はハイインピーダンス状態となり、下位バイトイネーブル信号ＬＢ♯をＬレベルに設定すると、下位バイトデータＤＱ０−ＤＱ７に、有効データが読出される。外部データは、出力イネーブル信号ＯＥ♯がＨレベルに立上がってから、出力回路がディスエーブル状態と設定されるまでの期間、有効状態を維持する。

図３は、図１に示す半導体記憶装置１のデータ書込時の動作を示す信号波形図である。図３に示すように、データ書込時においても、上位バイトイネーブル信号ＵＢ♯および下位バイトイネーブル信号ＬＢ♯に従って、上位バイトデータおよび下位バイトデータの有効／無効が指定される。チップイネーブル信号ＣＥ♯がＬレベルになると、この半導体記憶装置１に対するアクセスが可能である。データ書込時においては、ライトイネーブル信号ＷＥ♯をＬレベルに立下げる。このライトイネーブル信号ＷＥ♯の立下がりをトリガとして、外部からのアドレス信号ビットＡ１９−Ａ０が内部に取込まれ、内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡが生成され、図１に示す行デコーダ５および列デコーダ６により、メモリセルの選択動作が行なわれる。この外部からのデータビットＤＱ０−ＤＱ１５が、上位バイトイネーブル信号ＵＢ♯および下位バイトイネーブル信号ＬＢ♯に従って、選択的に内部に書込まれる。

データビットＤＱ０−ＤＱ１５は、ライトイネーブル信号ＷＥ♯の立上がりに対しセットアップ時間ｔｓｕおよびホールド時間ｔｈｄが要求される。図１に示す半導体記憶装置１は、ＤＲＡＭベースの半導体記憶装置であり、内部で、行選択動作および列選択動作が、時分割的に実行されている。したがって、ライトイネーブル信号ＷＥ♯またはリードイネーブル信号ＯＥ♯によりデータアクセスが指定されたとき、外部からのアドレス信号に従って内部で行および列アドレス信号が生成される。このメモリセルの選択時において、まず行選択動作が行なわれて、センスアンプによりメモリセルデータがラッチされる。続いて列選択動作が行なわれ、選択メモリセルのデータの読出または選択メモリセルへのデータの書込が実行される。

したがって、この列選択動作が行なわれるまでの期間ライトイネーブル信号ＷＥ♯は、Ｌレベルを維持する必要があり、またこの列選択動作により、選択メモリセルへデータを書込むために、外部のデータビットＤＱ０−ＤＱ１５に対し、セットアップ時間ｔｓｕが要求される。ホールド時間ｔｈｄは、したがって最小０ｎｓ（ナノ秒）であってもよい。

図２および図３のタイミング図に示すように、図１に示す半導体記憶装置１は、チップイネーブル信号ＣＥ♯、出力イネーブル信号ＷＥ♯および書込イネーブル信号ＷＥ♯に従って、外部からのアドレス信号を取込み、データの書込／読出を行なっている。したがって、これらの半導体記憶装置１において用いられる制御信号は、ＳＲＡＭと同じであり、半導体記憶装置１のインターフェイスは、ＳＲＡＭと互換性を有している。

モード制御回路２０は、外部からの制御信号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号ビットＡ０−Ａ１９に従って、通常のアクセスシーケンスと異なるシーケンスでアクセスが実行されたときに、特定の動作モードを指定するモード（コマンドモード）が指定されたと判断し、そのコマンドモードに入ると外部からの信号（コマンド）に従って内部動作状態を制御する。すなわち、ある特定のアクセスシーケンスが実行された時に、コマンドモードが設定され、外部からのコマンドを受付ける状態となる。このコマンドモードにおいて、外部からのデータビットなどの信号を特定のアドレスを指定して書き込むと、これらの外部信号がコマンドとして取り込まれ、このコマンドが指定する状態に内部が設定される。

図４は、図１に示すモード制御回路２０の構成を概略的に示す図である。図４において、モード制御回路２０は、外部からの制御信号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号ビットＡ１９−Ａ０を受け、予め定められたシーケンスでこれらの信号が与えられたときに、コマンドモードエントリ信号ＣＭＥＲＹを生成するコマンドモード検出回路３０と、コマンドエントリ信号ＣＭＥＲＹの活性化時活性化され、データビットＤＱ０−ＤＱ１５の所定のビットをコマンドとして受けてデコードし、このデコード結果に従ってモード指定信号ＭＤを生成するモードデコード回路３２を含む。

コマンドモード検出回路３０は、アドレス信号ビットＡ１９−Ａ０が特定のアドレスを指定して、連続して所定回数アクセスが行なわれると、コマンドモードエントリ信号ＣＭＥＲＹを活性化する。具体的に、一例として、このコマンドモード検出回路３０は、最終アドレス（ＦＦＦＦＦＨ）に対し、連続して４回データ読出が実行されると、コマンドモードエントリ信号ＣＭＥＲＹを活性化する。このコマンドモードエントリ信号ＣＭＥＲＹが活性化されると、モードデコード回路３２が、外部からのコマンドの受付可能状態になる。

通常動作モード時において、同一アドレスに対し連続して４回データの読出が行なわれる事は、殆どない。特に最終アドレスは一般に使用される事は少ない。このような通常アクセスモード時と異なるアクセスシーケンスでアクセスが行なわれたときにコマンドモードを設定する事により、複雑な信号タイミング関係を利用することなく、通常動作モード時と同じ信号タイミング関係だけで確実にコマンドモードを指定する事ができる。

また、例え最終アドレスに有効データが格納されている場合であっても、読出モードを指定しているだけであり、このコマンドモードエントリ時において、最終アドレスの格納データが読み出されるだけであり、格納データの破壊は生じない。

図５（Ａ）は、図４に示すコマンドモード検出回路３０の構成の一例を概略的に示す図である。図５（Ａ）において、コマンドモード検出回路３０は、アドレス信号ビットＡ０−Ａ１９をデコードするデコード回路３０ａと、出力イネーブル信号ＯＥ♯とチップイネーブル信号ＣＥ♯とを受けてデータ読出モードが指定されたとき読出モード指示信号φｒｚを活性化する読出モード検出回路３０ｂと、チップイネーブル信号ＣＥ♯と書込イネーブル信号ＷＥ♯とを受け、データ書込が指定されたとき書込モード指示信号φｗｚをＬレベルに駆動する書込モード検出回路３０ｃと、読出モード検出回路３０ｂからの読出モード指示信号φｒｚに従って、アドレスデコード回路３０ａの出力信号ＦＡＤを順次転送するシフタ３０ｄと、シフタ３０ｄの出力ビットＱ１−Ｑ４をデコードするシーケンスデコード回路３０ｅと、シーケンスデコード回路３０ｅの出力信号がＨレベルのときセットされるフリップフロップ３０ｆを含む。このフリップフロップ３０ｆから、コマンドモードエントリ信号ＣＭＥＲＹが生成される。

アドレスデコード回路３０ａは、アドレス信号ビットＡ１９−Ａ０がすべて“１”のとき、そのデコード信号ＦＡＤをＨレベルに立上げる。すなわち、最終アドレス“ＦＦＦＦＦＨ”が指定されたときに、このデコード信号ＦＡＤがＨレベルに設定される。読出モード検出回路３０ｂは、出力イネーブル信号ＯＥ♯およびチップイネーブル信号ＣＥ♯がともにＬレベルの活性状態のときに、読出モード指示信号φｒｚをＬレベルに設定する。書込モード検出回路３０ｃは、書込イネーブル信号ＷＥ♯とチップイネーブル信号ＣＥ♯がともにＬレベルの活性状態となると書込モード指示信号φｗｚをＬレベルに設定する。

シフタ３０ｄは、図５（Ｂ）に示すように、４段の縦続接続されるＤラッチ３０ｄａ−３０ｄｅを含む。これらのＤラッチ３０ｄａ−３０ｄｅの各々は、読出モード指示信号φｒｚがＬレベルとなると、その入力に与えられた信号を取込み、読出モード指示信号φｒｚがＨレベルとなると、その取込んだ信号をラッチ指かつ出力するラッチ状態となる。これらのＤラッチ３０ｄａ−３０ｄｅは、書込モード指示信号φｗｚがＬレベルとなると、その出力データビットＱ１−Ｑ４が“０”にリセットされる。

シーケンスデコード回路３０ｅは、このシフタ３０ｄの出力ビットＱ１−Ｑ４がすべてＨレベルとなると、その出力信号をＨレベルに立上げてセット／リセットフリップフロップ３０ｆをセットし、コマンドモードエントリ信号ＣＭＥＲＹをＨレベルに駆動する。セット／リセットフリップフロップ３０ｆは、たとえばコマンドモードイグジットコマンドなどが与えられたときに生成されるリセット信号ＲＳＴによりリセットされる。

フリップフロップ３０ｆを利用するのは、このコマンドモードエントリ時において指定される動作モードとして、後に説明するように、データ保持ブロックに指定されたメモリブロックを示すデータを読出すモードがあり、データ読出が指定される場合があり、コマンドエントリモードにおいては、常に、コマンドの書込が行なわれるとは限らないためである。

図６は、図５（Ａ）および図５（Ｂ）に示すコマンドモード検出回路３０の動作を示すタイミング図である。以下、図５（Ａ）および図５（Ｂ）および図６を参照して、コマンドモード検出回路３０の動作について説明する。

アドレス信号ビットＡ０−Ａ１９をすべてＨレベルに設定し、最終アドレスＦＦＦＦＦＨを指定する。次いで、出力イネーブル信号ＯＥ♯をＬレベルに設定し、データ読出を指示する。チップイネーブル信号ＣＥ♯はＬレベルである。したがって、このデータ読出モードが指定されると、読出モード検出回路３０ｂからの読出モード指示信号φｒｚがＬレベルとなり、シフタ３０ｄが、デコード回路３０ａからのデコード信号ＦＡＤを取込む。出力イネーブル信号ＯＥ♯が一旦Ｈレベルに設定されると、データ読出モードが完了する。

ここで、この図１に示す半導体記憶装置はＤＲＡＭベースの半導体記憶装置であり、出力イネーブル信号ＯＥ♯により、行選択および列選択を行なう１つのアクセスサイクルが規定される。１つのアクセスサイクルを完了させるために、この出力イネーブル信号ＯＥ♯を一旦Ｈレベルに立上げる。出力イネーブル信号ＯＥ♯がＨレベルに立上がると、読出モード検出回路３０ｂからの読出モード指示信号φｒｚがＨレベルとなり、シフタ３０ｄが、シフト動作を行ない、その出力ビットＱ１をＨレベルに立上げる。すなわち、図５（Ｂ）に示すＤラッチ３０ｂａ−３０ｄｅは、それぞれ、読出モード検出信号φｒｚがＬレベルのときに、その入力に与えられた信号を取込み、この読出モード指示信号φｒｚがＨレベルとなると、その出力に取込んだ信号を出力し、かつラッチ状態となる。

以降、この最終アドレスＦＦＦＦＦＨに対するデータ読出動作を、４回行なうと、この読出モード検出信号φｒｚの立上がりに応答して、シフタ３０ｄの出力ビットＱ１−Ｑ４がすべてＨレベルとなり、応じてセット／リセットフリップフロップ３０ｆがセットされ、コマンドモードエントリ信号ＣＭＥＲＹがＨレベルとなる。これにより、この半導体記憶装置がコマンドモードに設定される。

最終アドレスＦＦＦＦＦＨは、通常動作モード時には、それほどアクセスされない。また、同一アドレスに対し４回連続してデータ読出を行なうことも通常の動作モード時においては行なわれない。最大、考えられるのは、上位バイトデータおよび下位バイトデータをそれぞれ最終アドレスから読出すモードが考えられるだけである。この場合でも、最終アドレスに対し連続して２回データ読出が行なわれるだけであり、したがって、この４回連続して最終アドレスに対しデータ読出を行なうことは、通常の動作サイクルでは行なわれておらず、確実に、この半導体記憶装置を、通常動作モード時の動作に悪影響を及ぼすことなくコマンドモードに設定することができる。

また、このコマンドモードエントリ時においてデータ書込が指定された場合には、書込モード指示信号φｗｚがＬレベルとなり、シフタ３０ｂがリセットされ、その出力ビットＱ１−Ｑ４がすべてＬレベルとなる。この場合には、再度コマンドモードエントリ動作を最初から実行する必要がある。

また、このコマンドモードエントリ時において、最終アドレスと異なるアドレスを指定してデータ読出を行なった場合、アドレスデコード回路３０ａの出力するデコード信号ＦＡＤはＬレベルとなる。この場合、シフタ３０ｄのビットＱ１−Ｑ４において、以降、最終アドレスに対し連続して４回読出が行なわれるまで１つのビットがＬレベルとなる。したがって、常に、最終アドレスに対し４回連続してデータ読出が行なわれたときのみ、コマンドモードエントリ信号ＣＭＥＲＹをＨレベルに設定することができる。これにより、通常動作モード時と異なるシーケンスでのアクセスを識別して、コマンドモードを指定する事ができる。

また、ＳＲＡＭと同様の信号、すなわちチップイネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯および書込イネーブル信号ＷＥ♯とアドレス信号とを用いてコマンドモードを設定しており、システムクロック信号などのクロック信号と非同期で、このコマンドモードを設定することができ、ＳＲＡＭと互換性のあるインターフェイスを利用してコマンドモードを設定することができる。

なお、デコード回路３０ａに与えられるアドレス信号ビットＡ０-Ａ１９は、ず１に示す行アドレスバッファ３および列アドレスバッファ４からの信号であってもよい。出力イネーブル信号ＯＥ♯がＬレベルとなると、これらのアドレスバッファ３および４がアドレス取り込みを行なって、内部アドレス信号を生成する。また、このデコ−ド回路３０ａに対するアドレス信号ビットＡ０−Ａ１９は、単なる入力バッファ回路を介して生成される信号であっても良い。

図７は、この発明の実施の形態１に従う半導体記憶装置のコマンドモードエントリ時の状態遷移を示す図である。以下、図７を参照して、コマンドモードエントリ時の状態遷移について簡単に説明する。

通常のデータの読出／書込が行なわれる通常リード／ライト状態ＳＴ０において、アドレスＦＦＦＦＦＨ（Ｈｅｘ．）に対しデータ読出を指示する。この最終アドレスに対するデータ読出により、コマンドモードセットアップ状態ＳＴ１に状態が遷移する。このコマンドモードセットアップ状態ＳＴ１において再び、最終アドレスに対しデータ読出を実行すると、次のコマンドモードセットアップ状態ＳＴ２に状態が移行する。再び、最終アドレスに対しデータ読出を指示すると、最終コマンドモードセットアップ状態ＳＴ３に移行する。この最終のコマンドモードセットアップ状態ＳＴ３において再び最終アドレスに対しデータ読出を行なうと、この半導体記憶装置１がコマンドモードに入り、コマンドを待ち受けるコマンドスタンバイ状態ＳＴ４となる。

これらのセットアップ状態ＳＴ１−ＳＴ３において、最終アドレスに対するデータ読出と異なるアクセスを行なった場合には、このコマンドモードセットアップがリセットされ、通常リード／ライト状態ＳＴ０に、その状態が復帰する。

図８は、図４に示すモードデコード回路３２の構成を概略的に示す図である。図８において、このモードデコード回路３２の前段に、外部データＤＱ０−ＤＱ７を入出力する入出力バッファ４０と、外部の制御信号ＣＥ♯、ＷＥ♯およびＯＥ♯を入力する入力バッファ４１が設けられる。入出力バッファ４０は、図１に示す入力バッファ８および出力バッファ９に対応する。入力バッファ４１は、外部のチップイネーブル信号ＣＥ♯、書込イネーブル信号ＷＥ♯および出力イネーブル信号ＯＥ♯をそれぞれバッファ処理して内部チップイネーブル信号ＣＥ、内部書込イネーブル信号ＷＥ、および内部出力イネーブル信号ＯＥを生成する。これらの内部チップイネーブル信号ＣＥ、内部書込イネーブル信号ＷＥ、および内部出力イネーブル信号ＯＥは、すべて、活性化時Ｈレベルに設定される。

モードデコード回路３２は、内部チップイネーブル信号ＣＥと内部書込イネーブル信号ＷＥを受けるＮＡＮＤ回路４２と、内部チップイネーブル信号ＣＥと内部出力イネーブル信号ＯＥを受けるＮＡＮＤ回路４３と、ＮＡＮＤ回路４２および４３の出力信号を受けるＮＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力信号とコマンドモードエントリ信号ＣＭＥＲＹを受けてパルス信号ＰＬＳを生成するＡＮＤ回路４５と、パルス信号ＰＬＳに従って与えられたデータを順次転送するシフトレジスタ４７と、コマンドモードエントリ信号ＣＭＥＲＹに従って入出力バッファ４０を内部書込／読出回路とシフトレジスタ４７の一方に結合するバス切換回路４６と、シフトレジスタ４７から出力されるデータをデコードするコマンドデコーダ４８と、図５（Ａ）に示すアドレスデコード回路からのデコード信号ＦＡＤとパルス信号ＰＬＳに従ってコマンドデコーダ４８の出力信号をラッチして内部動作モード指示信号を生成するコマンドセット回路４９を含む。

コマンドモード時においては、下位バイトデータＤＱ０−ＤＱ７がコマンドとして利用され、上位バイトデータＤＱ８−ＤＱ１５は使用されない。また、このコマンドモード時においては、コマンドが与えられたことを、デコード信号ＦＡＤにより検出する。したがって、たとえば最終アドレス以外のアドレスを指定して、コマンドモード時にデータの書込が行なわれたときには、コマンドの取込みは行なわれない。

内部書込／読出回路は、プリアンプおよびライトドライバを含み、メモリセルアレイの選択メモリセルと内部データの授受を行なう。コマンドモードが指定されると、内部書込読出回路は、入出力バッファから切離され、メモリセルアレイに対するデータの書込／読出は行なわれない。このコマンドモード時において、行および列選択動作が禁止されても良い。この構成においては、コマンドモードエントリ信号ＣＭＥＲＹにより、行および列選択動作を禁止する。ただし、アドレス信号およびデータの取込みを行なう回路は動作可能とされる。これに代えて、データビットＤＱ０−ＤＱ７およびアドレス信号ビットＡ０−Ａ１９を単なるバッファ回路を介して受けて、これらのコマンドモードエントリおよびコマンドモード設定をする場合には、これらのバッファ回路は、外部制御信号と非同期で動作するため、コマンドモード時においては、行および列選択に関連する通常アクセスを実行する回路をすべて、コマンドモードエントリ信号ＣＭＥＲＹに従って動作停止状態（スタンバイ状態）に設定されても良い。

コマンドセット回路４９は、コマンドデコーダ４８の出力信号に従って、コマンドモードを終了させて通常動作モードに移行するイグジット指示信号ＥＸＩＴ、内部回路への電源の供給を遮断するパワーダウン指示信号ＰＷＤ、このパワーダウンモードを完了させるウェイクアップ指示信号ＷＫＵ、データ保持領域を指定するデータ保持ブロック設定信号ＤＨＢＳ、データ保持ブロック領域についての情報を読出すデータ保持領域読出指示信号ＤＨＢＲ、および内部を初期状態にセットするソフトウェアリセット信号ＳＦＲＳＴを生成する。

これらのパワーダウンモード、ソフトウェアリセットモード、およびデータ保持領域指定は、この半導体記憶装置のスタンバイ状態に関連する状態を指定する。データ保持領域を特定することにより、長期にわたってスタンバイ状態に保持される場合、このデータ保持領域のデータが保持される。ただし、パワーダウンモードが設定された場合には、データの保持は行なわれない。

これらのコマンドセット回路４９から出力される内部モード指定信号が、図１に示すモード設定信号ＭＤに対応する。

図９は、図８に示すモードデコード回路３２の動作を示すタイミング図である。以下、図９に示すタイミング図を参照して、図８に示すモードデコード回路３２の動作について簡単に説明する。

図９においては、１つの動作モードを指定するコマンドが、３バイトのデータＤ０−Ｄ２により構成される場合が一例として示される。

コマンドモード時においては、コマンドモードエントリ信号ＣＭＥＲＹはＨレベルである。コマンドスタンドバイステージＳＴ４において、最終アドレスＦＦＦＦＦＨが指定されて、データ書込が行なわれる。書込イネーブル信号ＷＥ♯が活性化されると、図８に示すＮＡＮＤ回路４２の出力信号はＬレベルとなり、応じて、ＮＡＮＤ回路４２の出力信号がＨレベルとなる。コマンドモードエントリ信号ＣＭＥＲＹはＨレベルであるため、ＡＮＤ回路４５からのパルス信号ＰＬＳがＨレベルとなる。このパルス信号ＰＬＳに従ってシフトレジスタ４７がシフト動作を行ない、バス切換回路４６から与えられるデータビットＤＱ７−ＤＱ０を取込む。

ここで、バス切換回路４６は、このコマンドモードエントリ信号ＣＭＥＲＹの活性化時、入出力バッファ４０をシフトレジスタ４７に接続しており、内部の書込／読出回路は、入出力バッファ４０と分離されている。すなわち、このコマンドモードエントリ時においては、メモリセルへのデータの書込／読出が行なわれない。これは、前述のように、単にコマンドモードエントリ信号ＣＭＥＲＹに従って、図１に示す内部制御信号発生回路１２の動作を停止させることにより容易に実現される。

最終アドレスを指定して、所定回数データの書込が行なわれると、シフトレジスタ４７において、データＤ０、Ｄ１およびＤ２が格納される。コマンドデコーダ４８は、シフトレジスタ４７の格納データを、常時デコードしており、このデータＤ０−Ｄ２のデータパターンに従って、コマンドデコーダ４８は、特定の動作モードを指定するコマンドが与えられたと判定し、その対応の内部モード指定信号をＨレベルに駆動する。

コマンドセット回路４９は、パルス信号ＰＬＳが与えられ、かつ最終アドレスが特定されたことを示すアドレスデコード信号ＦＡＤがＨレベルとなると、コマンドデコーダ４８の出力信号に従って対応の内部モード指定信号をＨレベルの活性状態へ駆動する。

データ読出が、このコマンドモード設定時に指定された場合においても、パルス信号ＰＬＳが活性化される。この場合には、シフトレジスタ４７がシフト動作を行ない、バス切換回路４６を介して与えられるデータを取込み転送する。したがって、この場合、データ保持領域読出コマンド以外では、コマンドと全く異なるデータがシフトレジスタ４７に取込まれたことになり、コマンドデコーダ４８の出力信号は、非活性状態を維持する。

データ読出モード時においてもパルス信号ＰＬＳを発生するのは、データ保持ブロックリードモードＤＨＢＲが指定された場合、読出モードを指定して出力バッファ回路を介して、図示しないレジスタに格納されたデータ保持ブロック特定信号を読出すためである。シフトレジスタ４７のシフト動作により、コマンドデコーダ４８にデータ保持領域読出コマンドが与えられ、データ保持領域読出指示信号ＤＨＢＲがＨレベルとなり、これに応答して、データ保持領域特定データを格納するレジスタの格納データが読出される。

図１０は、図８に示すシフトレジスタ４７、コマンドデコーダ４８およびコマンドセット回路４９の具体的構成の一例を示す図である。図１０において、シフトレジスタ４７は、それぞれが１バイトのレジスタ段を有するレジスタ回路４７ａ−４７ｃを含む。これらのレジスタ回路４７ａ−４７ｃは、パルス信号ＰＬＳに従ってバイト単位でシフト動作を行なう。これにより、図８に示すバス切換回路４６からのデータビットＤＱ７−ＤＱ０が、パルス信号ＰＬＳに従ってレジスタ回路４７ａ、４７ｂ、および４７ｃへ順次転送される。

コマンドデコーダ４８は、各動作モード指定信号に対応して設けられるデコード回路４８ａを含む。この図１０においては、デコード回路４８ａは、レジスタ回路４７ａ−４７ｃのデータビットを受け、これらはそれぞれ特定の所定の組合せのときに、その出力信号をＨレベルに設定する。指定される動作モードにおいては、このコマンドがバイトデータで構成される場合、および２バイトデータで構成される場合があり、それぞれのコマンドの構成に応じて、このデコード回路が設けられる。

コマンドセット回路４９は、最終アドレスの指定を示すデコード信号ＦＡＤとパルス信号ＰＬＳとに従って、トリガ信号を生成するトリガ信号発生回路４９ａと、このトリガ信号発生回路４９ａの出力信号に従って、対応のコマンドデコード回路４８ａの出力信号を取込みラッチするラッチ回路４９ｂを含む。トリガ信号発生回路４９ａは、たとえば、ＡＮＤ回路で構成され、デコード信号ＦＡＤおよびパルス信号ＰＬＳがＨレベルのときにＨレベルの信号を出力する。

ラッチ回路４９ｂは、トリガ信号発生回路４９ａの出力信号に従って導通状態となる転送ゲート５０ａと、転送ゲート５０ａを介して与えられる対応のコマンドデコード信号を反転するインバータ５０ｂと、インバータ５０ｂの出力信号を反転してモード指定信号ＭＤａを生成するインバータ５０ｂと、インバータ５０ｂの出力信号を反転してインバータ５０ｂの入力に伝達するインバータ５０ｃを含む。

したがって、このラッチ回路４９ｂは、トリガ信号発生回路４９ａの出力信号がＨレベルとなると、スルー状態となり、対応のコマンドデコード回路４８ａの出力信号を取込みラッチして、モード指定信号ＭＤａを活性状態のＨレベルへ駆動する。したがって、このラッチ回路４９ｂを、各モード指定信号ＥＸＩＴ、ＰＷＤ、ＷＫＵ、ＢＨＢＳ、ＤＨＢＲ、およびＳＦＲＳＴそれぞれに対応して設けることにより、各モード指定信号を設定することができる。

トリガ信号発生回路４９ａを、これらの複数のモード指定信号に対し共通に設けても、同時に２つの動作モードが実行されることはなく、たとえばパワーダウンモードを完了するためには、イグジットコマンドを与えてイグジットモード指定信号ＥＸＴを活性化する必要があり、その場合は、パワーダウンモード指定信号ＰＷＤが非活性化される。したがって、特に問題は生じない。

各コマンドに対応してフリップフロップが配置され、対応のコマンドが与えられた時このフリップフロップがセットされても良い。例えば、フリップフロップのリセットは、ウェイクアップコマンド、イグジットコマンドまたはリセットコマンドの印加、または、コマンドモードの終了の指定により行なわれればよい。

すなわち、この図１０に示すコマンドセット回路４９において、ラッチ回路４９ｂに代えて、セット／リセットフリップフロップが用いられてもよい。例えば、イグジットコマンドが与えられたとき、またはソフトウェアリセットコマンドＳＦＲＳＴが与えられたときに、このコマンドセット回路４９がリセットされる。各モードが指定する動作モードに応じて、適当なコマンドの印加時に、フリップフロップがリセットされれば良い。

図１１は、コマンドモード設定時の内部状態の遷移を示す図である。図１１において、コマンドの設定は、最終アドレスＦＦＦＦＦＨへのデータの書込の指定により行なわれるため、図１１においては、コマンドを構成する示すデータのみを示す。コマンドスタン（ド）バイ状態ＳＴ４において、最終アドレスを指定してデータＢ１Ｈを書込んだ場合、ソフトウェアパワーダウンセットアップ状態ＳＴ５に状態が移行する。コマンドモード時であり、メモリセルアレイに対するデータの書込は行なわれない（メモリアレイは、スタンバイ状態に保持される）。

次いで、再び最終アドレスを指定して、所定のデータＤＯＨが書込まれると、ソフトウェアパワーダウン状態ＳＴ６に状態が移行する。このソフトウェアパワーダウン状態ＳＴ６においては、コマンドセット回路からのパワーダウン指定信号ＰＷＤが活性状態となり、内部回路への電源供給が遮断される。パワーダウンが完了すると、この状態において、次のコマンドを待ち受けるコマンドスタンバイ状態ＳＴ７に移行する。このコマンドスタンバイ状態ＳＴ７は、パワーダウン状態であり、図１に示すモード制御回路２２（入力バッファ回路を含む）を除く回路に対する電源供給が遮断される。

このコマンドスタンバイ状態ＳＴ７において最終アドレスを指定してデータＦＡＨを書込んだ場合、ウェイクアップ状態ＳＴ８に状態が移行する。このウェイクアップ状態ＳＴ８においては、パワーダウンが完了し、電源供給が遮断された内部回路に対する電源供給が行なわれる。電源供給が回復した後、このウェイクアップ状態ＳＴ８から、次のコマンドを待ち受けるコマンドスタンバイ状態ＳＴ４に移行する。ウェイクアップ動作完了後、ウェイクアップ状態ＳＴ８から通常のリード／ライト状態ＳＴ０へ状態が移行しないのは、内部状態を初期化する必要があり、このためのコマンドを実行する必要があるためである。

コマンドスタンバイ状態ＳＴ４において、最終アドレスを指定してデータＤ２Ｈを書込んだ場合、ソフトウェアリセットセットアップ状態ＳＴ９に状態が移行する。このソフトウェアリセットセットアップ状態ＳＴ９において、再び、最終アドレスを指定して、データＤＯＨを書込むと、ソフトウェアリセット状態ＳＴ１０に状態が移行する。このソフトウェアリセット状態ＳＴ１０においては、内部周辺回路が初期化される。このソフトウェアリセット状態ＳＴ１０において内部状態の初期化が完了すると、再び、コマンドスタンバイ状態ＳＴ４へ状態が移行する。このソフトウェアリセット状態において、電源投入時と同様に、電源投入検出信号に従って内部ノードが所定の電位レベルに初期化される。しかしながら、この初期化時において、通常のＤＲＡＭにおいて行なわれているように、所定回数ダミーサイクルが実行されて内部回路を動作させて、内部状態を確実にスタンバイ状態に設定する事が行なわれても良い。

このコマンドスタンバイ状態ＳＴ４において、最終アドレスを指定してデータＦＦＨを書込むと、イグジット状態ＳＴ１１に状態が移行する。このイグジット状態ＳＴ１１においては、先の図５（Ａ）に示すリセット信号ＲＳＴがリセットされ、コマンドモードエントリ信号ＣＭＥＲＹが非活性状態となり、コマンドモードＣＭが完了し、通常リード／ライト状態ＳＴ０へ状態が移行する。これにより、以降、通常のデータの書込／読出が可能となる。このとき、また再び、コマンドモードをセットアップすることもできる。

一方、コマンドスタンバイ状態ＳＴ７において、最終アドレスを指定して、データＦＦＨを書込んだ場合、再びイグジット状態ＳＴ１１に移行し、パワーダウン状態を完了させて、通常のリード／ライト状態ＳＴ０へ状態が移行する。この場合、内部の初期化が行なわれていないため、新たにソフトウェアリセットを実行することが必要である。

一方、コマンドスタンバイ状態ＳＴ４において、最終アドレスを指定してデータＤ３Ｈを書込むと、ＤＨＢ選択セットアップ状態ＳＴ１２へ状態が移行する。このＤＨＢ選択セットアップ状態ＳＴ１２において、再び最終アドレスを指定して、データ保持ブロック領域を指定するデータＤＨＢを指定することにより、ＤＨＢ選択セットアップ状態ＳＴ１３に状態が移行する。

この状態ＳＴ１３において、再度、最終アドレスを指定してデータＤＯＨを書込むと、データ保持ブロックの領域がデータＤＨＢに従って設定され、ＤＨＢライト状態ＳＴ１４へ状態が移行する。この状態ＳＴ１４において、データ保持領域を特定するデータの書込が行なわれ、データ保持領域が指定される。

この状態ＳＴ１４によるデータ保持ブロックの設定が完了すると、再び、コマンドスタンバイ状態ＳＴ４へ状態が移行する。

一方、コマンドスタンバイ状態ＳＴ４において、最終アドレスを指定して、データ７ＤＨを書込むと、ＤＨＢリードセットアップ状態ＳＴ１５へ状態が移行する。このＤＨＢリードセットアップ状態ＳＴ１５により、データ保持ブロックの内容を読出す状態の設定が行なわれる。この状態ＳＴ１５において、データ読出を実行すると、ＤＨＢリード状態ＳＴ１６に移行し、各データ保持ブロック情報が呼出される。このＤＨＢリード状態ＳＴ１６が完了すると、再び、コマンドスタンバイ状態ＳＴ４へ状態が移行する。このＤＨＢリードを行なうことにより、データ保持が指定されているメモリブロックを確認することができる。

これらのセットアップ状態において、各内部状態設定に要求される最終アドレスへのデータＤＯＨの書込または最終アドレスのデータ読出を指定するアクセスと異なるアクセスを行なった場合、再びコマンドスタンバイ状態ＳＴ４へ状態が移行する。

コマンドスタンバイ状態ＳＴ４において、外部から最終アドレスを指定してデータ端子を介してコマンドの書込を行なうことにより、容易にセットアップ状態から内部コマンド実行状態へ移行することができる。これにより、この半導体記憶装置の各種動作モード、特に初期化に関連する動作モードを通常のＳＲＡＭに対するピンの互換性を保持しつつ設定することができる。特に、このコマンドの設定に、下位バイトデータＤＱ０−ＤＱ７を利用しており、下位バイトデータＤＱ０−ＤＱ７に代えて上位バイトデータＤＱ８−ＤＱ１５を使用することができ、内部構成に応じて、上位バイトデータによるコマンドの設定および下位バイトデータによるコマンドの設定いずれをも容易に実現することができる。

図１２は、この図１１に示す状態遷移図におけるパワーダウンを完了させるウェイクアップシーケンスを示すフロー図である。以下、このウェイクアップシーケンスについて簡単に説明する。

今、図１１に示すようにコマンドスタンバイ状態ＳＴ７においては、半導体記憶装置１は、ソフトウェアパワーダウン状態にある（ステップＳＴＰ０）。この状態において、図１１に示す状態ＳＴ５およびＳＴ６を遷移して、ウェイクアップコマンドを実行する（ステップＳＴＰ１）。このウェイクアップコマンドの実行により、内部でのパワーダウン状態の回路がパワーアップされる（電源電圧が供給される）。単に電源供給が行なわれただけであり、内部状態は不定である。したがって、内部初期化のために、図１１に示す状態ＳＴ９およびＳＴ１０を遷移して、ソフトウェアリセットコマンドを実行する（ステップＳＴＰ２）。このソフトウェアリセットコマンドの実行により、内部状態が所定の状態に初期化される。

内部状態の初期化の後、図１１に示す状態ＳＴ１１へ移行し、イグジットコマンドを実行する（ステップＳＴＰ３）。このイグジットコマンドの実行により、コマンドモードが完了し、図７に示す通常書込／読出状態ＳＴ０に復帰する。したがって、次の動作を行なうステップＳＴＰ４においては、通常のリード／ライトのデータアクセスが行なわれてもよく、また、再びコマンドモードを設定するために最終アドレスへの連続リード動作が行なわれてもよい。

一方、ソフトウェアパワーダウン状態ＳＴ７において、イグジットコマンドを実行した場合（ステップＳＴＰ５）、この場合でも、コマンドモードが完了し、パワーダウン状態の内部回路に対し、電源電圧が供給される。イグジットコマンドを実行した場合、単に、コマンドモードが完了し、パワーダウン状態が解除されて、図７に示す通常書込／読出状態ＳＴ０に移行するだけであり、この半導体記憶装置の内部状態は不定である。したがって、再び最終アドレスに対する連続リード動作を所定回数（４回）実行し、コマンドモードを設定する（ステップＳＴＰ６）。コマンドモードに入った後、再び、ステップＳＴＰ２へ入り、ソフトウェアリセットコマンドを実行し、以降のステップＳＴＰ３およびＳＴＰ４を実行する。

したがって、このパワーダウン状態からパワーアップ状態への移行時においても、単にコマンドの実行だけであり、外部から特定のピン端子を介して内部状態をハードウェア的に設定することは要求されず、また、特別な信号のタイミング関係は必要とされず、通常の動作時に用いられる端子群を利用して、通常動作時と同じ信号の論理レベルの状態設定で、この初期化のための動作を行なうことができる。

図１３は、電源投入時の動作シーケンスを示すフロー図である。電源投入が行なわれると（ステップＳＴＰ１０）、電源電圧ＶＣＣが所定値以上に到達したか否かが判断される（ステップＳＴＰ１１）。この電源電圧ＶＣＣが所定値に到達したか否かは、たとえば、内部の電源投入検出回路（ＰＯＲ検出回路）の出力する電源投入検出信号ＰＯＲにより検出される。

ステップＳＴＰ１１において、電源電圧ＶＣＣが所定値以上に到達したと判断されると、次いで、内部状態が安定化するまで、たとえば５００μｓの所定時間経過するまで待機する（ステップＳＴＰ１２）。この所定時間が経過すると、コマンドモードエントリ動作を実行し、コマンドモードに入る（ステップＳＴＰ１３）。このコマンドモードエントリにより、図１１に示すコマンドスタンバイ状態ＳＴ４に、図４に示すモードデコード回路３２が入る。コマンドモードに入ると、ソフトウェアリセットコマンドが実行される（ステップＳＴＰ１４）。このソフトウェアリセットコマンドの実行により、内部状態が初期化される。このソフトウェアリセットコマンドの実行により、電源投入検出信号ＰＯＲを受けない周辺回路においても、その内部状態を確実に初期化する。

次いで、イグジットコマンドを実行し（ステップＳＴＰ１５）、コマンドモードから通常モードに移行し、次の動作を実行する（ステップＳＴＰ１６）。このステップＳＴＰ１６により、電源投入後のノーマルモードの設定が完了する。

したがって、電源投入後の内部状態の初期化においても、通常の信号を用いて内部を確実に初期状態に設定することができる。これは、電源遮断後の電源復帰時においても同様である。

図１４は、図１に示す状態制御回路２２のパワーダウンに関連する部分の構成を概略的に示す図である。図１４において、状態制御回路２２は、モード制御回路からのウェイクアップ指示信号ＷＫＵとモード制御回路２０からのイグジット指示信号ＥＸＩＴを受けるＯＲ回路６０ａと、モード制御回路２０からのパワーダウン指示信号ＰＷＤの活性化時セットされかつＯＲ回路６０ａの出力信号がＨレベルのときにリセットされるセット／リセットフリップフロップ６０ｂと、このセット／リセットフリップフロップ６０ｂの出力Ｑからの信号に従って電源ノードを、メモリ回路５０の電源線５２に結合する電源トランジスタ６０ｃを含む。この電源トランジスタ６０ｃは、たとえばＰチャネルＭＯＳトランジスタで構成され、セット／リセットフリップフロップ６０ｂがセット状態となると非導通状態となり、メモリ回路電源線５２を電源ノードから分離する。このメモリ回路電源線は、メモリ回路５０内の周辺回路とメモリセルアレイとに対して別々に設けられる電源線、すなわち、周辺電源線とアレイ電源線とを含む。

モード制御回路２０に対しては、常時、電源電圧ＶＣＣが供給される。また、図示しない入出力回路（コマンドモード指定のために使用される入出力回路）に対しても、パワーダウンモード時においても電源電圧ＶＣＣが供給される。

この図１４に示す状態制御回路２２の構成において、パワーダウンモードに入ると、パワーダウン指示信号ＰＷＤがＨレベルとなり、セット／リセットフリップフロップ６０ｂがセットされて、その出力Ｑからの信号がＨレベルとなる。応じて、電源トランジスタ６０ｃが非導通状態となり、メモリ回路５０に対する電源線５２への電源電圧ＶＣＣの供給が遮断される。メモリ回路５０は、図１に示すメモリセルアレイ２およびその周辺回路を含む。

モード制御回路２０に対しデータの書込／読出を示す信号が与えられたときに、入力バッファの動作が内部制御信号発生回路１２により制御される場合には、この内部制御信号発生回路１２の、入出力バッファ回路制御部に対しても電源電圧が供給される。メモリセルアレイの行および列選択に関連する部分は、メモリ回路５０に含まれ、電源電圧の供給が遮断される。

ウェイクアップコマンドが与えられると、ウェイクアップ指示信号ＷＫＵがＨレベルとなり、ＯＲ回路６０ａの出力信号がＨレベルとなり、セット／リセットフリップフロップ６０ｂがリセットされ、その出力Ｑからの信号がＬレベルとなり、電源トランジスタ６０ｃが導通し、メモリ回路５０に対し、電源電圧Ｖｃｃが供給される。

イクジットコマンドが与えられると、イクジット指示信号ＥＸＩＴがＨレベルとなり、ＯＲ回路６０ａの出力信号がＨレベルとなり、同様、セット／リセットフリップフロップ６０ｂがリセットされる。応じて、電源トランジスタ６０ｃの導通により、メモリ電源線５２が電源端子に結合されて電源電圧ＶＣＣを受ける。このメモリ電源線５２の電圧の安定化および内部回路の状態の安定化までに、所定の時間が必要とされる。

図１５は、図１に示す状態制御回路２２のソフトウェアリセットに関連する部分の構成を概略的に示す図である。図１５において、状態制御回路２２は、電源電圧ＶＣＣが所定の電圧レベルに到達したか否かを検出する電源投入検出回路６２ａと、電源投入検出回路６２ａからの電源投入検出信号ＰＯＲとソフトウェアリセット信号ＳＦＲＳＴとを受けてリセット信号ＲＳＴＴを生成するゲート回路６２ｂを含む。このゲート回路６２ｂは、電源投入検出信号ＰＯＲがＬレベルであるかまたはソフトウェアリセット信号ＳＦＲＳＴがＨレベルとなると、リセット信号ＲＳＴＴをＨレベルに駆動する。

メモリ回路５０において、所定の内部ノード５３に対しリセットトランジスタ５４が設けられており、このリセット信号ＲＳＴＴに従って所定の内部ノード５３が接地電圧レベルに設定される。したがって、初期設定時において、この内部ノード５３が電源電圧ＶＣＣレベルにリセットされる場合には、リセット用トランジスタとしてＰチャネルＭＯＳトランジスタが用いられて、導通時その所定の内部ノード５３が、電源ノードに結合される。

なお、このソフトウェアリセット信号ＳＦＲＳＴに従って、内部でアレイ活性化信号が所定回数発生されて、行選択動作を実行するダミーサイクルが所定回数実行されて、内部状態が初期化されても良い。

図１６は、図１５に示す状態制御回路２２の動作を示す信号波形図である。以下、図１６に示す信号波形図を参照して、図１５に示す状態制御回路２２の動作について簡単に説明する。電源投入後または電源遮断後の復帰時において、電源電圧ＶＣＣが供給されて、その電圧レベルが上昇する。電源電圧ＶＣＣが所定の電圧レベルに到達すると、電源投入検出回路６２ａからの電源投入検出信号ＰＯＲが所定期間Ｌレベルとなり、応じてゲート回路６２ｂからのリセット信号ＲＳＴＴがＨレベルとなる。これにより、電源投入時または電源遮断後の復帰時において内部ノード５３が所定の電圧レベルにリセットされる。

内部ノードの電圧レベルが安定化すると、次いでソフトウェアリセット信号ＳＦＲＳＴをソフトウェアリセットコマンドに従って活性状態に駆動する。この場合にも、ゲート回路６２ｂにより、リセット信号ＲＳＴＴがＨレベルとなり、メモリ回路５０において所定の内部ノード５３が、接地電圧レベルに初期設定される。

このソフトウェアリセットコマンド（リセット指示信号）ＳＦＲＳＴを利用することにより、パワーダウンモード時において、内部での電源供給が遮断されており、外部からは電源電圧が供給されている場合においても、電源投入検出信号ＰＯＲに代えて、内部ノードをリセットすることができる。また、内部ノードの電圧レベルが安定化した後に、ソフトウェアリセットを行なうことにより、確実に、内部ノードを所定電圧レベルに初期化することができる。これにより、スタンバイ状態時において内部ノードの初期化およびスタンバイ状態完了後の初期化を確実に行なうことができる。

長期にわたってこの半導体記憶装置がスタンバイ状態に保持される場合、この半導体記憶装置は、データ保持モードに設定され、内部で所定間隔でセルフリフレッシュモードに従って記憶データのリフレッシュを実行する。このリフレッシュ時において、データ保持領域を特定することにより、必要な領域に対してのみリフレッシュを行ない、リフレッシュ回数を低減し、このデータ保持モード時における消費電流を低減する。

図１７は、メモリセルアレイとデータ保持ブロック特定データとの対応関係を概略的に示す図である。図１７において、メモリセルアレイ２は、８個のメモリアレイブロックＭＡＢ０−ＭＡＢ７に分割される。これらのメモリブロックＭＡＢ０−ＭＡＢ７が、それぞれ、データ保持ブロック特定ビットＤＨＢ０−ＤＨＢ７により指定される。このデータ保持ブロック特定ビットＤＨＢ０−ＤＨＢ７が、データ保持用レジスタ７０に、ＤＨＢ選択モード印加時、外部データＤＱ０−ＤＱ７に従って設定される。

ＤＨＢリード時においては、このデータ保持用レジスタ７０に格納されたデジタル保持ブロック特定ビットＤＨＢ０−ＤＨＢ７が外部に読出される。すなわち、ＤＨＢ選択コマンドが与えられ、図８に示すコマンドセット回路４９からのＤＨＢ選択信号ＤＨＢＳがＨレベルとなると、シフトレジスタ４７に格納されたデータ保持ブロック特定ビットＤＱ０−ＤＱ７が、データ保持用レジスタ７０に格納される。ＤＨＢリードコマンドが与えられ、図８に示すコマンドセット回路４９からのＤＨＢリード信号ＤＨＢＲがＨレベルの活性状態となると、データ保持用レジスタ７０に格納されたデータが読出されて、図１に示すデータバス切換回路を介して出力バッファへ与えられて外部へ読出される。

このデータ保持用レジスタ７０は、各データ保持特定ビットそれぞれに対して設けられるラッチ回路で構成されてもよく、また、各データ保持ブロック特定ビットに対応して配置されるセット／リセットフリップフロップで構成されてもよい。

データ保持用レジスタ７０の格納データが、図１に示す内部制御信号発生回路１２に含まれるリフレッシュ制御回路へ与えられ、そのリフレッシュ領域が設定される。

リフレッシュを行なってデータを保持する領域を特定する場合、データ保持領域の設定の態様（仕様）により、このリフレッシュアドレス領域の特定の方法が異なる。以下では、メモリブロックＭＡＢ０−ＭＡＢ７個々に、データ保持を行なうか否かの設定をできる手法の一例について説明する。

図１８は、図１に示す内部制御信号発生回路１２に含まれるリフレッシュ制御部の構成を概略的に示す図である。図１８において、リフレッシュ制御部は、所定の間隔で、リフレッシュ活性化信号ＲＲＡＳを生成するリフレッシュ制御回路７２と、このリフレッシュ制御回路７２の制御の下に、そのカウント値が順次更新されるリフレッシュアドレスカウンタ７４と、データ保持領域データ（データ保持ブロック特定ビット）ＤＨＢ０−ＤＨＢ７とリフレッシュアドレスカウンタ７４からのカウントアップ信号ＣＵＰとに従って、リフレッシュブロックを特定するリフレッシュブロックアドレスを発生するリフレッシュブロックアドレス発生回路７６と、リフレッシュアドレスカウンタ７４の出力ビットとリフレッシュブロックアドレス発生回路７６の出力ビットとに従って、リフレッシュアドレスＲＥＦＡＤを生成するリフレッシュアドレス発生回路７８を含む。

リフレッシュ制御回路７２からのリフレッシュ活性化信号ＲＲＡＳは、行デコーダ、センスアンプ、行アドレスバッファなどの行選択動作に関連する行系回路へ与えられる。リフレッシュアドレスカウンタ７４は、メモリブロック内のワード線を特定するブロック内アドレス、すなわちリフレッシュワード線アドレスを生成する。

フレッシュカウンタ７４は、リフレッシュ動作完了毎にそのカウント値が更新される。一つのメモリブロック内におけるメモリセルの記憶データのリフレッシュが完了すると、リフレッシュアドレスカウンタ７４は、カウントアップ信号ＣＵＰを生成する。

リフレッシュブロックアドレス発生回路７６は、データ保持領域データ（データ保持ブロック特定ビット）ＤＨＢ０−ＤＨＢ７に従って、先頭リフレッシュブロックアドレスを指定し、このカウントアップ信号ＣＵＰに従ってシフト動作を行なって順次データ保持ブロックを特定するリフレッシュブロックアドレスを生成する。このシフト動作時において、リフレッシュブロック特定ビットＤＨＢ０−ＤＨＢ７に従って、データ保持領域と異なるメモリブロックに対してはそのシフト動作がバイパスされる。

したがって、データ保持ブロック特定ビットＤＨＢ０−ＤＨＢ７が、たとえば“１”であり、対応のメモリブロックがデータ保持ブロックに指定されているときに、このリフレッシュブロックアドレス発生回路７６が、データ保持領域のメモリブロックを特定するブロックアドレスを順次生成する。

リフレッシュアドレス発生回路７８は、タイミング調整のために、このリフレッシュアドレスカウンタ７４からのリフレッシュワード線アドレスと、リフレッシュブロックアドレス発生回路７６からのリフレッシュブロックアドレスとを受けて、リフレッシュアドレスＲＥＦＡＤを生成する。このリフレッシュアドレスＲＥＦＡＤは、行アドレスバッファを介して行デコーダへ与えられる。

図１９は、図１８に示すリフレッシュブロックアドレス発生回路７６の構成の一例を示す図である。図１９において、リフレッシュブロックアドレス発生回路７６は、データ保持ブロック特定ビットＤＢＨ０−ＤＢＨ１のうち、最も上位の“１”のビット位置を検出する最上位位置検出回路８０と、メモリブロックそれぞれに対応するレジスタ段を有し、最上位位置検出回路８０により、初期設定されかつカウントアップ信号とデータ保持領域ビットＤＢＨ０−ＤＢＨ１に従ってシフト動作を行なうバイパス機能付シフトレジスタ８２と、このバイパス機能付シフトレジスタ８２の出力信号に従ってブロックアドレスを順次選択してリフレッシュブロックアドレスＲＦＢＡＤを生成するブロックアドレスレジスタ回路８４を含む。このバイパス機能つきシフトレジスタは、リング上にシフト動作を行なうように、最終段の出力が初段のレジスタ段の入力にフィードバックされる。

最上位位置検出回路８０は、通常の検出回路で構成され、ビットＤＢＨ０−ＤＢＨ７のうち、最も上位の“１”の位置を検出する。これらのビットＤＢＨ０−ＤＢＨ７が“１”のとき、対応のメモリブロックが、データ保持領域として指定される。

バイパス機能付シフトレジスタ８２は、メモリブロックそれぞれに対応して配置されるレジスタ段を有し、このデータ保持ブロックのうちの最上位位置のメモリブロックに対応するレジスタ段が、“１”に初期設定される。このバイパス機能付シフトレジスタは、対応のビットＤＢＨ０−ＤＢＨ７に従って選択的にシフト動作を実行する。すなわち、対応のメモリブロックがデータ保持領域に指定されていない場合には、その対応のレジスタ段をスキップして、データ保持領域に特定されたメモリブロックに対応するレジスタ段間でのシフト動作を実行する。

ブロックアドレスレジスタ回路８４は、メモリブロックそれぞれに対応するブロックアドレス（３ビット）を格納し、バイパス機能付シフトレジスタ８２からの出力信号がＨレベルとなると、対応のブロックアドレスを出力する。

図２０は、バイパス機能付シフトレジスタ８２の１段のレジスタ段の構成を概略的に示す図である。

なお、このバイパス機能付シフトレジスタ８２は、その最終段のレジスタ段の出力は、その初段のレジスタ段へフィードバックされる。

図２０は、バイパス機能付シフトレジスタ８２の１段のレジスタ段の構成を概略的に示す図である。図２０において、レジスタ段は、データ保持ブロック特定ビットＤＢＨｉとカウントアップ信号ＣＵＰとを受けるＡＮＤ回路８２ａと、ＡＮＤ回路８２ａの出力信号をクロック信号として転送動作を行ない、前段のレジスタ段から与えられたデータを取込み次段へ転送するラッチ回路８２ｂと、データ保持ブロック特定ビットＤＢＨｉに従ってラッチ回路８２ｂの入力と出力とを短絡するトランスファーゲート８２ｃを含む。ここで、ｉは０から７の自然数であり、メモリブロックＭＢｉを示す。

ラッチ回路８２ｂは、最上位位置検出回路８０からの対応の最上位位置検出信号ＭＨＰｉに従ってその内部がセットされ、対応の選択信号ＳＥＬｉが、セット時Ｈレベルに設定される。データ保持領域ビットＤＢＨｉがＨレベル（“１”）のときには、転送ゲート８２ｃはひ導通状態にあり、また、ＡＮＤ回路８２ａがカウントアップ信号ＣＵＰに従って出力信号を生成してラッチ回路へ与える。したがって、この場合にはラッチ回路８２ｂが、信号の転送動作を行なう。一方、データ保持ブロック特定ビットＤＢＨｉが“０”（Ｌレベル）のときには、転送ゲート８２ｃが導通状態となり、一方、ＡＮＤ回路８２ａの出力信号はＬレベルであり、ラッチ回路８２ｂは、この転送ゲート８２ｃによりバイパスされて、シフト動作は行なわない。この場合、対応の最上位ビット位置検出信号ＭＨＰｉはＬレベルであり、選択信号ＳＥＬｉも常時Ｌレベルを維持する。これにより、データ保持ブロック特定ビットＤＢＨ０−ＤＢＨ７が特定するデータ保持領域に対してのみ、ブロックアドレスを活性化することができる。

なお、この最上位位置検出回路８０の出力信号に従ってバイパス機能付シフトレジスタ８２を初期設定する場合、この初期設定は、ソフトウェアリセット動作時または、ＤＢＨライト動作時に実行される。これは、ソフトウェアリセット時またはＤＢＨライト時に、ワンショットのパルスを発生し、最上位位置検出回路８０の出力信号ＭＨＰｉに従って、バイパス機能付シフトレジスタ８２を初期設定する。

図２１は、図１９に示すブロックアドレスレジスタ回路８４の構成の一例を示す図である。図２１において、ブロックアドレスレジスタ回路７６は、メモリブロックＭＢ０−ＭＢ７それぞれのブロックアドレスを格納するレジスタ回路ＲＧ０−ＲＧ７と、バイパス機能付シフトレジスタからの選択信号ＳＥＬ１−ＳＥＬ７に従ってレジスタ回路ＲＧ０−ＲＧ７の出力信号を選択して、リフレッシュブロックアドレスＲＦＢＡＤを生成する選択ゲートＴＸ１−ＴＸ７を含む。これらの選択ゲートＴＸ１−ＴＸ７は、それぞれレジスタ回路ＲＧ０−ＲＧ７に対応して設けられる。選択信号ＳＥＬ１−ＳＥＬ７の１つが、活性状態に維持され、レジスタ回路ＲＧ０−ＲＧ７に格納されたブロックアドレスのうちの一つが、リフレッシュブロックアドレスとして選択される。

なお、上述の構成においては、ブロックアドレスレジスタ回路８４によりリフレッシュブロックアドレスを生成し、行アドレスバッファを介して行デコーダへこのリフレッシュブロックアドレスを与えて、そこでデコード動作を行なっている。しかしながら、この選択信号ＳＥＬ１−ＳＥＬ７がそれぞれ、メモリ行ブロック選択信号として利用されてもよい。すなわち、行デコーダからの出力信号のうちのメモリブロックを特定する行ブロック選択信号に代えて、この選択信号ＳＥＬ１−ＳＥＬ７が、リフレッシュ用の行ブロック選択信号として利用され、選択メモリ行ブロックにおいてリフレッシュ行を選択するデコード動作が行なわれるように構成されてもよい。

［実施の形態２］
図２２は、この発明の実施の形態２の要部の構成を概略的に示す図である。この図２２においては、図５（Ａ）に示すコマンドモード検出回路３０の要部の構成を示す。

図２２に示すコマンドモード検出回路３０においては、図５（Ａ）に示すシフトレジスタ３０ｂに代えて、２ビットカウンタ３０ｉが設けられる。このカウンタ３０ｉが、デコード信号ＦＡＤと読出モード指示信号φｒｚを受けるゲート回路３０ｇの出力信号をカウントする。デコード信号ＦＡＤおよび読出指示信号φｒｚを受けるゲート回路３０ｍと、このゲート回路３０ｍの出力信号と書込モード指示信号φｗｚを受けるゲート回路３０ｎが、カウンタ３０ｉをリセットするために設けられる。

ゲート回路３０ｇは、デコード信号ＦＡＤがＨレベルでありかつ読出指示信号φｒｚがＬレベルのときにＨレベルの信号を出力する。すなわち、ゲート回路３０ｇは、最終アドレスに対するリードアクセスが行なわれる事を検出する。

ゲート回路３０ｍは、デコード信号ＦＡＤがＬレベルでありかつ読出指示信号がＬレベルのときにＨレベルの信号を出力する。すなわち、ゲート回路３０ｍは、最終アドレス以外のアドレスへのリードアクセスが行なわれたときにＨレベルの信号を出力する。

ゲート回路３０ｎは、ゲート回路３０ｍの出力信号がＨレベルとなるかまたは書込指示信号φｗｚがＬレベルとなると、Ｈレベルの信号を出力してカウンタ３０ｉをリセットする。従って、カウンタ３０ｉは、最終アドレス以外のアドレスに対する読出が行なわれるかまたはデータの書込が行なわれると、そのカウント値がリセットされる。

このカウンタ３０ｉの桁上りビットＣＡＲが、図５（Ａ）に示すレジスタ回路３５（フリップフロップ）に格納される。

この図２２に示す構成においては、ゲート回路３０ｇは、デコード信号ＦＡＤと読出モード指示信号φｒｚとに従って刺繍アドレスに対するリードアクセスを検出し、この最終アドレスに対するリードアクセスが行なわれるとき、Ｈレベルの信号を出力する。カウンタ３０ｉは、このゲート回路３０ｇの出力信号の立上がりをカウントする。したがって、最終アドレスへ連続してリードアクセスが行なわれた回数を、カウンタ３０ｉがカウントする。

一方、データ読出時において、デコード信号ＦＡＤがＬレベルのときには、ゲート回路３０ｎの出力信号がＨレベルとなり、カウンタ３０ｉがリセットされる。また、データ書込が行われた場合、書込モード指示信号φｗｚがＬレベルとなり、同様ゲート回路３０ｎにより、カウンタ３０ｉがリセットされる。

したがって、この最終アドレスへ連続して所定回数読出アクセスが行なわれたときにカウンタ３０ｉが、その桁上げビット（キャリービット）ＣＡＲをＨレベルとし、レジスタ（フリップフロップ）３０ｆがセットされて、コマンドモードが設定される。

この図２２に示す構成の場合、カウンタ３０ｉは、２段のＤラッチで構成することができ、データレジスタを用いるデータレジスタを用いる構成に比べて回路占有面積を低減することができる。

［他の実施の形態］
上述の説明においては、コマンドモードに入るために、最終アドレスを連続４回リードしている。この場合、外部に、最終アドレスのデータが読出される。データの単なる読出が行なわれるだけであり、データの破壊は生じない。しかしながら、この最終アドレスの記憶データが破壊されてもよい場合には、このコマンドモードエントリ時の動作として、リードモードとライトモードとが、適当に組合せて所定回数行なわれるように構成されてもよい。コマンドモードエントリのために、通常動作モード時に行なわれる動作シーケンスと異なる動作シーケンスが実行されればよい。

また、特定アドレスとしては、最終アドレスに限定されず、任意のアドレスたとえば先頭アドレスまたは中間アドレスなどのアドレスであってもよい。最終アドレスは、通常動作モード時において使用される頻度が小さく、このような使用頻度の低いアドレスを所定回数連続アクセスする事により、容易にかつ確実にコマンドモードエントリモードと通常動作モードとを区別する事ができる。

また、この半導体記憶装置は、１ビットのデータを２つのＤＲＡＭセルで記憶する半導体記憶装置であってもよい。すなわち対をなすビット線に、常に相補なメモリセルデータを読出して、ビット線間読出電圧を、１ビットメモリセルを１ビットデータ記憶に用いる場合の２倍の大きさに設定する。この場合、リフレッシュ間隔をより長くすることができる。

また、コマンドモードエントリとしては、最終アドレスを指定して、リードまたはライトのアクセスを行なうシーケンスに代えて、通常の動作モード時に使用されない任意の動作シーケンスが利用されてもよい。すなわち、特定のアドレス信号と特定のデータビットとをある組合せの状態に設定して、連続して、リードまたはライトが行なわれるシーケンスがコマンドモードエントリモードとして利用されてもよい。

１半導体記憶装置、２メモリセルアレイ、１２内部制御信号発生回路、２０モード制御回路、２２状態制御回路、３０コマンドモード検出回路、３２モードデコード回路、３０ａアドレスデコード回路、３０ｄシフタ、３０ｆレジスタ（フリップフロップ）、３０ｂ読出モード検出回路、３０ｃ書込モード検出回路、４０入出力バッファ、４１入力バッファ、４２，４３，４４，４５ＮＡＮＤ回路、４６バス切換回路、４７シフトレジスタ、４８コマンドデコーダ、４９コマンドセット回路、６０ａＯＲ回路、６０ｂセット／リセットフリップフロップ、６０ｃ電源トランジスタ、６２メモリ電源線、６２ａ電源投入検出回路、５２ｂゲート回路、５４リセット用トランジスタ、７０データ保持用レジスタ、７２リフレッシュ制御回路、７４リフレッシュアドレスカウンタ、７６リフレッシュブロックアドレス発生回路。

Claims

通常動作モード時、外部信号に従ってアクセスされる半導体記憶装置であって、
特定モード時活性化され、前記外部信号のうちの所定の複数の外部信号をデコードして内部を所定の状態に設定する信号を生成するコマンドデコーダを備え、前記コマンドデコーダは、スタンバイ状態に関連する動作を指定する信号を発生する、半導体記憶装置。
前記コマンドデコーダは、内部電源の供給の遮断を指定するパワーダウンモード、前記パワーダウンモードを完了させるウェイクアップモード、内部を初期状態にセットするリセットモード、データ保持モード時におけるデータ保持領域の指定をするモード、および前記特定モードを完了させるイグジットモードのいずれかを活性化する、請求項１記載の半導体記憶装置。
前記特定モードは、前記通常動作モード時に行なわれるアクセスシーケンスと異なるアクセスシーケンスが行なわれたときに指定される、請求項１記載の半導体記憶装置。