JPH09237500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線等の不良解析を容易にした半導体記
憶装置を提供する。 【解決手段】 アドレスバッファ２、デコーダ３、メモ
リセルアレイ１、カラムセレクタ４、センスアンプ５及
び出力回路６を有するマスクＲＯＭにおいて、センスア
ンプ５及び出力回路６を非活性に保ったスタンバイ状態
でアドレスバッファを活性化するテストモード信号Ｎｂ
（＝“Ｈ”）を出力して、アドレスバッファ２を活性化
してデコーダ３を動作させるテストモードとするモード
切替え回路８を備えた。モード切替え回路８は、アドレ
ス端子から入力される切替えコードデータを検出する検
出回路８１と、その検出出力データを保持するデータ保
持回路８２と、保持データが所定配列になったことを判
定してテストモード信号を出力するテストモード判定回
路８３とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特に配線の不良
解析を容易にしたマスクＲＯＭ等の半導体記憶装置に関
する。

【０００２】

【従来の技術】半導体記憶装置の不良や故障の解析技術
として、従来より、電流検出を利用する電気的方法の
他、各部の発光を顕微鏡等により観測する方法、各部の
発熱を赤外顕微鏡や液晶と偏光顕微鏡の組み合わせを利
用して観察する方法等、種々の方法が知られている。こ
れらの方法は通常、アドレス信号を入力し、センスアン
プを動作させた状態での電流、発光、発熱等を観察する
ものである。

【０００３】

【発明が解決しようとする課題】半導体記憶装置を動作
状態（イネーブル状態）におく従来の不良解析方法で
は、データの出力状態や、大きな電流が流れるビット線
の不良解析はできるが、メモリセルアレイ内でのワード
線のショート、オープン等の解析は困難である。隣接ワ
ード線間のショートや、メモリセルのゲート酸化膜ピン
ホールによるワード線ショートでも正常動作とは異なる
電流が流れるが、通常ワード線には抵抗が高く、且つ長
い多結晶シリコン配線が用いられるから、流れる短絡電
流はμＡオーダーと小さい。したがってこれらの短絡電
流による発光や発熱は小さく、ｍＡオーダーの電流が流
れる動作状態のセンスアンプや出力回路での発光や発熱
に隠れてしまい、検出が難しい。

【０００４】この発明は、上記事情を考慮してなされた
もので、ワード線等の不良解析を容易にした半導体記憶
装置を提供することを目的としている。

【０００５】

【課題を解決するための手段】この発明は、アドレス信
号を取り込むアドレスバッファ、このアドレスバッファ
により取り込まれたアドレス信号をデコードするデコー
ダ、このデコーダの出力により選択駆動させるメモリセ
ルアレイ、このメモリセルアレイの選択されたデータを
読み出すセンスアンプ及び出力回路を有する半導体記憶
装置において、前記センスアンプ及び出力回路を非活性
に保ったスタンバイ状態で前記アドレスバッファを活性
化して前記デコーダを動作させるテストモードに切替え
るモード切替え手段を備えたことを特徴としている。

【０００６】モード切替え手段としては、第１に、所定
の組み合わせの入力端子から複数回入力される予め定め
られた切替えコードデータを検出する検出手段と、この
検出手段により順次得られた検出出力データを一時保持
するデータ保持手段と、このデータ保持手段に保持され
た前記検出出力データが予め定められた配列になったこ
とを判定して前記アドレスバッファを活性化するテスト
モード信号を出力するテストモード判定手段とから構成
されたものを用いることができる。

【０００７】モード切替え手段としては、第２に、パッ
ケージング前にテストモードを与えるためのものであっ
て、基準端子が所定のパッドに接続され、前記パッドに
パッケージング後とは異なる所定電位を与えることより
活性化されて前記スタンバイ状態を検出して前記テスト
モード信号を出力するテストモード判定手段を用いるこ
とができる。

【０００８】この発明による半導体記憶装置は、通常動
作モードの他に、センスアンプと出力回路を非活性とし
たスタンバイ状態でアドレス取り込みを行ってデコーダ
を動作させるテストモードを備える。この様なテストモ
ードに切替えてデコーダを動作させれば、メモリセルア
レイ内の隣接ワード線間のショート、ゲート酸化膜のピ
ンホールを介してのワード線ショート等による微小電流
が大電流の影に隠れることがなく、微小電流による発光
や発熱をより確実に検出することができ、従来困難であ
ったワード線不良等の解析が容易になる。

【０００９】第１のモード切替え手段は、外部端子を付
加することなく、例えばアドレス端子を利用して切替え
コードデータを入力して、テスト用アドレスのアドレス
バッファへの取り込みを可能としている。またこのモー
ド切替え手段は、スタンバイ状態でのみ動作可能な切替
えコードデータの検出手段を備えると同時に、その検出
出力の時間的配列がある一定の条件に合致したときにア
ドレス取り込みを可能とするテストモード信号を発生さ
せるテストモード判定手段を備えることにより、誤って
テストモードに入るという事態を確実に防止できるよう
になっている。

【００１０】第１のモード切替え手段は、半導体記憶装
置チップをパッケージベースに搭載して、キャップで覆
わない状態での不良解析テストを可能とするものである
が、第２のモード切替え手段によれば、パッケージング
前のウェハ段階でのテストが可能になる。即ち第２のモ
ード切替え手段は、所定のパッド（ボンディング用ある
いはダイソート時の触針用等）に外部から触針等によっ
てパッケージング後とは異なる電位を与えると活性化さ
れて、スタンバイ状態を検出してテストモード信号を出
力するテストモード判定手段を用いている。従って、第
１のモード切替え手段におけるようなアドレス端子から
の切替えコードデータの入力やクロック入力といった操
作を要せず、より簡単にテストモードへの切替えができ
る。

【００１１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の第１の実施例
に係るマスクＲＯＭの構成を示す。マスクＲＯＭの主要
部は、データがマスクプログラミングされたメモリセル
アレイ１、このメモリセルアレイ１のワード線を選択駆
動するデコーダ３、メモリセルアレイ１のビット線選択
を行うカラムセレクタ４、選択ビット線のデータを読み
出すセンスアンプ５及び出力回路６、アドレス端子から
入力されるアドレス信号Ａ０〜Ａｎを取り込むためのア
ドレスバッファ２により構成される。

【００１２】チップイネーブル信号ＣＥＮは、センスア
ンプ５及び出力回路６に直接入力され、“Ｈ”でこれら
の回路を非活性状態、即ちデータ読出しができないスタ
ンバイ状態に設定し、“Ｌ”でこれらの回路を活性状態
に設定するものである。出力回路６は、出力イネーブル
信号ＯＥＮによっても制御される。即ち、チップイネー
ブル信号ＣＥＮが“Ｌ”のとき、出力イネーブル信号Ｏ
ＥＮがＮＯＲゲートＧ１を通り、インバータＩ１を介し
て出力回路６の活性，非活性を制御できるようになって
いる。出力回路６は、バイト切替え機能を持ち、バイト
切替え信号ＢＨＥがチップイネーブル信号ＣＥＮと共に
入力されるＮＯＲゲートＧ２とインバータＩ２により、
必要に応じて並列出力ビット数の切替えが可能となって
いる。

【００１３】アドレスバッファ２は、アドレスゲートと
してのＮＯＲゲート列２１を主体として構成される。Ｎ
ＯＲゲート列２１の各ゲートの一方の入力端子はそれぞ
れアドレス端子につながり、他方の入力端子が共通に活
性化用制御端子２２につながる。アドレスバッファ２は
通常のマスクＲＯＭの場合、センスアンプ５や出力回路
６と同様にチップイネーブル信号ＣＥＮにより直接活性
化されるが、この実施例の場合は、通常動作モードでの
アドレス取り込みのみならず、後述するテストモードに
おけるテスト用アドレスの取り込みをも可能とする。そ
のため、活性化用制御端子２２には、チップイネーブル
信号ＣＥＮをインバータＩ３で反転した信号Ｎａと、後
述するモード切替え回路８から出力されるテストモード
信号Ｎｂとが選択されて供給されるように、ＮＯＲゲー
トＧ３が設けられている。

【００１４】モード切替え回路８は、センスアンプ５及
び出力回路６を非活性に保ったスタンバイ状態でデコー
ダ３を動作させて不良解析テストを行うために設けられ
ている。このモード切替え回路８は、格別の外部端子を
付加することなく構成されて、テストモードにおいてア
ドレスバッファ２を活性化するテストモード信号Ｎｂ
（＝“Ｈ”）を出力し、アドレス端子から入力されるテ
スト用アドレス信号をアドレスバッファ２に取り込ん
で、デコーダ３を動作させるという制御を行うものであ
る。

【００１５】モード切替え回路８は具体的に、スタンバ
イ状態でのみ動作してアドレス端子から複数回入力され
る予め定められた切替えコードデータを検出する検出回
路８１と、この検出回路８１により順次得られた検出出
力データを一時保持するデータ保持回路８２と、このデ
ータ保持回路８２に保持された検出出力データが予め定
められた配列になったことを判定してテストモード信号
を出力するテストモード判定回路８３とから構成されて
いる。

【００１６】切替えコードデータの検出回路８１は、図
示のように、チップイネーブル信号ＣＥＮ、出力イネー
ブル信号ＯＥＮ及びアドレス信号Ａ０〜Ａｎから予め一
定の組み合わせで選択された信号の一致検出を行うＮＡ
ＮＤゲートＧ４により構成される。図１においては、簡
単な例として、３つのアドレス信号Ａ０，Ａ１，Ａ２を
切替えコードデータとして用いて、それらが全て“Ｈ”
であるか否かを検出する場合を示している。そして所定
の組み合わせの切替えコードデータが、後に具体例を説
明するが、複数回入力される。なお、Ａ０〜Ａ２を用い
るのは一例に過ぎず、例えば全アドレス端子をＮＡＮＤ
ゲートＧ４に接続して、オール“Ｈ”、オール“Ｌ”を
切替えコードデータとして、これらを所定の組み合わせ
で繰り返し入力するといった方法を用いることもできる
し、他の任意の入力端子の組み合わせを用いることもで
きる。

【００１７】データ保持回路８２は、シフトレジスタＳ
Ｒにより構成されている。このシフトレジスタＳＲのク
ロックは、通常動作において頻繁に用いられることがな
いバイト切替え信号（ＢＨＥ）端子から導入するように
なっている。ＮＡＮＤゲートＧ４による検出出力はこの
シフトレジスタＳＲに順次転送されて保持される。そし
て、シフトレジスタＳＲの各段のデータ配列が予め定め
られた配列になったことを検出するテストモード判定回
路８３として、ＮＡＮＤゲートＧ５と、その入力端子部
に所定のパターンで配列されたインバータ列８４が設け
られている。

【００１８】図１の例は、シフトレジスタＳＲの２段目
ＳＲ２及び４段目ＳＲ４の出力がインバータＩ４，Ｉ５
で反転され、初段ＳＲ１及び３段目ＳＲ３の出力が直
接、ＮＡＮＤゲートＧ５に入る場合を示している。即
ち、ＳＲ１，ＳＲ３＝“Ｈ”，ＳＲ２，ＳＲ４＝“Ｌ”
のときにのみ、ＮＡＮＤゲートＧ５の出力が“Ｌ”にな
り、これがインバータＩ６で反転されて、テストモード
信号Ｎｂ（＝“Ｈ”）が得られる。

【００１９】この様に構成されたマスクＲＯＭでのテス
トモード切替えの動作を、図２を参照して説明する。チ
ップイネーブル信号ＣＥＮが“Ｈ”の間、スタンバイ状
態であり、マスクＲＯＭ全体が非活性である。アドレス
バッファ２も、テストモードに入らない限り、活性化用
制御端子２２が“Ｈ”で非活性に保たれる。この状態で
テストモードに切替えるには、図２に示すように、アド
レス端子を利用して予め定められた切替えコードデータ
Ｃ１，Ｃ２，Ｃ３，Ｃ４を順次入力する。これらの切替
えコードデータは図１の例では前述のように、３つのア
ドレス信号Ａ０，Ａ１，Ａ２の端子を用いて、具体的に
は例えば図３のような組み合わせで与えられる。

【００２０】この切替えコードデータを入力すると、Ｎ
ＡＮＤゲートＧ４には順次、“Ｌ”，“Ｈ”，“Ｌ”，
“Ｈ”なる検出出力データが得られる。この検出出力デ
ータは、図２に示すように、ＢＨＥ信号端子から導入さ
れる４個のクロックによりシフトレジスタＳＲに順次転
送されて保持される。このとき、ゲート列８４の出力、
即ちＮＡＮＤゲートＧ５の入力はオール“Ｈ”となり、
テストモード判定回路８３からテストモード信号Ｎｂ
（＝“Ｈ”）が発生される。このテストモード信号Ｎｂ
によりＮＯＲゲートＧ３の出力、即ちアドレスバッファ
２の活性化用制御端子２２の信号Ｎｃが“Ｌ”となり、
アドレス信号の取り込みが可能になる。

【００２１】この状態でアドレス端子からテスト用アド
レス信号を入力すると、アドレスバッファ２に取り込ま
れ、センスアンプ５及び出力回路６が非活性のまま、デ
コーダ３が動作して、メモリセルアレイ１のワード線選
択動作が行われる。テストモードの間、ＢＨＥ端子にク
ロックを入れない限り、シフトレジスタＳＲのデータは
そのまま保持され、テストモード信号Ｎｂ＝“Ｈ”が保
たれて、必要回数のテスト用アドレスの取り込みが可能
である。テストモードは、例えば図２に示すようにＢＨ
Ｅ端子から新たにクロックを少なくとも１つ入力すれ
ば、シフトレジスタＳＲのデータが転送されて、Ｎｂ＝
“Ｌ”となり、終了することができる。

【００２２】次に、チップイネーブル信号ＣＥＮ＝
“Ｌ”となると、センスアンプ５及び出力回路６が活性
化され、通常のデータ読出しサイクルとなる。このと
き、ＮＯＲゲートＧ３の一方の入力信号Ｎａが“Ｈ”、
従って活性化用制御端子２２の信号Ｎｃが“Ｌ”とな
り、アドレスバッファ２も活性化されて、従来と同様の
データ読出しモードとなる。この読出し動作の間、ＣＥ
Ｎ＝“Ｌ”であるから、モード切替え回路８は、如何な
るアドレス信号の組み合わせに対してもＮＡＮＤゲート
Ｇ４の出力が“Ｈ”に保持されて、不動作状態である。

【００２３】この実施例によると、複数のアドレス端子
を利用した所定の空間配列の切替えコードデータを所定
の時間配列で入力して初めてテストモードに入るように
しているから、スタンバイ状態でアドレス端子に他の適
当なアドレス信号が入って偶然にテストモード切り替え
の条件を満たす確率は極めて低いものとすることができ
る。しかもバイト切替え信号ＢＨＥの端子は通常固定し
て用いられる端子であって、通常の使用状態でシフトレ
ジスタＳＲに上述のようなクロックが入ることはないか
ら、誤ってテストモードに入るという誤動作は確実に防
止される。

【００２４】次に、テストモードでの不良解析動作を、
ＮＡＮＤ型マスクＲＯＭの場合について具体的に説明す
る。図４は、１６段ＮＡＮＤ型セルを用いた場合のメモ
リセルアレイ１の構成を示している。簡単に説明すれ
ば、１６個のメモリトランジスタＭ０〜Ｍ１５からなる
ＮＡＮＤ型セルＭＣ（ＭＣ１，ＭＣ２，…）はそれぞ
れ、セレクトトランジスタＳ１，Ｓ２（一方がＥタイ
プ、他方がＤタイプ）を介してビット線ＢＬ（ＢＬ０，
ＢＬ１，…）に接続される。各メモリトランジスタは、
マスクプログラミングにより、Ｅタイプ又はＤタイプに
設定されており、図の横方向に並ぶメモリトランジスタ
はワード線ＷＬ（ＷＬ０〜ＷＬ１５）により共通にゲー
ト駆動される。セレクトトランジスタも同様に、セレク
ト線ＳＬ（ＳＬ１，ＳＬ２）により、横方向に並ぶもの
が共通に駆動される。ワード線ＷＬ及びセレクト線ＳＬ
は、ゲート電極となる多結晶シリコン膜により形成され
ている。

【００２５】一つのワード線不良モードとして、先ず、
図４に短絡抵抗Ｒ１で示すように、ワード線ＷＬ０，Ｗ
Ｌ１間がショートしている場合を説明する。このショー
トは、前述のテストモードでのテスト用アドレス入力に
より、ワード線ＷＬ１を選択状態（“Ｌ”）、残りのワ
ード線を非選択状態（“Ｈ”）とすることにより、検出
できる。即ちこのとき、図５（ａ）に示すように、ワー
ド線ＷＬ０のドライバ出力段ＰＭＯＳトランジスタ→ワ
ード線ＷＬ０→短絡抵抗Ｒ１→ワード線ＷＬ１→ワード
線ＷＬ１のドライバ出力段ＮＭＯＳトランジスタの経路
で短絡電流が流れる。この短絡電流は微弱であるが、セ
ンスアンプ５及び出力回路６は非活性状態にあるから、
この短絡電流による発光又は発熱を観測することが比較
的容易にできる。

【００２６】次に、図４に短絡抵抗Ｒ２で示すように、
ワード線ＷＬ１に沿うメモリセルＭＣ４のメモリトラン
ジスタＭ１のゲート酸化膜にピンホールがあって、ワー
ド線ＷＬ１が基板に短絡している場合を説明する。この
とき、ワード線ＷＬ１〜ＷＬ１５を非選択状態
（“Ｈ”）とすれば、図５（ｂ）に示すように、ワード
線ＷＬ１のドライバ出力段ＰＭＯＳトランジスタ→ワー
ド線ＷＬ１→短絡抵抗Ｒ２→オン状態にあるメモリトラ
ンジスタＭ２〜Ｍ１５の経路で短絡電流が流れる。この
短絡電流により同様に、ピンホール等に起因するワード
線ＷＬ１の短絡を検出することができる。

【００２７】セレクト線ＳＬについても、ワード線ＷＬ
と同様に多結晶シリコン膜が用いられ、デコーダ３によ
り選択駆動されるから、ワード線ＷＬと同様の不良解析
テストが可能である。また、メモリセルアレイ１に限ら
ず、カラムセレクタ４のカラム選択線についても同様の
テストが可能である。カラムセレクタ５は、単純化して
示せば、図６のように、メモリセルアレイ１のビット線
ＢＬを選択して出力ビット線ＯＢＬに接続するためのカ
ラムスイッチトランジスタＳＷ０〜ＳＷ３と、これらを
デコーダ３の出力で選択駆動するカラム選択線ＣＳＬ
（ＣＳＬ１，ＣＳＬ２，…）により構成される。従っ
て、センスアンプ５及び出力回路６が非活性のテストモ
ードでカラムセレクタ４を動作させることにより、前述
のワード線不良と同様の不良解析を行うことができる。

【００２８】図７は、この発明の第２の実施例でのマス
クＲＯＭのモード切替え回路９の構成を示す。マスクＲ
ＯＭの要部構成は図１と同様であるので省略している。
図７に示すＮＯＲゲートＧ３とインバータＩ３は、図１
におけるＮＯＲゲートＧ３及びインバータＩ３に対応す
るもので、このＮＯＲゲートＧ３の出力信号Ｎｃが図１
と同様にアドレスバッファ２の活性化用制御端子２２に
入力される。

【００２９】このモード切替え回路９は、ウェハ段階で
のテストを行うためのもので、スタンバイ状態を検出し
てテストモード信号Ｎｂ（＝“Ｈ”）を出力するテスト
モード判定回路となっている。この判定回路は、ＰＭＯ
ＳトランジスタＱｐとＮＭＯＳトランジスタＱｎとから
なるＣＭＯＳインバータ９１、及びその出力端に設けら
れたインバータＩ７，Ｉ８からなるラッチ９３により構
成されている。インバータ９１の基準端子（図の場合接
地側端子）はワイヤボンディング用又はダイソートの触
針用のパッド９２に接続され、入力端子にはチップイネ
ーブル信号ＣＥＮが入力される。

【００３０】この実施例の場合、ウェハ段階で触針等に
より各端子パッドに所定のバイアス及び信号を与えてテ
ストを行うが、パッド９２には、パッケージング後に与
えられる電位とは異なる電位を与える。具体的にこの実
施例の場合、パッド９２はパッケージング後は電源電位
ＶDD又はオープン状態とされるものとして、ここに接地
電位ＶSSとなる針を立てる。これにより、チップイネー
ブル信号ＣＥＮが“Ｈ”のスタンバイ状態でインバータ
９１の出力が“Ｌ”、即ちスタンバイ状態を検出したこ
とになり、テストモード信号Ｎｂ＝“Ｈ”が得られる。
これにより先の実施例と同様に、アドレスバッファを活
性状態として、センスアンプ及び出力回路が非活性のま
まデコーダを動作させることができる。パッド９２に電
源電位ＶDDを与えた状態、又はパッド９２をオープンと
した状態では、テストモード信号Ｎｂが“Ｈ”になるこ
とはない。

【００３１】この実施例によると、先の実施例のような
アドレス端子を利用したモード切替えコードデータの入
力やクロック入力を必要とせず、簡単にテストモードに
入ることができる。モード切替え回路の構成も簡単であ
る。

【００３２】この発明は上記実施例に限られない。例え
ば実施例では、マスクＲＯＭを説明したが、ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭ，ＳＲＡＭ，ＤＲＡＭ等、他の各種半
導体メモリに同様に適用することが可能である。

【００３３】

【発明の効果】以上述べたようにこの発明によれば、セ
ンスアンプ及び出力回路を非活性に保ったスタンバイ状
態でアドレスバッファを活性化するテストモード信号を
出力して、テスト用アドレス信号を取り込んでデコーダ
を動作させるテストモードに設定するモード切替え手段
を備えることにより、ワード線等の不良解析を容易にし
た半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】 この発明の一実施例によるマスクＲＯＭの構
成を示す。

【図２】 同実施例のテストモード動作を説明するため
のタイミング図である。

【図３】 同実施例のテスト用の切替えコードデータの
一例を示す。

【図４】 同実施例のメモリセルアレイの具体構成を示
す。

【図５】 同実施例のワード線不良解析の動作を説明す
るための図である。

【図６】 同実施例のカラムセレクタの構成原理を示
す。

【図７】 他の実施例によるテスト回路の構成を示す。

【符号の説明】

１…メモリセルアレイ、２…アドレスバッファ、２１
…ＮＯＲゲート列、２２…活性化用制御端子、３…デコ
ーダ、４…カラムセレクタ、５…センスアンプ、６…出
力回路、８…モード切替え回路、８１…切替えコードデ
ータ検出回路、８２…データ保持回路、８３…テストモ
ード判定回路、９…モード切替え回路、９１…インバー
タ、９２…パッド、９３…ラッチ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アドレス信号を取り込むアドレスバッフ
   ァ、このアドレスバッファにより取り込まれたアドレス
   信号をデコードするデコーダ、このデコーダの出力によ
   り選択駆動されるメモリセルアレイ、このメモリセルア
   レイの選択されたデータを読み出すセンスアンプ及び出
   力回路を有する半導体記憶装置において、 前記センスアンプ及び出力回路を非活性に保ったスタン
   バイ状態で前記アドレスバッファを活性化して前記デコ
   ーダを動作させるテストモードに切替えるモード切替え
   手段を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記モード切替え手段は、 所定の組み合わせの入力端子から複数回入力される予め
   定められた切替えコードデータを検出する検出手段と、 この検出手段により順次得られた検出出力データを一時
   保持するデータ保持手段と、 このデータ保持手段に保持された前記検出出力データが
   予め定められた配列になったことを判定して前記アドレ
   スバッファを活性化するテストモード信号を出力するテ
   ストモード判定手段とを備えたことを特徴とする請求項
   １記載の半導体記憶装置。
3. 【請求項３】 前記モード切替え手段は、パッケージン
   グ前にテストモードを与えるためのものであって、 基準端子が所定のパッドに接続され、前記パッドにパッ
   ケージング後とは異なる所定電位を与えることより活性
   化されて前記スタンバイ状態を検出して前記テストモー
   ド信号を出力するテストモード判定手段を備えたことを
   特徴とする請求項１記載の半導体記憶装置。