KR960003593B1

KR960003593B1 - 반도체 기억장치

Info

Publication number: KR960003593B1
Application number: KR1019870010079A
Authority: KR
Inventors: 마사야 무라나가; 히구미 마쯔우라; 가네히데 겐미자기; 오사무 오가야마
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게; 히다찌초에루 에스 아이엔지니어링 가부시기가이샤; 오노 미노루
Priority date: 1986-09-24
Filing date: 1987-09-11
Publication date: 1996-03-20
Also published as: KR880004376A; JP2700640B2; JPS6379298A; US4849939A

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명이 적응된 다이나믹형 RAM의 중복 어드레스 스위칭회로의 1실시예를 도시한 회로블럭도.

제2도는 제1도의 중록 어드레스 스위칭회로를 포함하는 다이나믹형 RAM의 1실시예를 도시한 블럭도.

제3도는 인에이블회로, 불량 어드레스의 기억 회로 및 어드레스 비교회로의 구체적인 1실시예의 회로도.

제4도는 본 발명이 적용되는 반도체 메모리의 중복회로의 1실시예를 도시한 블럭도.

제5도는 제4도에 도시한 프로그래머블 로직의 제1의 실시예를 도시한 회로구성도.

제6도는 제4도에 도시한 프로그래머블 로직의 제2의 실시예를 도시한 회로구성도.

제7도는 프로그래머블 로직의 제3의 실시예를 도시한 회로구성도.

제8도는 제7도에 도시한 프로그래머블 로직의 일부 회로의 보다 구체적인 회로도.

제9도는 제5도의 실시예의 점선내의 1실시예를 도시한 스테이틱회로도.

제10도는 제5도의 실시예의 점선내의 1실시예를 도시한 다이나믹회로도.

본 발명은 반도체 기억장치에 관한 것으로, 예를 들면 예비 메모리 어레이를 내장한 다이나믹형 RAM(Random Access Memory)를 이용해서 유효한 기술에 관한 것이다.

다이나믹형 RAM 등의 반도체 기억장치에 있어서는, 사전에 메모리 어레이에 예비의 메모리 어레이를 준비하고, 결함 메모리셀이 발견된 워드(word)선 또는 데이타선을 이들의 예비 메모리 어레이에 스위칭하는 소위 결합 비트구제가 행하여져, 제품 효율의 향상을 도모할 수 있다. 이 때문에, 메모리 어레이의 불량 어드레스를 기억하여, 메모리 엑세스를 할때에 외부에서 공급되는 어드레스신호와 이 불량 어드레스를 비교하여, 불량 어드레스가 지정된 경우에 그 어드레스를 예비 메모리 어레이의 어드레스에 스위칭하기 위한 중복 어드레스 스위칭회로가 마련된다.

이와 같은 중복 어드레스 스위칭회로를 구비한 다이나믹형 RAM에 대해서는, 예를 들면 Nikkey McGrew-Hill사 발행, 1985년 6월 3일부 「Nikkey Electronics」의 p209∼231에 기재되어 있다.

또, 종래의 중복회로는 퓨즈(fuse) 등의 프로그래밍 소자를 갖는 어드레스 비교회로에, 퓨즈를 용해 또는 그대로 남겨두는 것으로 비교 어드레스를 설정하여, 이 설정된 비교 어드레스와 입력 어드레스를 비교해서 중복회로의 스위칭신호를 형성하도록 한 어드레스 비교방식이 일반적이었다(Nikkey McGraw-Hill사 발행 「Nikkey Electronics」 1981년 2월 7일호, p239∼245 참조).

상기와 같은 중복 어드레스 스위칭회로를 갖는 다이나믹형 RAM 등에서는, 제품시험의 단계에서 결합 메모리셀이 식별되어, 그 결함 메모리셀이 결합되는 워드선 또는 데이타선의 어드레스가 중복 어드레스 스위칭회로내의 ROM(Read Only Memory)에 등록된다. 이후, 이들의 불량 어드레스가 지정되면, 중복 어드레스 스위칭회로에 포함되는 어드레스 비교회로의 어드레스 일치신호가 출력되어, 대응하는 예비 메모리 어레이로의 스위칭이 행하여진다. 또, 각 예비 메모리 어레이에 대응하는 어드레스 비교회로의 어드레스 일치신호를 소정의 외부단자에 출력하는 어드레스 롤(roll) 기능이 마련되어, 결함 메모리셀이 결함되는 워드선 또는 데이타선의 로우 어드레스 또는 칼럼 어드레스를 식별할 수 있도록 하고 있다.

그러나, 상기 어드레스를 기능에서는, 결합 메모리셀이 결함되는 워드선 또는 데이타선의 로우 어드레스 또는 칼럼 어드레스까지는 식별할 수 있지만, 결함 메모리셀의 어드레스를 비트단위로 식별할 수는 없다. 또, 중복 어드레스 스위칭회로에 의한 예비 메모리 어레이로의 스위칭동작은, 불량 어드레스가 등록되면 무조건 행하여지기 때문에, 결합 메모리셀을 엑세스하여 그 결함내용을 조사하거나, 그 어드레스를 비트단위로 식별할 수는 없다. 그 때문에, 제품완성후 예를 들면 페일 비트 맵(Fail Bit Map) 등을 작성해서, 다이나믹형 RAM의 불량 발생상황의 통계조사나 고장발생시의 장해분석 등을 행할 수가 없다는 것이 본 발명자에 의해서 명확하게 되었다.

본 발명의 목적은, 예비 메모리 어레이스 스위칭동작을 제어할 수 있는 반도체 기억장치를 제공하는데 있다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본 출원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 불량 어드레스와 외부에서 지정되는 어드레스를 비교하여 양 어드레스가 일치한 경우에 예비 메모리 어레이로의 스위칭을 행하는 중복 어드레스 스위칭회로의 동작을, 외부에서 공급되는 소정의 제어신호에 따라서 선택적으로 금지할 수 있도록 한 것이다.

상기한 수단에 의하면, 제품완성후라도 외부에서 공급되는 제어신호에 따라서 예비 메모리 어레이로의 스위칭을 선택적으로 금지하고 결함 메모리셀을 의도적으로 엑세스할 수가 있기 때문에, 결합 메모리셀의 어드레스나 결함의 구체적인 내용을 식별할 수가 있어, 반도체 기억장치의 불량 발생상황의 통계조사나 고장 발생시의 장해분석 등을 용이하게 행할 수가 있다.

제2도에는, 본 발명이 적용된 다이나믹형 RAM의 1실시예의 블럭도가 도시되어 있다. 제2도의 각 회로 소자는, 공지의 CMOS(상보형 MOS) 집적회로의 제조기술에 의해서, 특히 제한되진 않지만, 단결정 실리콘과 같은 1개의 반도체 기판상에 있어서 형성된다. 제2도에 있어서, 찬넬(백 게이트)부에 화살표가 부가된 MOSFET는 P찬넬형이며, 화살표가 부가되지 않은 N찬넬 MOSFET와 구별된다.

이 실시예의 다이나믹형 RAM에는, 특히 제한되진 않지만 4줄의 예비 워드선 Wr0∼Wr3가 준비된다. 이들의 예비 워드선은, 중복 어드레스 스위칭회로 RAC에 의해서 선택 지정된다. 중복 어드레스 스위칭회로 RAC는, 타이밍 제어회로 TC에 있어서 외부에서 제어신호로서 공급되는 중복 어드레스 인에이블 신호 RAE에 의해 형성되는 내부 제어신호 rae에 따라서 선택적으로 동작상태로 된다. 이것에 의해, 다이나믹형 RAM의 완성후도, 이 제어신호에 의해서 중복 어드레스 스위칭회로 RAC의 동작을 금지할 수가 있어, 결함 메모리셀을 의도적으로 엑세스할 수가 있다.

또, 이 실시예의 다이나믹형 RAM에는, 다이나믹형 RAM에 결함 메모리셀이 검출되어 그 불량 어드레스가 중복 어드레스 스위칭회로 RAC에 등록되는 것을 기억하는 중복 인에이블회로 REN이 마련되어, 이 중복 인에이블회로 REN의 출력신호로서 얻어지는 내부 제어신호 re에 의해서, 중복 어드레스 스위칭회로 RAC의 어드레스 비교동작이 제어된다. 이것에 의해, 다이나믹형 RAM에 결함 메모리셀이 검출되지 않아 불량 어드레스의 등록이 행하여지지 않았을 경우에, 불량 어드레스 기억용의 ROM에 결함 메모리셀이 검출되지 않아 불량 어드레스의 등록이 행하여지지 않았을 경우에, 불량 어드레스 기억용의 ROM이 초기상태(예를 들면 어드레스 “0”)인 것에서 특정의 어드레스가 본의 아니게 예비 메모리 어레이로 스위칭되는 것을 방지할 수가 있다. 이 내부 제어신호 re는, 도시되지 않은 신호경로를 거쳐서 타이밍 제어회로 TC에도 공급되어, 내부 타이밍신호가 형성되는 타이밍을 결함 메모리셀의 유무에 따라서 조정하기 위해 사용된다.

또, 이 실시예의 다이나믹형 RAM에서는, 어드레스 멀티플렉스 방식이 채택되어, X 어드레스신호 AX0∼AXi 및 Y 어드레스신호 AY0∼AYi가 동일의 외부단자 A0∼Ai를 거쳐서 공급된다. 또, 자동 리프레시(refresh) 동작모드에 있어서, 리프레시하는 워드선을 지정하기 위한 리프레시 어드레스 카운터 REFC와, 이 리프레시 어드레스 카운터 REFC에 의해 형성되는 리프레시 어드레스신호 cx0∼cxi와 외부에서 공급되는 X 어드레스신호 AX0∼AXi를 스위칭 선택해서 로우 어드레스버퍼 RADB에 전달하기 위한 어드레스 멀티플렉서 AMX가 마련된다.

제2도에 있어서, 특히 제한되진 않지만, 메모리 어레이 M-ARY는 2교점 방식으로 되어, 제2도의 수평방향으로 배치되는 n+1조의 상보 데이타선

와, 수직방향으로 배치되는 m+1 줄의 워드선 W0∼Wm 및 결함 비트 구제용의 4줄의 예비 워드선 Wr0∼Wr3가 마련된다. 이들의 상보 데이타선과 워드선의 교점에는, (m+5)×(n+1)개의 메모리셀이 격자상태로 배치된다. 각각의 상보 데이타선에는, 상보 데이타선

및

으로 대표해서 표시되는 것과 같이, 어드레스 선택용 MOSFET Qm과 정보 기억용 캐패시터 Cs로 되는 m+5개의 메모리셀이 소정의 규칙성을 갖고 각각 결합된다.

각 상보 데이타선의 비반전 신호선 및 반전 신호선의 사이에는, MOSFET Q7 및 Q8에 대표되는 스위치 MOSFET로 되는 프리차지회로 PC가 마련된다. 이들의 스위치 MOSFET의 게이트는 공통 접속되어, 다음에 기술하는 타이밍 제어회로 TC에서, 타이밍신호 øpc가 공급된다. 이 타이밍신호 øpc는, 다이나믹형 RAM의 비동작상태에 있어서는 하이레벨로 되고, 동작상태로 있어서는 로우레벨로 된다. 이것에 의해, 타이밍신호 øpc가 하이레벨로 되는 다이나믹형 RAM의 비동작상태에 있어서, 스위치 MOSFET Q7∼Q8이 ON상태로 되어, 상보 데이타선의 양 신호선을 단락하여 전원전압 Vcc의 약 1/2과 같은 하프프리차지레벨로 된다. 이 때문에, 각 상보 데이타선의 양 신호선의 레벨은, 이 하프프리차지레벨에서 하이레벨 또는 로우레벨에 향해서 변화되어, 리드동작이 고속화된다.

센스앰프 SA는, n+1 단위회로 USA에 의해 구성된다. 각 단위회로 USA는, 제2도에 예시적으로 도시된 것과 같이, P찬넬 MOSFET Q3, Q4 및 N찬넬 MOSFET Q5, Q6으로 되는 CMOS 래치회로로 구성된다. 이들의 래치회로의 입출력노드는 대응하는 상보 데이타선

∼

에 각각 결합된다. 또, 상기 센스앰프 SA의 단위회로에는, 특히 제한되진 않지만, 병렬형태의 P찬넬 MOSFET Q1, Q2를 거쳐서 전원전압 Vcc가 공급되어, 병렬형태의 N찬넬 MOSFET Q13, Q14를 거쳐서 회로의 접지전압의 공급된다. 이들의 구동 MOSFET Q1, Q2 및 MOSFET Q13, Q14는 같은 메모리 매트내에 마련되는 단위회로에 대해서 공통으로 사용된다. 즉, 같은 메모리 매트에 포함되는 센스앰프 단위회로 USA를 구성하는 P찬넬 MOSFET Q1, Q2와 N찬넬 MOSFET Q13, Q14의 소오스는 공통 소오스선 PS 및 NS에 각각 공통접속된다.

상기 MOSFET Q1, Q13의 게이트에는 센스앰프 SA를 활성화시키기 위한 상보 타이밍신호

가 공급되어, MOSFET Q2, Q14의 게이트에는 상기 타이밍신호

보다 약간 늦게 형성되는 상보 타이밍신호

가 공급된다. 이것에 의해, 센스앰프 SA의 동작은 2단계로 행하여진다. 즉, 타이밍신호

가 공급되는 제1단계에 있어서, 비교적 작은 콘덕턴스를 갖게 되는 MOSFET Q1 및 Q13이 ON상태로 되어, 그 전류제한작용에 의해서, 메모리셀에서 대응하는 상보 데이타선에 부여되는 미소리드 전압은 바람직하지 못한 레벨변동을 받는 일 없이 증폭된다. 상기 센프앰프 SA의 증폭동작에 의해서 상보 데이타선의 전위차가 어느정도 크게한 후, 타이밍신호

가 공급된다. 이것에 의해, 비교적 큰 콘덕턴스를 갖는 MOSFET Q2, Q14가 ON상태로 된다. 센스앰프 SA의 증폭동작은 MOSFET Q2, Q14가 ON상태로 되는 것에 의해서 빠르게 되어, 상보 데이타선의 레벨은 급속하게 하이레벨 또는 로우레벨로 된다. 이와같이, 센스앰프 SA의 증폭동작은 2단계로 나누어서 행하게 하는 것에 의해서, 상보 데이타선의 바람직하지 못한 레벨변화를 방지하면서, 데이타의 고속리드를 행할 수가 있다.

상보 데이타선은, 상기 센스앰프 SA의 반대측에 있어서, 칼럼 스위치 CSW를 구성하는 스위치 MOSFET에 결합된다.

칼럼 스위치 CSW는 대표로서 표시되는 MOSFET Q9, Q10 및 Q11, Q12에 대표되는 것과 같은 n+1조의 스위치 MOSFET쌍에 의해 구성되어, 지정된 상보 데이타선과 공통 상보 데이타선

를 선택적으로 결합시킨다. 이들의 스위치 MOSFET쌍 Q9, Q10~Q11, Q12의 게이트는 각각 공통 접속되어, 칼럼 데코더 CDCR에 의해서 형성되는 데이타선 선택신호 Y0∼Yn이 공급된다.

한편, 메모리 어레이 M-ARY의 같은 행에 배치되는 메모리셀의 어드레스 선택용 MOSFET Qm의 게이트는 대응하는 워드선 W0∼Wm 또는 예비 워드선 Wr0∼Wr3에 결합된다. 워드선 W0∼Wm은, 로우 어드레스 데코더에 결합되어, 그중의 1줄이 선택·지정된다. 또, 예비 워드선 Wr0∼Wr3은, 다음에 기술하는 중복 어드레스 스위칭회로 RAC에 의해서 선택·지정된다. 특히 제한되진 않지만, 로우 어드레스 데코더는 2단 구조로 되어, 1차 로우 어드레스 데코더 RDCR1과 2차 로우 어드레스 데코더 RDCR2에 의해서 구성된다. 1차 로우 어드레스 데코더 RDCR1은, 하위 2비트의 상보 내부 어드레스신호

(여기에서 예를 들면 외부 어드레스신호 AX0과 동상의 내부 어드레스신호 ax0과 역상의 내부 어드레스신호

을 합쳐서 상보 내부 어드레스신호

이라고 표시한다. 이하도 같음)을 데코드해서, 타이밍 제어회로 TC에서 공급되는 타이밍신호 øx에 동기한 4개의 워드선 선택 타이밍신호 øx00 내지 øx11을 형성한다.

이들의 워드선 선택 타이밍신호는, 하위 2비트를 없앤 상보 내부 어드레스신호

를 데코드하는 2차 로우 어드레스 데코더 RDCR2에 의해 형성되는 공통 선택신호와 조합시키는 것에 의해서, X 어드레스신호 AX0∼AXi에 지정되는 1줄의 워드선을 선택하기 위한 워드선 선택신호(W0∼Wm)이 형성된다. 1차 로우 어드레스 데코더 RDCR1의 선택동작은, 외부에서 지정되는 어드레스가 불량 어드레스와 일치한 경우에 중복 어드레스 스위칭회로 RAC에 의해서 형성되는 하이레벨의 타이밍신호 øse에 의해서 금지된다.

로우 어드레스계의 선택회로를 이상과 같은 2단 구성으로 하는 것에서, 2차 로우 어드레스 데코더 RDCR2의 단위회로의 레이아우트피치(layout pitch)(간격)와 워드선의 레이아우트피치를 일치시킬 수가 있어, 반도체 기판상의 레이아우트를 효율적인 것으로 할 수가 있다.

로우 어드레스버퍼 RADB는, 어드레스 멀티플렉서 AMX에서 공급되는 로우 어드레스신호를 받아, 그것을 유지함과 동시에 상보 내부 어드레스신호

를 형성하여, 1차 로우 어드레스 데코더 RDCR1, 2차 로우 어드레스 데코더 RDCR2 및 중복 어드레스 스위칭회로 RAC에 공급한다.

상술과 같이, 이 실시예의 다이나믹형 RAM에서는, 메로리셀의 기억 데이타를 소정의 주기내에 리드하고, 재차 라이트하기 위한 자동 리프레시모드가 마련되어, 이 자동 리프레시모드에 있어서 리프레시해야할 워드선을 지정하기 위한 리프세서 어드레스 카운터 REFC가 마련된다. 어드레스 멀티플렉서 AMX는, 타이밍 제어회로 TC에서 공급되는 타이밍신호 øref가 로우레벨로 되는 통상의 메모리 엑세스 모드에 있어서, 외부 단자 A0∼Ai를 거쳐서 외부의 장치에서 공급되는 X 어드레스신호 AX0∼AXi를 선택하여, 로우 어드레스 버퍼 RADB에 전달한다. 또, 타이밍신호 øref가 하이레벨로 되는 자동 리프레시모드에 있어서, 리프레시어드레스 카운터 REFC에서 출력되는 리프레시 어드레스신호 cx0∼cxi를 선택한다.

X 어드레스신호 AX0∼AXi는, 외부에서 제어신호로서 공급되는 로우 어드레스 스토로브신호

의 하강에 동기해서 공급되기 때문에, 로우 어드레스버퍼 RADB에 의한 로우 어드레스신호의 거둬들임은, 타이밍 제어회로 TC에 의해서 로우 어드레스 스트로브신호

의 하강을 검출해서 형성되는 타이밍신호 Øar에 따라서 행하여진다.

리프레시 어드레스 카운터 REFC는, 다이나믹형 RAM의 자동 리프레시 동작모드에 있어서 동작하여, 타이밍 제어회로 TC에서 공급되는 타이밍신호 øc를 계수하고, 리프레시하는 워드선을 지정하기 위한 리프레시 어드레스신호 cx0∼cxi를 형성하여, 어드레스 멀티플렉서 AMX에 공급한다.

칼럼 어드레스버퍼 CADB는, 어드레스신호 입력단자 A0∼Ai를 거쳐서, 칼럼 어드레스 스트로브신호

의 하강에 동기해서 공급되는 Y 어드레스신호 AY0∼AYi를, 타이밍 제어회로 TC에 있어서 칼럼 어드레스 스트로브신호

의 하강을 검출해서 형성되는 타이밍신호 øac에 의해서 거둬들인다. 칼럼 어드레스 버퍼 CADB는, 이들의 Y 어드레스신호 AY0∼AYi에 의해 상보 내부 어드레스신호

를 형성하여, 칼럼 어드레스 데코더 CDCR에 공급한다.

칼럼 어드레스 데코더 CDCR은, 상기 컬럼 어드레스버퍼 CADB에서 공급되는 상보 내부 어드레스신호

를 데코드하여, 타이밍 제어회로 TC에서 공급되는 데이타선 선택 타이밍신호 øy에 따라서, 데이타선 선택신호 Y0∼Yn을 형성하여, 칼럼 스위치 CSW에 공급한다.

칼럼 스위치 CSW에 의해서 지정된 상보 데이타선이 선택적으로 접속되는 공통 상보 데이타선

는, 메인앰프 MA의 입력단자에 결합됨과 동시에, 데이타 입력버퍼 DIB의 출력단자에 결합된다.

메인앰프 MA의 출력단자는, 또 데이타 출력버퍼 DOB의 입력단자에 결합된다. 메인앰프 MA는, 타이밍 제어회로 TC에서 공급되는 타이밍신호 øma의 하이레벨에 의해서 동작상태로 되어, 선택된 메모리셀에서 상보 공통 데이타선

를 거쳐서 입력되는 리드 데이타를 더욱 증폭하여, 데이타 출력버퍼 DOB에 전달한다.

데이타 출력버퍼 DOB는, 다이나믹형 RAM 리드동작모드에 있어서, 타이밍 제어회로 TC에서 공급되는 타이밍신호 ør의 하이레벨에 의해 동작상태로 되어, 상기 메인앰프 MA의 출력신호를 데이타 출력단자 Dout에 출력한다. 다이나믹형 RAM의 비동작상태 또는 라이트동작모드에 있어서, 데이타 출력버퍼 DOB의 출력은 하이 임피던스상태로 된다.

데이타 입력버퍼 DIB는, 다이나믹형 RAM의 라이트동작모드에 있어서, 타이밍 제어회로 TC에서 공급되는 타이밍신호 øw의 하이레벨에 의해 동작상태로 되어, 데이타 입력단자 Din에서 공급되는 라이트 데이타를 상보 라이트신호로 하여, 상보 공통 데이타선

에 공급한다.

다이나믹형 RAM의 비동작상태 또는 리드동작모드에 있어서, 데이타 입력버퍼 DIB의 출력은 하이 임피던스상태로 된다.

중복 어드레스 스위칭회로 RAC는 다음에 기술하는 것과 같이, 예비 워드선 Wr0∼Wr3에 대응해서 각각 마련되는 불량 어드레스 기억회로 ROM0∼ROM3와, 어드레스 비교회로 AC0∼AC3 및 이 어드레스 비교회로의 출력신호에 따라서 대응하는 예비 워드선을 구동하기 위한 예비 워드선 구동회로 RWD0∼RWD3을 주된 구성요소로 한다.

중복 어드레스 스위칭회로 RAC의 어드레스 비교회로 AC0∼AC3는, 중복 인에이블회로 REN에서 공급되는 내부 제어신호 øre의 하이레벨에 의해 동작상태로 되어, 각 예비 워드선마다 대응하는 불량 어드레스 기억회로 ROM0∼ROM3에 등록된 불량 어드레스와 어드레스 멀티플렉서 AMX에서 공급되는 상보 내부 어드레스신호

를 비트마다 비교한다. 이들의 양 어드레스가 모두 비트일치하면, 어드레스 비교회로 AC0∼AC3의 출력신호가 하이레벨로 되어, 예비 워드선 구동회로 RWD0∼RWD3에 의해서 대응하는 예비워드선 Wr0∼Wr3가 하이레벨의 선택상태로 된다. 또, 4줄의 예비 워드선의 어느것인가가 선택상태로 된 경우, 타이밍신호 øse가 하이레벨로 되어, 1차 로우 어드레스 데코더 RDCR1의 선택동작은 금지된다.

중복 어드레스 스위칭회로 RAC의 구체적인 구성과 그 동작의 개요에 대해서는 다음에 상세하게 설명한다.

중복 인에이블회로 REN은, 퓨즈수단을 사용한 기억회로와, 이 기억회로의 출력신호에 의해서 세트되는 플립플롭에 의해 구성된다. 중복 인에이블회로 REN의 기억회로를 구성하는 퓨즈수단은, 상기 중복 어드레스 스위칭회로 RAC의 어느것인가의 어드레스 기억회로에 불량 어드레스의 라이트가 행하여지면, 자동적으로 절단된다.

이것에 의해, 중복 인에이블회로 REN의 기억회로는, 이 다이나믹형 RAM의 메모리 어레이에 결함 메모리셀이 검출되어, 그 불량 어드레스가 중복 어드레스 스위칭회로 RAC에 등록된 것을 기억하는 것으로 된다. 이 퓨즈수단이 절단되는 것에 의해, 중복 인에이블회로 REN의 플립플롭이 세트상태로 된다. 플립플롭의 출력신호는, 내부 제어신호 re로서, 중복 어드레스 스위칭회로 RAC 및 타이밍 제어회로 TC에 전달된다.

타이밍 제어회로 TC는 외부에서 제어신호로서 공급되는 로우 어드레스 스트로브신호

, 칼럼 어드레스 스트로브신호

, 라이트 인에이블신호

및 중복 어드레스 인에이블신호

에 의해서 상기 각종의 타이밍신호나 내부 제어신호를 형성하여, 각 회로에 공급한다. 이들의 타이밍신호중 몇개는, 상기 중복 인에이블회로 REN에서 공급되는 내부 제어신호 re가 하이레벨로 되는 것에 의해서, 소정의 시간 지연되어서 형성된다. 내부 제어신호 re가 로우레벨인 경우, 즉 이 다이나믹형 RAM의 메모리 어레이에 결합 메모리셀이 검출되지 않은 경우, 이들의 타이밍신호는 지연되는 일없이 형성되어, 동작의 고속화가 도모된다.

제1도에는, 제2도의 다이나믹형 RAM의 중복 어드레스 스위칭회로 RAC의 1실시예의 회로블럭도가 도시되어 있다.

제1도에 있어서, 중복 어드레스 스위칭회로 RAC는, 4줄의 예비 워드선 Wr0∼Wr3에 대응해서 마련되는 불량 어드레스 기억회로 ROM0∼ROM3, 어드레스 비교회로 AC0∼AC3 및 예비 워드선 구동회로 RWD0∼RWD3을 그 주된 구성요소로 한다.

불량 어드레스 기억회로 ROM0∼ROM3는, 각각 상보 내부 어드레스신호

에 대응해서 마련되는 i+1 비트의 기억소자에 의해 구성된다. 이들의 기억소자는, 예를 들면 전기적으로 절단되는 퓨즈수단에 의해 구성되어, 이 퓨즈수단이 절단되지 않은 초기의 상태에 있어서, 각 ROM의 대응하는 출력신호는 로우레벨로 된다. 다이나믹형 RAM의 웨이퍼 시험의 단계에서 결함 메모리셀이 검출된 경우, 도시되지 않은 절단용의 패드를 거쳐서 결함 메모리셀이 결합되는 워드선의 어드레스중 논리 “1”의 비트에 대응하는 기억소자에 절단전류가 공급되어, 그 퓨즈수단이 절단된다. 이것에 의해, 그 기억소자에 대응하는 ROM의 출력신호는 하이레벨로 된다.

불량 어드레스 기억회로 ROM0∼ROM3의 출력신호는, 대응하는 어드레스 비교회로 AC0∼AC3의 대응하는 비트의 한쪽의 입력단자에 각각 공급된다. 어드레스 비교회로 AC0∼AC3의 각 비트의 다른쪽의 입력단자에는, 로우 어드레스버퍼 RADB에서 대응하는 상보 내부 어드레스신호

가 각각 공급된다. 또, 어드레스 비교회로 AC0∼AC3에는, 중복 인에이블회로 REN에서 내부 제어신호 re가 공급된다.

어드레스 비교회로 AC0∼AC3는, 대응하는 불량 어드레스 기억회로 ROM0∼ROM3에서 공급되는 불량 어드레스와 로우 어드레스버퍼 RADB에서 공통으로 공급되는 상보 내부 어드레스신호

를 비트마다 비교한다. 어드레스 비교회로 AC0∼AC3의 출력신호는, 통상 로우레벨로 되어, 양 어드레스가 모든 비트 일치하면, 그 출력신호는 하이레벨로 된다.

어드레스 비교회로 AC0∼AC3의 출력신호는, 대응하는 AND 게이트회로 AG1∼AG4의 한쪽의 입력단자에 공급된다. 이들의 AND 게이트회로 AG1∼AG4의 다른쪽의 입력단자에는 타이밍 제어회로 TC에서 내부 제어신호 rae가 공통으로 공급된다.

내부 제어신호 rae는, 특히 제한되진 않지만 타이망 제어회로 TC에 있어서, 외부의 장치에서 제어신호로서 공급되는 중복 어드레스 인에이블신호

를 인버터회로 N1에 의해 반전하는 것에 의해서 형성된다. 중복 어드레스 인에이블신호

는, 중복 어드레스 스위칭회로 RAC에 의한 예비 메모리 어레이의 스위칭 동작을 행하는 경우에 로우레벨로 되고, 이 스위칭동작을 금지하는 경우에 하이레벨로 된다.

이것에 의해, AND 게이트회로 AG1∼AG4의 출력신호 am0∼am3는, 내부 제어신호 rae가 하이레벨 즉 중복 어드레스 인에이블신호

가 로우레벨인 경우에, 대응하는 어드레스 비교회로 AC0∼AC3의 출력신호가 하이레벨 즉 불량 어드레스와 외부에서 지정된 어드레스가 일치한 경우에 있어서 하이레벨로 된다.

AND 게이트회로 AG1∼AG4의 출력신호 am0∼am3는, 각각 대응하는 예비 워드선 구동회로 RWD0∼RWD3에 공급됨과 동시에, OR 게이트회로 OG1의 제1∼제4의 입력단자에 공급된다.

예비 워드선 구동회로 RWD0∼RWD3는, 대응하는 AND 게이트회로 AG1∼AG4의 출력신호 am0∼am3에 따라서, 대응하는 예비 워드선 Wr0∼Wr3을 선택상태로 한다. 즉, 대응하는 AND 게이트회로 AG1∼AG4의 출력신호 am0∼am3가 하이레벨로 되면, 예비 워드선 구동회로 RWD0∼RWD3는, 대응하는 예비 워드선 Wr0∼Wr3을 하이레벨의 선택상태로 한다. 대응하는 AND 게이트회로 AG1∼AG4의 출력신호 am0∼am3가 로우레벨인 경우, 예비 워드선 Wr0∼Wr3는 로우레벨의 비선택상태로 된다. 또, 외부에서 공급되는 중복 어드레스 인에이블신호

가 하이레벨로 되고, 내부 제어신호 rae가 로우레벨로 되는 경우, AND 게이트회로 AG1∼AG4의 출력신호 am0∼am3는, 어드레스 비교회로 AC0∼AC3에 의한 어드레스 비교동작의 결과에 관계없이 로우레벨로 된다. 이것에 의해, 중복 어드레스 스위칭회로 RAC의 예비 메모리 어레이의 스위칭동작은 금지된다.

OR 게이트회로 OG1의 제1∼제4의 입력단자에는, AND 게이트회로 AG1∼AG4의 출력신호 am0∼am3가 공급되어, 그 출력신호는 타이밍신호 øse로서, 1차 로우 어드레스 데코더 RDCR1에 공급된다. OR 게이트회로 OG1의 출력신호 즉 타이밍신호 øse는 AND게이트회로 AG1∼AG4의 출력신호 am0∼am3의 어느 것인가 하나가 하이레벨로 되어 예비 워드선 Wr0∼Wr3의 어느것인가가 선택상태로 된 경우에 하이레벨로 된다. 이 타이밍신호 øse의 하이레벨에 의해, 1차 로우 어드레스 데코더 RDCR1에 의한 워드선의 선택동작은 금지되고, 예비 워드선 Wr0∼Wr3로의 스위칭이 행하여진다.

제3도에는, 제1도에 도시한 인에이블회로 REN, 불량 어드레스의 기억회로 ROM0 및 어드레스 비교회로 AC0의 구체적인 1실시예의 회로도가 도시되어 있다.

상기 불량 어드레스의 기억회로 ROM0는 상보 내부 어드레스신호

에 대응해서 단위 기억회로 UR0∼URi에 의해 구성된다. 또, 상기 어드레스 비교회로 AC0는, 단위 어드레스 비교회로 EOR0∼EORi 및 AND 게이트회로 G5에 의해서 구성된다. 상기 AND 게이트회로 G5에는 상기 단위 어드레스 비교회로 EOR0∼EORi의 각 출력신호 C0∼Ci 및 상기 인에이블회로 REN의 출력신호 re가 입력된다. 상기 AND 게이트 G5의 출력신호는 불량 어드레스를 검출하였을 때, 하이레벨로 된다. 그 결과, 예비 워드선 구동회로 RWD0가 동작상태로 되어 예비 워드선 Wr0의 신호레벨이 선택상태로 된다. 또한, 이 실시예에서는 내부 제어신호 rae는 상기 AND 게이트회로 G5의 입력신호로 되는 것에 따라서, 이 내부 제어신호 rae를 로우레벨로 하는 것에 의해, AND 게이트회로 G5의 출력신호를 로우레벨로 고정할 수가 있다. 따라서, 이 실시예에 의하면, 제1도에 도시하는 것과 같은 AND 게이트회로 AG1을 개별적으로 마련할 필요가 없다.

다음에 제3도에 도시한 회로의 상세한 설명을 한다.

단자 P1∼P4는, 상기 불규칙적으로 분포된 불량 어드레스를 라이트하기 위한 프로그램용 전압공급단자이며, 소정의 불규칙적으로 분포된 불량 어드레스를 라이트했을때에, 단자 P1, P3에는 전원전압 Vcc가 부여되고, 단자 P2, P4에는 회로의 접지전위가 부여된다.

상기 인에이블회로는, 다음의 각 회로소자에 의해 구성된다. 부하 MOSFET Q1'와 구동 MOSFET Q2'는 인버터를 구성하고, 부하 MOSFET Q1'의 드레인 게이트는 단자 P3에 접속된다. 이 인버터의 출력은 퓨즈 F1을 절단시키는 구동 MOSFET Q3'의 게이트에 접속된다. 이 MOSFET Q3'의 드레인과 단자 P1의 사이에 퓨즈 F1이 마련되고, 그 소오스는 단자 P2에 접속된다. 또, 상기 MOSFET Q2'의 게이트는, 단자 P4에 접속된다.

상기 단자 P4와 전원전압(Vcc 또는 접지전위) 공급단자의 사이에서는 저항 R2가 마련되어 있다. 상기 퓨즈 F1은, 특히 제한되진 않지만, 다결정 실리콘에 의해서 구성되어 있다. 소정의 불량 어드레스를 라이트했을때에, 단자 P1, P3에는 전원전압 Vcc가 부여되고, 단자 P2, P4에는 회로의 접지전위가 부여된다. 이 결과, 상기 인버터의 출력은 하이레벨로 되어, 구동 MOSFET Q3'가 ON상태로 되기 때문에, 퓨즈 F1이 자동적으로 절단된다.

퓨즈 F1의 저항값은 퓨즈 F1이 절단상태로 되어 있을때는 약 수십 MΩ의 고저항값을 가지며, 절단되어 있지 않을때는 약 수백 Ω의 저항값을 갖는다. 여기에서 인버터회로 N1의 입력신호레벨은, 퓨즈 F1의 저항값과 MOSFET Q4'의 저항값과의 비로 결정된다.

따라서, 퓨즈 F1이 절단상태로 되어 있을 때는 인버터회로 N1의 입력레벨은 로우레벨로 되고 퓨즈 F1이 절단되어 있지 않을 때에는 인버터회로 N1의 입력레벨은 하이레벨로 된다.

이 퓨즈 F1이 절단하고 있는가, 아닌가를 판별하기 위하여, 다음의 CMOS 인버터 및 래치회로가 마련되어 있다.

CMOS NAND 게이트회로 G1과 G2의 출력과 한쪽의 입력이 서로 교차 결선되는 것에 의해 래치회로가 구성된다.

상기 MOSFET Q3' 드레인 출력은 CMOS 인버터회로 N1 입력과 상기 래치회로를 구성하는 한쪽의 NAND 게이트회로 G1의 다른쪽의 입력이 공급된다. 상기 CMOS 인버터회로 N1의 출력은 상기 래치회로를 구성하는 다른쪽의 NAND 게이트회로 G2의 다른쪽의 입력과 상기 구동 MOSFET Q3'에 병렬상태로 된 귀환용 MOSFET Q5'의 게이트에 공급된다. 상기 다른쪽의 NAND 게이트회로 G2의 출력은, CMOS 인버터회로 N2의 입력에 공급된다. 이 CMOS 인버터회로 N2의 출력으로부터 인에리블신호 re가 출력된다.

제3도에 도시한 실시예에서는, 내부 제어신호 rae를 AND 게이트회로 G5에 입력신호로 하는 것에 의해 AND 게이트회로 G5의 출력신호를 제어하고 있었지만, 이 실시예에 한정되는 것은 아니다. 예를 들면, 내부 제어신호 re를 상기 퓨즈 F1 절단후에 있어서의 임의로 로우레벨로 할 수 있도록 해도 좋다. 구체적으로는 상기 퓨즈 F1에 병렬로 MOSFET의 입출력단자를 접속하고, 이 MOSFET의 게이트에 내부 제어신호 rae를 공급하는 구성을 생각할 수 있다. 이 구성에 의하면, 퓨즈 F1 절단후도 상기 병렬접속 MOSFET를 ON상태로 하는 것에 의해 퓨즈 F1의 저항값을 등가적으로 저저항값으로 할 수 있기 때문이다.

상기 단위 기억회로 UR0는, 상기 인에이블회로와 마찬가지인 MOSFET Q6' 내지 Q11' 및 퓨즈 F2와 CMOS 인버터회로 N3 및 래치형태의 CMOS NAND 게이트회로 G3, G4로 구성된다. 상기 불량 어드레스의 라이트를 위해, 어드레스버퍼 R-ADB에서 송출되는 비반전의 어드레스신호 ax0는, 인버터를 구성하는 구동 MOSFET Q7'와 병렬형태로 된 MOSFET Q8'의 게이트에 공급된다.

소정의 불량 어드레스를 라이트할때에, 상기와 같이 단자 P1, P3에는 전원전압 Vcc가 부여되고, 단자 P2, P4에는 회로의 접지전위가 부여되고 있다. 라이트해야할 상기 불량 어드레스신호 ax0가 하이레벨이면 MOSFET Q8'는 ON상태로 된다. 이것에 의해, 퓨즈 F2에 결합된 구동 MOSFET Q9'가 OFF상태로 되기 때문에, 퓨즈 F2에 절단전류가 흐르지 않는 것에 의해, 퓨즈 F2의 절단이 행하여지지 않는다. 상기 불량 어드레스신호 ax0가 로우레벨이면 MOSFET Q8'은 OFF상태로 된다. 이것에 의해, 퓨즈 F2에 결합된 구동 MOSFET Q9'가 ON상태로 되기 때문에, 퓨즈 F2에 절단전류가 흐르게 되어, 퓨즈 F2의 절단이 행하여진다.

상기 퓨즈 F2가 절단되었는가, 아닌가를 판별하기 위하여, 상기 마찬가지인 CMOS 인버터회로 N3과 그 귀환용 MOSFET Q11' 및 래치형태로 된 NAND 게이트회로 G3, G4가 마련되어 있다.

상기 불량 어드레스에 대응된 1비트분의 어드레스 비교회로는 직렬상태로 된 P찬넬 MOSFET Q12', Q13'와 N찬넬 MOSFET Q14', Q15' 및 P 찬넬 MOSFET Q16', Q17'와 N찬넬 MOSFET Q18', Q19'에 의해 구성된다. 상기 2개의 직렬 MOSFET회로에 있어서 MOSFET Q13'와 Q14'의 접속점 및 MOSFET Q17'와 Q18'의 접속점은 공통 접속되어 출력단자 C0로 된다.

어드레스버퍼 R-ADB에서 출력되는 비반전의 어드레스신호 ax0는 한쪽의 직렬 MOSFET회로에 있어서 MOSFET Q13', Q14'의 게이트에 공급된다. 이것과 대응된 다른쪽의 직렬 MOSFET회로에 있어서의 MOSFET Q17', Q18'의 게이트에는 반전된 어드레스신호

이 공급된다.

퓨즈 F2의 절단의 유무에 따른 불량 어드레스신호 ax0'와

'는 상기 2개의 직렬 MOSFET회로에 있어서의 나머지 MOSFET Q12'와 Q19 및 Q15'와 Q16'와 같이, P찬넬 MOSFET와 N찬넬 MOSFET에 대해서 교차적으로 공급된다. 상기 마찬가지인 어드레스의 기억회로 및 어드레스 비교회로가 나머지의 어드레스신호

에 대해서도 마찬가지로 마련되어 있다.

지금, 불량 어드레스로서, 어드레스신호 ax0을 하이레벨로서(논리 “1”)을 기억시킨 경우, 바꿔말하면 퓨즈 F2가 절단되어 있지 않을 경우, CMOS 래치회로를 구성하는 NAND 게이트회로 G3의 출력

는 하이레벨, NAND 게이트회로 G4의 출력

는 로우레벨로 된다.

따라서, N찬넬 MOSFET Q19'와 P찬넬 MOSFET Q16'가 ON상태로 되어 있다.

메모리 엑세스 내지 리프레시모드에 의해 입력된 어드레스신호 ax0가 로우레벨이면 P찬넬 MOSFET Q12'가 ON상태로, 반전된 어드레스신호

의 하이레벨에 의해 N찬넬 MOSFET Q18'가 ON상태로 된다. 이와같이, 양 어드레스신호가 불일치일때에는, 상기 ON 상태의 N찬넬 MOSFET Q18', Q19에 의해 로우레벨(논리 “0”)의 출력신호 c0가 송출된다.

메모리 엑세스 내지 리프레시모드에 의해 입력된 어드레스신호

이 하이레벨이면, N찬넬 MOSFET Q14'가 ON상태로, 반전된 어드레스신호

의 로우레벨에 의해 P찬넬 MOSFET Q17'가 ON상태로 된다. 이와같이, 양 어드레스신호가 일치한때에는, 상기 ON상태의 P찬넬 MOSFET Q16', Q17'에 의해 하이레벨(논리 “1”)의 출력신호 C0가 송출된다. 나머지의 어드레스신호 a1∼ai에 대응한 상기 회로에서 출력신호 c1∼ci가 송출된다.

상기 어드레스신호의 모든 비트에 대해서, 상기 하이레벨(논리 “1”)의 일치 출력신호 c0∼ci와, 인에이블 신호 re의 논리 “1” 및 내부 제어신호 rae의 논리 “1”이 얻어졌을때, 논리합회로 G5의 출력에 의해, 상기 불량 어드레스의 검출이 행하여져, 예비 워드선 구동회로 RWD0가 동작상태로 된다. 제4도에는 본 발명이 적용된 반도체 메모리의 중복회로의 다른 구성예를 도시한다.

제4도에 있어서, 부호(1)은 외부에서 공급되는 어드레스신호 AX0∼AXi에 따라서 내부 어드레스신호

를 형성하는 어드레스 버퍼회로, (2)는 여러개의 메모리셀이 매트릭스형태로 배치된 메모리셀 어레이, (3)은 내부 어드레스신호

에 따라서 대응하는 메모리행의 선택신호

를 형성하는 데코더이다. 메모리셀 어레이에 인접해서, 예비 메모리행(4)가 여러줄 마련되어 있다.

본 발명은, 레이저에 의해서 절단가능한 저저항의 퓨즈를 갖는 프로그래머블 로직(5)를 마련하여, 프로브(probe) 검사에 의해서 사전에 검출한 불량 어드레스에 따라서 상기 퓨즈를 프로그램한다. 그리고, 이 프로그래머블 로직(5)에 내부 어드레스신호

를 입력시켜, 그 내부 어드레스신호에 따라서, 소정의 어드레스(불량 어드레스)가 입력되었을때, 프로그래머블 로직(5)에서 데코더(3)에 대해서 정규의 메모리행(2a)로의 선택신호

의 공급을 금지하는 신호 R를 출력하고, 동시에 대응하는 예비 메모리행(4)를 선택하는 신호 Red를 출력하도록 프로그래머블 로직(5)가 구성되어 있다.

제5도에는, 상기 프로그래머블 로직(5)의 제1의 실시예가 도시되어 있다.

이 실시예의 프로그래머블 로직(5)는 어드레스버퍼회로(1)을 구성하는 단위 어드레스버퍼 AB0∼ABi마다, 그 출력신호인 내부 어드레스신호

에 대응해서 각각 1쌍의 퓨즈 F01, F02∼Fi1, Fi2가 마련되어, 각 쌍의 퓨즈의 한쪽끝은 어드레스버퍼의 출력단자에 접속되고, 다른끝은 공통접속되어 있다. 그리고, 이 공통접속단자는, 다입력 NAND회로(6)의 입력단자의 하나에 접속되어, 각 쌍의 퓨즈 F01, F02∼Fi1, Fi2중 한쪽이 레이저에 의해서 접속되는 것에 의해, 각 단위 어드레스버퍼의 출력신호

중, 하이레벨 또는 로우레벨의 어느것인가 한쪽이 NAND회로(6)에 공급되도록 되어 있다.

따라서, 사전에 프로브 검사에 의해서 검출된 불량 어드레스에 따라서, 각 쌍의 퓨즈중 어느것인가 한쪽을 절단하는 것에 의해, 소정의 어드레스(불량 어드레스)가 입력되었을때만, NAND회로(6)의 입력을 모두 하이레벨로 할 수가 있다.

이 실시예의 프로그래머블 로직(5)는 NAND회로 (6)의 출력신호를 인버터(7)에 의해서 반전한 신호를 선택신호 Red0로서 예비 메모리행(4)중의 하나에 공급하도록 구성되어 있다.

또, 상기 각 쌍의 퓨즈 F01, F02∼Fi1, Fi2 및 NAND회로(6), 인버터(7)로 되는 선택신호 형성로직이 메모리셀 어레이부에 마련된 예비 메모리행의 수에 대응해서 예를 들면 4개 마련되어, 그들 4개의 로직의 NAND회로(6)에서 출력되는 예비행 선택신호 Red0∼Red3이, 4입력 NAND회로(8)에 입력되고, 그 논리곱 출력이 금지신호 R로서 정규의 메모리행의 데코더에 공급되어, 선택신호

의 형성을 금지하도록 되어 있다. 금지신호 R은 모든 정규 메모리행의 데코더(3)에 대하여 공급된다.

이것에 의해서, 프로그래머블 로직(5)내의 4개의 NAND회로(6) (도면상은 1개만 기재)중 하나라도 그 출력이 로우레벨로 되면, 하이레벨의 금지신호 R이 출력된다.

즉, 4줄의 예비 메모리행중 하나가 선택되면, 프로그래머블 로직(5)의 금지신호 R이 하이레벨로 되고, 모든 정규 데코더(4)에 의한 선택신호

의 형성이 금지된다. 상기퓨즈 F01, F02∼Fi1, Fi2는 다결정 실리콘과 같은 레이저에 의해서 절단가능한 도전층으로서 형성해두면 좋고, 단순히 알루미늄 배선으로서 두는 것도 가능하다.

본 발명을 실현하기 위하여 이 실시예에 있어서는, 내부 제어신호 rae가 NAND회로(6)의 입력신호의 1개로 된다. 내부 제어신호 rae를 로우레벨로 하는 것에 의해, 불량 어드레스가 프로그래머블 로직에 입력된 경우에 있어서도, 예비행 선택신호 Red0을 로우레벨(비선택레벨)로 할 수가 있다. 이 경우 금지신호 R은 로우레벨로 되기 때문에 정규의 메모리행 T(불량 메모리행)이 선택된다. 따라서, 예비 메모리행으로의 스위칭을 선택적으로 금지하여, 불량 메모리행을 의도적으로 엑세스할 수가 있기 때문에, 불량 메모리셀의 어드레스나 결합의 구체적인 내용을 식별할 수가 있다.

제6도에는 상기 실시예(제5도)보다 변형된 실시예를 도시한다.

이 실시예의 프로그래머블 로직(5)는 제5도의 실시예의 단위 어드레스버퍼 AB0, AB1,…,ABi의 각 쌍의 출력단자와 퓨즈 F01, F02∼Fi1, Fi2의 사이에 각각 NOR 게이트 G01, G02∼Gi1, Gi2가 접속되어, 각 NOR 게이트의 한쪽의 입력단자에 내부 어드레스신호

가, 또 다른쪽의 입력단자에 중복인에이블회로(9)의 인에이블신호가 공급되고 있다.

중복 인에이블회로(9)는 예를 들면 전원전압 사이에 직렬접속된 퓨즈소자와 저항소자로 되어, 퓨즈를 절단하면 로우레벨의 인에이블신호

가, 또 퓨즈를 절단하지 않고 그대로 놔두면, 하이레벨의 인에이블신호

가 출력되도록 구성되어 있다. 이 인에이블신호

가 로우레벨일때, 프로그래머블 로직(5)는 제5도의 회로와 마찬가지로 작용한다. 즉, 사전에 검출된 불량 어드레스에 따라서 각 쌍의 퓨즈 F01, F02∼Fi1, Fi2중 한쪽을 절단하는 것에 의해, 불량 어드레스가 입력되었을때에, 예비행의 선택신호 Red0을 출력하고 동시에 정규 데코더의 금지신호 R을 출력한다.

본 발명을 실현하기 위하여, 이 실시예에 있어서는 중복 인에이블회로(9)내의 퓨즈 절단후도 인에이블신호

를 임의로 하이레벨로 할 수 있게 된다. 중복 인에이블회로(9)의 구체적인 구성은 예를 들면 제3도에 도시한 인에이블회로 REN과 마찬가지의 구성으로 된다.

이상 설명한 것과 같이, 상기 2개의 실시예에 있어서는 레이저에 의해 절단되는 퓨즈를 사용해서 프로그래머블 로직(5)를 구성하여, 불량 어드레스가 입력되었을때에 프로그래머블 로직(5)에 의해 중복 스위칭신호(예비행 선택신호 Red와 금지신호 R)를 형성시키도록 한 것이므로, 퓨즈 절단용의 전류인출회로나 절단전압인가용의 패드, 퓨즈의 상태 검출회로를 불필요하게 되어, 이것에 의해서 중복회로의 점유면적이 크게 저감된다. 더구나, 내부 어드레스신호에 따라서 프로그래머블 로직(5)에 의해서 직접 중복 스위치신호를 발생시키도록 하고 있으므로, 종래의 어드레스 비교방식의 중복회로에 비해서 예비행의 엑서스 시간이 단축된다.

또, 제5도의 실시예에서는, 각 단위 어드레스버퍼마다 마련된 1쌍의 퓨즈중 한쪽을 반드시 절단하지 않으면 관통전류가 흘러버리므로, 중복 스위칭을 사용하지 않는 우량품 메모리에 있어서도 각 쌍의 퓨즈를 모두 절단하는 처리를 행할 필요가 있다. 이것에 대하여, 제6도의 실시예에서는, 어드레스버퍼의 출력단자에, 인에이블신호에 의해서 제어되는 NOR 게이트를 거쳐서 퓨즈를 접속하고 있으므로, 우량품 메모리에서는 각쌍의 퓨즈를 전혀 절단하지 않고 그대로 남겨 놓아도 관통전류가 흐르는 일은 없다. 또, 중복 인에이블회로(9)를 내부의 푸즈를 절단하지 않을때에 로우레벨의 인에이블신호

가 출력되도록 구성해두는 것에 의해, 완전 우량품에 대해서는 전혀 퓨즈 절단처리를 행하지 않고 끝낼 수 있게 된다.

제7도에는, 프로그래머블 로직(5)의 다른 실시예가 도시되어 있다.

이 실시예의 프로그래머블 로직(5)는 공지의 PLA(프로그래머블 로직 어레이)와 유사한 구성으로 되어 있다.

즉, 입력 ax0∼axi의 논리곱을 취하는 AND 플랜(plane)(11)과, 이 AND 플랜(11)내의 각 행의 출력신호의 논리합을 취하는 OR 플랜(12)에 의해, 프로그래머블 로직(5)가 구성되어 있다. 상기 2개의 플랜중, AND 플랜(11)은 퓨즈의 절단/비절단에 의한 프로그램이 가능한 구성으로 되고, OR 플랜(12)는 고정적인 구성, 즉 AND 플랜(11)의 모든 행의 출력신호에 대해서 논리합을 취하는 프로그램이 불가능한 구성으로 되어 있다. 그리고, 상기 AND 플랜(11)의 각 행의 출력 즉 어드레스신호 ax0∼axi의 논리곱 출력이 예비행 선택신호 Red0∼Red3로서 출력되고, 또, OR 플랜(12)에 의한 그들의 각 행의 출력의 논리합 출력이 정규의 메모리행의 데코더(3)에 대한 데코드 금지신호 R로서 출력되도록 되어 있다.

제8도에는, 상기 AND 플랜(11)의 일행의 구체적인 회로 구성예가 도시되어 있다.

즉, AND 플랜(11)의 각 행은, 어드레스신호의 비트수(i)의 2배의 스위치 MOSFET Q01, Q02, Q11, Q12,…,Qi1, Qi2가 서로 직렬로 접속되어 되는 스위치 어레이(11a)와 이들의 스위치의 각 접속노드 사이에 스위치와 병렬로 되도록 접속된 여러개의 퓨즈 F01, F02∼Fi1, Fi2로 되는 퓨즈 어레이(11b)에 의해서 구성되어 있다.

상기 스위치 어레이(11a)의 한쪽끝은, 퓨즈 F00를 거쳐서 전원전압 Vcc에 접속되고, 다른끝은 저항(11c)를 거쳐서 접지점에 접속되어 있다. 그리고, 상기 퓨즈 어레이(11b)를 구성하는 각 퓨즈는, 상보적인 신호가 인가되는 스위치쌍 Q01, Q02 : Q11, Q12 : …,Qi1, Qi2에 대응해서, 각각 2개씩 쌍을 이루어, 그들 각 쌍의 퓨즈 F01, F02∼Fi1, Fi2중 한쪽이 사전에 검출된 불량 어드레스에 따라서 용해되도록 되어 있다.

이것에 의해서, AND 플랜(11)에 대해서 소정의 어드레스(불량 어드레스) a0∼ai가 입력되었을때에만, 용해된 퓨즈와 쌍을 이루는 스위치가 모두 ON상태로 되어 전원전압 Vcc에서 접지점을 향해서 관통전류가 흘러, 출력노드 n0의 전위가 하이레벨로 된다.

이 출력노드 n0의 전위가, OR 플랜을 구성하는 MOSFET Q0의 게이트단자에 인가되어 있다. 또, AND 플랜(11)의 각 행에 대응해서 마련된 MOSFET Q0의 각각의 드레인단자는, 출력신호선 ℓ에 공통으로 접속되어 있는 것과 동시에, 출력신호선 ℓ은 MOSFET Qp를 거쳐서 전원전압 Vcc에 접속되어 있다. MOSFET Qp는 제어신호 XDP에 의해서 메모리셀 선택시에 ON된다.

따라서, OR 플랜(12)의 출력신호선 ℓ은 AND 플랜(11)의 각 행중 어느것인가 1개의 출력노드(예를들면 n0)의 전위가 하이레벨로 되었을때, 대응하는 MOSFET Q0가 ON되어 전류가 흘러, 로우레벨로 변화된다. 상기 MOSFET Qp는 저항 또는 공핍형 MOSFET로 되는 부하소자로 치환할 수가 있다. 또, AND 플랜(11)의 출력노드 n0에 접속된 저항(11c) 대신에 MOSFET를 마련하여, 상기 OR 플랜(12) 내의 MOSFET Qp와 동시에 ON시키도록 해도 좋다.

또한 메모리가 완전 우량품 또는 예비 메모리행중 일부만 사용하면 좋을것 같은 경우에는 AND 플랜(11) 내의 사용하지 않은 행의 Vcc측의 퓨즈 F00를 절단해주면 좋다.

이 실시예에 있어서도, 각 퓨즈 F01, F02∼Fi1, Fi2로서 레이저 절단형의 것을 사용하고 있기 때문에, 제8도에 도시하는 것과 같은 전류인출회로나 절단전압인가용 패드의 불필요한 퓨즈 어레이(11b)를 형성하는 것이 가능하게 된다.

본 발명을 실현하기 위하여 이 실시예에 있어서는, 전원단자 Vcc와 퓨즈 F00와의 사이에 직접으로 스위치 MOSFET Qs가 마련된다. 스위치 MOSFET Qs를 OFF상태로 하는 것에 의해 퓨즈 F00 비절단시(예비 메모리행 사용가능시)에 있어서도 예비 메모리행을 선택하지 않고 정규 메모리행을 선택하는 것이 가능하게 된다.

제9도는 제5도에 도시한 NAND회로(6)의 구체적인 회로도 1예가 도시되어 있다. 인버터회로(7)의 입력단자와 회로의 접지전위 GND의 사이에 N 찬넬 MOSFET Q91∼Q94가 접속되고, 인버터회로(7)의 입력단자와 전원전압 Vcc와의 사이에 병렬로 P 찬넬 MOSFET Q95∼Q98이 접속된다. MOSFET쌍(Q91,Q95),(Q92,Q96),(Q93,Q97),(Q94,Q98)의 게이트는 각각 공통으로 내부 제어신호 rae, 입력신호 S0∼Si가 인가된다. 따라서 신호 rae, S0∼Si의 적어도 어느것인가 1개가 로우레벨로 되는 것에 의해, 인버터회로(7)의 입력신호레벨은 하이레벨로 된다. 또, 신호 rae, S0∼Si의 모두가 하이레벨로 되는 것에 의해 인버터회로(7)의 입력신호레벨은 로우레벨로 된다.

제10도는 제5도에 도시한 NAND회로(6)의 구체적인 회로의 다른 예가 도시되어 있다. 전원전압 Vcc와 접지전위 GND와의 사이에 프리차지용 FOSFET Q101, 디스차지(discharge)용 MOSFET Q102∼Q105가 직렬접속된다. MOSFET Q106은 인버터회로(7)과 함께 래치회로를 구성한다.

이상과 같이, 이 실시예의 다이나믹형 RAM에서는, 중복 어드레스 스위칭회로 RAC의 어드레스 비교회로 AC0∼AC3와 대응하는 예비 워드선 구동회로 RWD0∼RWD3와의 사이에 AND 게이트회로 AG1∼AG4가 마련되고, 어드레스 비교회로 AC0∼AC3의 출력신호는, 외부에서 제어신호로서 공급되는 중복 어드레스 인에이블신호

에 따라서 선택적으로 대응하는 예비 워드선 구동회로 RWD0∼RWD3에 전달된다. 이때문에, 중복 어드레스 인에이블신호

를 하이레벨로 하는 것에 의해서, 중복 어드레스 스위칭회로 RAC에 의한 예비 메모리 어레이로의 스위칭동작을 금지할 수가 있어, 제품완성후의 다이나믹형 RAM의 기능시험을 결함구제를 행하지 않은 상태에서 행할 수가 있다.

따라서, 예를 들면 모든 메모리셀에 대해서, 라이트 리드시험을 실시하는 것으로, 다이나믹형 RAM의 페일 비트 맵(Fail Bit Map)을 작성해서 결함 메모리셀의 어드레스를 식별할 수가 있고, 그 메모리셀의 결함 내용을 알 수도 있다.

이상의 본 실시예에 도시되는 것과 같이, 본 발명을 예비 메모리 어레이를 갖는 다이나믹형 RAM 등의 반도체 기억장치에 적용하는 것에 의해, 다음과 같은 효과를 얻을 수 있다. 즉,

(1) 불량 어드레스 기억회로에 기억되는 불량 어드레스와 외부에서 지정되는 어드레스를 비교해서 양 어드레스가 일치하였을때에 예비 매모리 어레이로의 스위칭을 행하는 중복 어드레스 스위칭회로의 동작을 외부에서 공급하는 소정의 제어신호에 따라서 선택적으로 금지할 수 있도록 한 것으로, 결함 메모리셀을 의도적으로 엑세스할 수가 있어, 제품완성후의 다이나믹형 RAM 등의 반도체 기억장치의 기능시험 등을 결함구제되지 않는 상태로 실시할 수 있다는 효과를 얻을 수 있다.

(2) 결함구제된 상태에서의 기능시험과 결함구제되지 않은 상태에서의 기능시험을 적당하게 조합시켜서 실시하는 것으로, 다이나믹형 RAM 등의 반도체 기억장치의 기능시험을 보다 효과적으로 실시할 수 있다는 효과를 얻을 수 있다.

(3) 상기 (1)항 및 (2)항에 의해, 제품완성후의 다이나믹형 RAM 등의 반도체 기억장치에 포함되는 결함 메모리셀의 어드레스나 결함의 구체적인 내용을 식별할 수 있다는 효과를 얻을 수 있다.

(4) 상기 (1)항∼(3)항에 의해, 제품 완성후의 다이나믹형 RAM 등의 반도체 기억장치의 불량 발생상황의 통계조사나 고장발생시의 장해분석 등을 용이하게 행할 수 있다는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경하능하다는 것은 말할것도 없다. 예를 들면, 이 실시예의 다이나믹형 RAM에서는 로우 어드레스 즉 워드선에 예비 메모리 어레이를 마련하고 있지만, 칼럼 어드레스 즉 상보 데이타선 또는 워드선과 상보 데이타선의 양쪽에 예비 메모리 어레이를 마련하는 것으로 해도 좋다. 또, 제1도의 중복 인에이블회로 REN이나 중복 어드레스 스위칭회로 RAC의 어드레스 기억회로의 기억소자는, 퓨즈수단을 사용하는 것은 아니고, 예를 들면 레이저 광선 등에 의해서 특정의 배선을 절단하는 것과 같은 것이어도 좋고, 중복 인에이블회로 REN은 마련하지 않아도 좋다. 중복 어드레스 인에이블 신호

는, 이 실시예와 같이 별개의 외부단자를 거쳐서 공급하는 것은 아니고, 예를 들면 어드레스신호용 등 소정의 기존 외부단자에 고전압을 인가하는 것에 의해서 중복 어드레스 인에이블신호

로 하는 것이어도 좋다. 제1도에서는, 어드레스 비교회로 AC0∼AC3의 출력신호를 AND 게이트회로 AG1∼AG4에 입력하여, 중복 어드레스 인에이블신호

에 따라서 선택적으로 예비 워드선 구동회로 RWD0∼RWD3에 전달하는 것으로 중복 어드레스 스위칭회로 RAC의 스위칭동작을 금지하고 있지만, 중복 인에이블회로 REN에서 공급되는 내부 제어신호 re를 중복 어드레스 인에이블신호

에 의해서 선택적으로 어드레스 비교회로 AC0∼AC3에 전달하도록 해도 좋다. 또, 제1도의 중복 어드레스 스위칭회로 RAC의 구성은 예를 들면 어드레스 비교회로 AC0∼AC3의 출력신호를 소정의 외부단자에서 출력하는 어드레스 롤콜(call) 기능 등을 갖추게 해도 좋다. 또, 제2도의 다이나믹형 RAM의 블럭구성은, 예를 들면 메모리 어레이를 여러개의 메모리 매트에 의해 구성하거나, 기억 데이타의 라이트 리드를 여러개 비트의 단위로 행하게 하도록 하는 등 여러가지의 실시형태를 채택할 수 있다.

Claims

정규 메모리 어레이, 예비 메모리 어레이, 상기 정규 메모리 어레이의 여러개의 결함부에 대응하는 여러개의 어드레스를 기억하는 불량 어드레스 기억회로(ROM0,ROM1,ROM2,ROM3), 외부 어드레스단자(A0∼Ai), 상기 외부 어드레스단자에서 공급된 외부 어드레스와 상기 여러개의 불량 어드레스를 각각 비교하고, 각각의 일치출력에 의해 상기 예비 메모리 어레이에 대한 선택신호(Wr0,Wr1,Wr2,Wr3,)을 형성함과 동시에 상기 각각의 일치출력에 따라서 소정의 타이밍신호(øse)를 형성하는 어드레스 스위칭회로(RAC) 및 상기 외부 어드레스를 데코드해서 상기 정규 메모리 어레이에 대한 선택신호를 형성하고 상기 소정의 타이밍신호에 의해서 그의 동작이 금지되는 어드레스 데코더(RDCR1)을 구비하고, 상기 일치출력을 무효로 하기 위한 제어신호(rae)를 상기 어드레스 스위칭회로가 받는 것에 의해서, 상기 어드레스 데코더는 상기 정규 메모리 어레이에 대한 선택신호를 형성하는 반도체 기억장치.
제1항에 있어서, 상기 제어신호(rae)는 외부단자에서 공급되는 신호에 따라서 형성되는 반도체 기억장치.
제2항에 있어서, 상기 정규 메모리 어레이의 결함내용을 메모리셀 단위로 조사할 때에 상기 제어신호 rae가 상기 어드레스 스위칭회로에 공급되는 반도체 기억장치.
제3항에 있어서, 소정의 외부단자에 통상 동작시의 신호 하이레벨에 대해 고전압이 인가되는 것에 따라서 상기 제어신호(rae)가 형성되는 반도체 기억장치.