JP2009087513A - 半導体記憶装置、及びメモリセルテスト方法 - Google Patents
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Abstract
【課題】短時間で、複数の条件下におけるメモリテストが実行可能な半導体記憶装置を提供する。
【解決手段】本発明による半導体記憶装置10は、複数のメモリセル群C00〜Cnmを有するメモリ部1と、複数の冗長メモリセル群を有する冗長メモリ部2と、メモリ部1へのアクセスを禁止し、メモリ部1内のメモリセル群にアクセスするためのアドレス信号101に応じて、冗長メモリ部2内の冗長メモリセル群を活性化する冗長回路部13とを具備する。冗長回路部13は、冗長回路不活性信号100に応じて、冗長メモリ部2にアクセス可能な通常モードと、冗長メモリ部2へのアクセスを禁止する冗長回路不活性モードとを切り替える。
【選択図】図7
【解決手段】本発明による半導体記憶装置10は、複数のメモリセル群C00〜Cnmを有するメモリ部1と、複数の冗長メモリセル群を有する冗長メモリ部2と、メモリ部1へのアクセスを禁止し、メモリ部1内のメモリセル群にアクセスするためのアドレス信号101に応じて、冗長メモリ部2内の冗長メモリセル群を活性化する冗長回路部13とを具備する。冗長回路部13は、冗長回路不活性信号100に応じて、冗長メモリ部2にアクセス可能な通常モードと、冗長メモリ部2へのアクセスを禁止する冗長回路不活性モードとを切り替える。
【選択図】図7
Description
本発明は、半導体記憶装置、及びメモリセルテスト方法に関し、特に、異なる条件下で複数のメモリテスト工程が行われる半導体記憶装置、及びそのテスト方法に関する。
通常、半導体記憶装置は、通常メモリ容量として利用されるメモリセルを備えるメモリ部と、メモリ部に存在する不良セルや不良ワード線、不良ディジット選択線を救済するための冗長メモリセルとを有している。冗長メモリセルはワード線用として冗長行メモリセル、ディジット選択線用として冗長列メモリセルを備え、メモリ部の脇やメモリ部内に配置される。
図1は、従来技術による半導体記憶装置の構成を示すブロック図である。従来技術による半導体記憶装置300は、メモリ部1、冗長行メモリ部2、冗長列メモリ部3、冗長行列メモリ部4、行デコーダ群311、行プリデコーダ群312、行冗長回路部313、行バッファ回路314、行冗長デコーダ群315、列デコーダ群321、列プリデコーダ群322、列冗長回路部323、列バッファ回路324、列冗長デコーダ群325を具備する。
メモリ部1は、ワード線X0〜Xnとディジット選択線Y0〜Ymとの交点領域に設けられた複数のメモリセルC00〜Cnmを備える。冗長行メモリ部2は、冗長ワード線RX0〜RXpとディジット選択線Y0〜Ymとの交点領域に設けられた複数の冗長行メモリセルRXC00〜RXCpmを備える。冗長列メモリ部3は、ワード線X0〜Xnと冗長ディジット選択線RY0〜RYqとの交点領域に設けられた複数の冗長列メモリセルRYC00〜RYCnqを備える。冗長行列メモリ部4は、冗長ワード線RX0〜RXpと冗長ディジット選択線RY0〜RYqとの交点領域に設けられた複数の冗長行列メモリセルRXYC00〜RXYCpqを備える。
行デコーダ群311は、行プリデコーダ群312から出力される選択信号に応じて活性化し、ワード線X0〜Xnのいずれかを選択して活性化する。列デコーダ群321は、列プリデコーダ群322から出力される選択信号に応じて活性化し、ディジット選択線Y0〜Ymのいずれかを選択する。行冗長デコーダ群315は、行バッファ回路314を介して行冗長回路部から出力される選択信号に応じて活性化し、冗長ワード線RX0〜RXpを選択する。列冗長デコーダ群325は、列バッファ回路324を介して列冗長回路部から出力される選択信号に応じて活性化し、冗長ディジット選択線RY0〜RYqを選択する。
行冗長回路部313は、内部に設けられたヒューズ回路と行アドレス信号101とに基づいて、行デコーダ群311又は行冗長デコーダ群315のどちらか一方を、ワード線を選択するデコーダとして選択する。行デコーダ群311を選択利用する場合、行冗長回路部313は、行デコーダ群311を利用するための信号を行プリデコーダ群312に出力するとともに、行冗長デコーダ群315を不活性にする信号を行バッファ回路314に出力する。この場合、行プリデコーダ群312は、入力される行アドレス信号101に応じた選択信号を行デコーダ群311に出力する。一方、行冗長デコーダ群315を選択利用する場合、行冗長回路部313は、行冗長デコーダ群315に対して選択信号を出力するとともに、行プリデコーダ群312を不活性にするための信号を出力する。この場合、行冗長デコーダ群315は、行バッファ回路314を介して入力される選択信号に応じて、冗長ワード線RX0〜RXpのいずれかを選択する。
行冗長回路部313は、図2に示す行冗長回路を複数備える。行冗長回路は、INT信号107が入力されるイネーブルヒューズ回路30及びアドレスヒューズ回路F0〜F10と、イネーブルヒューズ回路30にゲートが接続されるNMOSトランジスタ31と、アドレスヒューズ回路F0〜F10にゲートが接続されるNMOSトランジスタMn0〜Mn10と、高電位側の第1電源VDDにソースが接続され、ノードN1にドレインが接続されるPMOSトランジスタ32、33と、低電位側の第2電源VSSにソースが接続され、ノードN2にドレインが接続されるNMOSトランジスタ34、35と、ノードN1及びノードN2からの入力信号の否定論理積を選択信号XREDBとして出力するNANDゲート37と、ドレインがノードN1及びノードN2に接続され、ゲートに選択信号XREDBが入力されるPMOSトランジスタ36とを具備する。
NANDゲート37は、ノードN1、N2のうち、少なくとも一方に“L”レベルの信号が入力されると、選択信号XREDBを“H”レベルとして行冗長デコーダ群315に出力する。又、NANDゲート37は、ノードN1、N2の両方の信号レベルが“H”のとき選択信号XREDBを“L”レベルとして行冗長デコーダ群315に出力する。
ノードN1、N2が2つとも“H”であれば、選択信号XREDBは“L”であり、行冗長メモリセルを使用すると判定する。この状態を行冗長回路が活性状態と言う。ノードN1、N2のうち1つが“L”であれば、選択信号XREDBは“H”であり、行冗長メモリセルを使用しないと判定する。この状態を行冗長回路が不活性状態と言う。
ノードN1の信号レベルは、NMOSトランジスタ31、Mn0〜Mn4の駆動状態によって決定する。又、ノードN2の信号レベルは、NMOSトランジスタMn5〜10の駆動状態によって決定する。NMOSトランジスタ31の駆動状態は、イネーブルヒューズ回路30におけるヒューズの切断状態によって決定する。又、NMOSトランジスタMn0〜Mn10の駆動状態は、アドレスヒューズ回路F0〜F10のそれぞれのヒューズの切断状態及び行アドレス信号XA00〜XA10によって決定する。
列冗長回路部323は、内部に設けられたヒューズ回路と列アドレス信号201とに基づいて、列デコーダ群321又は列冗長デコーダ群325のどちらか一方を、ディジット選択線を選択するデコーダとして選択する。列デコーダ群321を選択利用する場合、列冗長回路部323は、列デコーダ群321を利用するための信号を列プリデコーダ群322に出力するとともに、列冗長デコーダ群325を不活性にする信号を列バッファ回路324に出力する。この場合、列プリデコーダ群322は、入力される列アドレス信号201に応じた選択信号を列デコーダ群321に出力する。一方、列冗長デコーダ群325を選択利用する場合、列冗長回路部323は、列冗長デコーダ群325に対して選択信号を出力するとともに、列プリデコーダ群322を不活性にするための信号を出力する。この場合、列冗長デコーダ群325は、列バッファ回路324を介して入力される選択信号に応じて、冗長ディジット選択線RY0〜RYqのいずれかを選択する。
列冗長回路部323は、上述の行冗長回路と同様な構成の列冗長回路を複数備える。列冗長回路は、内部のヒューズ接続状況及び列アドレス信号201に応じた選択信号を列冗長デコーダ群325に出力する。以下に冗長回路の動作について行冗長回路を参照して説明する。
図2において、ACT信号106が“L”レベルである間、PMOSトランジスタ32、33はノードN1、N2を“H”レベルに遷移させ、NMOSトランジスタ34、35は、ノードN3、N4を“H”レベルに維持する。この間、ノードN1〜N4はプリチャージ状態となる。ACT信号が“H”レベルになると、ノードN1〜N4のプリチャージは解除され、NMOSトランジスタ34、35は導通状態になる。
ここで、イネーブルヒューズ回路30の出力が“H”レベルであれば、アドレス信号XA00〜XA10の組み合わせに関わらずノードN1は“L”レベルになり、行冗長回路は不活性になる。イネーブルヒューズ回路30の出力が“L”レベルであれば、アドレス信号XA00〜XA10の組み合わせでノードN1、N2のレベルが決定され、行冗長回路の活性/不活性が決定される。行冗長回路を活性にするアドレス信号XA00〜XA10の組み合わせに対応してアドレスヒューズ回路F0〜F10の出力が全て“L”レベルになれば、ノードN1、N2は“H”レベルを維持する。これにより選択信号XREDBが“L”レベルとなり、行冗長ワード線(行冗長メモリセル)が選択される。
イネーブルヒューズ回路30は、図3に示すFUSE回路60によって実現される。FUSE回路60は、PMOSトランジスタ50、ヒューズ51、NMOSトランジスタ52、53、インバータ54、55を備える。PMOSトランジスタ50とNMOSトランジスタ52はINT信号107を入力とし、ノードN7を出力とするインバータを構成する。ヒューズ51はPMOSトランジスタ50のドレインとノードN7との間に接続される。ノード7はインバータ54、55を介して出力端子OUT1に接続される。イネーブルヒューズ回路30の出力端子OUT1は、図2に示すNMOSトランジスタ31のゲートに接続される。NMOSトランジスタ53のゲートはインバータ54の出力に接続され、ドレインはノードN7に接続される。NMOSトランジスタ53はインバータ54の出力レベルを固定する。
ここで、INT信号107は電源投入時のみ“H”レベルの1ショットパルス信号として出力され、その後“L”レベルとなる。又、INT信号107は外部信号から入力された信号でも、半導体記憶装置10内部で生成される信号でもどちらでも良い。
ヒューズ51が溶断されている場合、1ショットの“H”レベルのINT信号107に応じて、出力端子OUT1の信号レベルは、“L”となる。この場合、NMOSトランジスタ31はオフ状態となりノードN1の信号レベルは、NMOSトランジスタMn0〜Mn4によって決定される。一方、ヒューズ51が溶断されていない場合、PMOSトランジスタ50及びNMOSトランジスタ52は、インバータとして動作し、1ショットパルスに続く“L”レベルのINT信号107に応じて、出力端子OUT1の信号レベルは“H”となる。この場合、ノードN1の信号レベルは、NMOSトランジスタ31によって引き下げられ、“L”レベルとなる。すなわち、トリミング工程において、行冗長回路130が活性状態とされる場合、ヒューズ51は溶断されればよく、不活性状態にされる場合、ヒューズ51は溶断されなければよい、といえる。
図2を参照して、NMOSトランジスタMn0〜Mn10は、それぞれアドレスヒューズ回路F0〜F10から入力された信号レベルに応じて、ノードN1又はN2の信号レベルを決定する。アドレスヒューズ回路F0〜F10は、INT信号107及び行アドレス信号XA00〜XA10の信号レベルと内部に設けられたFUSE回路60の切断状況とに応じて、NMOSトランジスタMn0〜10のゲートに入力する信号レベルを決定する。
アドレスヒューズ回路F0〜F10のそれぞれは、図4に示すFUSE回路70によって実現される。図4は、アドレスヒューズ回路F0の構成を示す回路図である。尚、アドレスヒューズ回路F1〜F10の構成は、アドレスヒューズ回路F0と全て同じである。FUSE回路70は、INT信号107が入力される端子とノードN8との間に接続されたFUSE回路60と、ノードN8からの相補信号によって制御され、行アドレス信号XA00に応じた信号を出力端子OUT2(NMOSトランジスタMn0のゲート)に出力するトランスファーゲート62と、ノードN8からの相補信号によって制御され、行アドレス信号XA00の反転信号に応じた信号を出力端子OUT2に出力するトランスファーゲート63とを備える。ここで、FUSE回路60の出力端子OUT1は、ノードN8に接続される。又、上述のようにINT信号107は、電源投入時のみ“H”レベルの1ショットパルス信号として出力され、その後“L”レベルとなる。
FUSE回路70に設けられたFUSE回路60のヒューズ51が溶断されている場合、出力端子OUT2の信号レベルは行アドレス信号XA00を反転した信号レベルとなる。一方、溶断されていない場合は、行アドレス信号XA00と同一の信号レベルとなる。例えば、行アドレス信号XA00が“H”レベルのときに行冗長回路を活性状態に設定する場合、アドレスヒューズ回路F0におけるヒューズ51が溶断される。この場合、“H”レベルの行アドレス信号XA00に応じて、NMOSトランジスタMn0のゲートは“L”レベルとなり、ノードN1は“H”レベルに遷移する。逆に、“L”レベルの行アドレス信号XA00に応じて、NMOSトランジスタMn0のゲートは“H”レベルとなり、ノードN1は“L”レベルに遷移する。一方、アドレス信号XA00が“L”レベルのときに行冗長回路を活性状態に設定する場合、アドレスヒューズ回路F0におけるヒューズ51は溶断されない。尚、行冗長回路を活性状態にするアドレス信号XA00〜XA10の信号レベルの組み合わせと、ヒューズ51の切断状況との対応関係は、行冗長回路毎及びアドレスヒューズ回路毎に任意に設定できる。
又、アドレスヒューズ回路F0〜F10だけではどのようなヒューズの切断状況であっても、いずれかのアドレス情報で行冗長回路130は必ず活性状態となる。行冗長回路130を使用しない場合は、どのアドレス情報でも不活性状態を実現させなければいけないので、イネーブルヒューズ回路30が必要になる。
以上のように、行冗長回路が使用されるか否かは、イネーブルヒューズ回路30によって決まり、行冗長回路が使用される場合、活性化/不活性化はアドレスヒューズ回路F0〜F10及び行アドレス信号XA00〜XA10に応じて決まる。活性化された行冗長回路から出力された選択信号XREDBは、行冗長デコーダを駆動し、冗長ワード線を活性化する。
通常、以上のような構成の半導体記憶装置300がウエハ上に形成された後、メモリテストが行われる。メモリテストでは、メモリ部1の異常の有無が検出される。メモリテストにおいて検出された不良セル、不良ワード線、あるいは不良ディジット選択線は、冗長メモリ部(冗長行メモリ部2、冗長列メモリ部3、冗長行列メモリ部4)によって置換されることで救済される(トリミング)。詳細には、メモリセルテスト工程で複数のテストを実施し、不良箇所が検出されると、不良箇所に対応する不良アドレスを救済すべくヒューズ情報が生成される。次にトリミング工程において、ヒューズ情報に基づき行冗長回路部313及び列冗長回路部323のヒューズ回路が溶断される。この時、メモリ部1における不良箇所を選択するためのアドレス信号に応じて置換先の冗長メモリセルを選択するようにヒューズ回路は溶断される。例えば、行冗長回路部313内部のヒューズ回路は、ワード線X0〜Xn上の不良箇所の代わりに冗長ワード線RX0〜RXpのいずれかを選択(活性化)するように溶断される。又、列冗長回路部323内部のヒューズ回路は、ディジット選択線Y0〜Ym上の不良箇所の代わりに冗長ディジット選択線RY0〜RYqのいずれかを選択(活性化)するように溶断される。これにより、不良アドレスに対応するメモリセルは冗長メモリセルに置換される。トリミングによって置換された冗長メモリセルに不良がない限り、当該メモリテストでの条件下において半導体記憶装置は良品となる。
通常、図5に示すようにメモリセルテスト工程は、異なる条件下で複数回行われ(ここでは2工程)、メモリセルテスト工程毎にトリミングが行われる。第1メモリセルテスト工程で検出された不良箇所は、第1メモリセルテスト工程後に行われる第1トリミング工程によって救済される。第1トリミング工程後、第1メモリセルテスト工程と異なる条件下で第2メモリセルテスト工程が行われる。第2メモリセルテスト工程で検出された不良箇所は、第2メモリセルテスト工程後に行われる第2トリミング工程によって救済される。
図1を参照して、第1メモリセルテスト工程においてワード線X0、X1、X2が不良ワード線であると検出された場合、ワード線X0、X1、X2が第1トリミング工程によって冗長ワード線RX0、RX1、RX2に置換されるとする。この後、第2メモリセルテスト工程において、新たにワード線X3、X4が不良ワード線として検出された場合、第2トリミング工程において不良ワード線と置換される冗長ワード線は、冗長ワード線RX0、RX1、RX2以外の冗長ワード線RX3〜RXpから選択されなければならない。すなわち、ワード線X3、X4を選択するための行アドレス信号101に応じて、冗長ワード線RX3〜RXpから選択された2本の冗長ワード線を選択するように、行冗長回路部内のヒューズ回路が溶断されれば良品が期待される。
しかし、図2のような冗長回路を用いた場合、デバイス(半導体記憶装置)は、第1トリミング工程において、どの冗長メモリセルに置換したか(どの冗長回路を使用したか)を知ることができない。すなわち、第2メモリセルテスト工程において、第1メモリセルテスト工程と同様の方式でテストを実施すると、デバイスは冗長ワード線RX0〜RX2を使用したか否かを判断できない。この時、冗長ワード線RX0〜RXpが全て未使用であるとして第2メモリセルテスト工程において複数のテストが行われ、不良箇所が検出された場合、第2トリミング工程において冗長ワード線RX0〜RX2のいずれかに置換される恐れがある。第2トリミング工程において不良箇所の置換先として選択された冗長メモリセルが、第1トリミング工程で置換済みの冗長メモリセルである場合、置換された行冗長メモリセルは複数アドレスによるマルチ選択となり動作不良を引き起こす。それを回避するために、第1メモリセルテスト工程と第2メモリセルテスト工程において、各々で使用可能な冗長メモリセル数(使用可能な冗長回路)をテストプログラムで予め設定しておくテスト方法がある。
図6を参照して、従来技術におけるメモリセルテストの動作の詳細を説明する。ここでは冗長ワード線が8本(8ROW)、使用可能な冗長ワード線として設定されている数が、第1メモリセルテスト工程で4本(冗長ワード線RX0〜RX3)、第2メモリセルテスト工程で4本(冗長ワード線RX4〜RX7)とした場合について説明する。ここでは、ワード線X0からX7に対応するアドレスをアドレスA0〜A7として説明する。又、不良アドレスについては冗長ワード線で救済するものとする。第1メモリセルテスト工程においてアドレスA0、A1、A2(ワード線X0、X1、X2)に不良箇所が検出された場合、4本の冗長ワード線RX0〜RX3のうち3本を使用することで不良救済ができる。ここでは、冗長ワード線RX0〜RX2が使用されたものとする。
このような条件のもと、第2メモリセルテスト工程における不良メモリセルの発生箇所及び発生数に応じて第2トリミング工程で救済可能かどうかを検証する。
case1:第2メモリセルテスト工程で不良箇所がない場合、第2トリミング工程においてヒューズの切断はなく、デバイスは合格(PASS)と判定される(正確にはPASSと判定されることが期待される)。
case2:第2メモリセルテスト工程でアドレスA0、A1、A2のいずれかに不良箇所が検出された場合、デバイスは不合格(FAIL)と判定される。この場合、第1トリミング工程で置換された冗長ワード線RX0〜RX2のいずれかに、第2メモリセルテスト工程で不良となる箇所があったと判断される。
case3:第2メモリセルテスト工程で、使用可能な冗長ワード線数(ここでは4本)以下の数で、第1メモリセルテスト工程における不良アドレスと異なるアドレスが不良と判定された場合、使用可能な冗長ワード線から選択された冗長ワード線によって不良箇所が救済され、合格(PASS)と判定される。例えば、アドレスA3、A4(ワード線X3、X4)において不良箇所が検出された場合、冗長ワード線RX3、RX4が置換対象として選択される。第2トリミング工程において、ワード線X3、X4の替わりに冗長ワード線RX3、RX4を選択するようにヒューズ回路が切断され、デバイスは合格(PASS)となる(正確にはPASSと判定されることが期待される)。
case4:第2メモリセルテスト工程で、使用可能な冗長ワード線数(ここでは4本)より大きい数で、第1メモリセルテスト工程における不良アドレスと異なるアドレスが不良と判定された場合、置換対象となる冗長ワード線が不足するために不合格と判定される。例えば、第2メモリセルテスト工程においてアドレスA0〜A2以外で5つのアドレスA3〜A7(5本のワード線X3、X4、X5、X6、X7)に不良箇所が検出された場合、使用可能な冗長ワード線数は4本(冗長ワード線RX4〜RX7)であるため全ての不良箇所を救済できない。この場合、デバイスは不合格(FAIL)と判定される。
case4の場合、第1メモリセルテスト工程と第2メモリセルテスト工程で検出された不良ワード線数は合計8本であり、搭載している冗長ワード線数(8ROW)としては足りる。しかし、工程毎に使用可能な冗長ワード線数がテストプログラムで決められているため、第1メモリセル工程で使用していない冗長ワード線を有効に利用できない。従って、2回目以降のメモリセルテスト工程において不良箇所を救済するためには、2回目以降のトリミングにおいて置換可能な冗長メモリセル(冗長ワード線又は/及び冗長ディジット選択線)を2回目以降のメモリセルテスト工程でデバイス毎に把握することが望まれる。
例えば、特開2006−107664号公報には、置換した冗長メモリセルのアドレスを把握し、次のトリミング工程においてそのアドレスに相当する冗長回路(ヒューズ回路)をテストプログラムで除外する技術が記載されている(特許文献1参照)。特許文献1に記載の半導体記憶装置は、イネーブルヒューズ(冗長回路の使用/未使用を決めるヒューズ)のプログラム情報を遮断する論理回路を備える。この論理回路によって、イネーブルヒューズを無効化してアドレスヒューズのプログラム状態を確認することができる。ここで、アドレスヒューズが1本も溶断されていない場合、冗長回路の使用有無と、そのときのアドレス情報を知るためには、イネーブルヒューズの使用有無をさらに調べる処理が必要になる。このため、特許文献1では、アドレスヒューズのプログラム情報とイネーブルヒューズのプログラム情報を別々に識別しなければならない。すなわち、特許文献1の技術では、使用済みの冗長回路を確認するため、複数のテスト(ロールコールテストモードとイネーブルヒューズのチェック)を実施しなければならない。
このように、特許文献1に記載の技術では、トリミングにおいて使用済みの冗長回路(冗長メモリセル)を確認するために複数のロールコールテストをしなければならない。このためトリミング後に行われるメモリセルテストは複雑になり、多くのテスト時間を要してしまう。
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために、[発明を実施するための最良の形態]で使用される番号・符号が付加されている。但し、付加された番号・符号は、[特許請求の範囲]に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
本発明による半導体記憶装置(10)は、複数のメモリセル群(C00〜Cnm)を有するメモリ部(1)と、複数の冗長メモリセル群(例えばRXC00〜RXCpm)を有する冗長メモリ部(例えば2)と、メモリ部(1)へのアクセスを禁止し、メモリ部(1)内のメモリセル群にアクセスするためのアドレス信号(例えば101)に応じて、冗長メモリ部(例えば2)内の第1冗長メモリセル群(例えばRXCh0〜RXChm)を活性化する冗長回路部(例えば13)とを具備する。冗長回路部(例えば13)は、第1信号(例えば100)に応じて、冗長メモリ部(例えば2)にアクセス可能な通常モードと、冗長メモリ部(例えば2)へのアクセスを禁止する冗長回路不活性モードとを切り替える。通常モードと冗長回路不活性モードとを切り替えながらデータの書き込み及び読み出しを行うことで、第1冗長メモリセル群に置換されたメモリ空間のアドレスと、置換されていないメモリ空間のアドレスを区別することを可能とする。これにより、第1メモリセルテスト工程後の第1トリミング工程で置換されたアドレスを特定することを可能とする。
冗長回路部(例えば13)は、第1冗長メモリセル群に対応する冗長回路(例えば130)を備える。冗長回路は、第1信号(例えば100)と異なる第2信号(107)と、内蔵するヒューズ(51)の切断状況とに応じて、第1冗長メモリセル群を活性化するか否かを決定する第1ヒューズ回路(30)と、第2信号(107)、アドレス信号(101)、及び内蔵するヒューズ(51)の切断状況に応じて、第1冗長メモリセル群を活性化するか否かを決定する第2ヒューズ回路(F0〜F10)と、第1信号(例えば100)に応じて、第1冗長メモリセル群を活性化するか否かを決定するイネーブル制御回路(40)とを備える。本発明による半導体記憶装置(10)によれば、イネーブル制御回路(40)を制御することでヒューズ回路に依存せず、第1信号(100)に応じて第1冗長メモリセル群の活性化/不活性化を決定し、トリミング後においても冗長メモリセルへのアクセスを禁止することを可能とする。
又、本発明によるメモリテスト方法は、複数のメモリセル群を有するメモリ部(1)と、複数の冗長メモリセル群(例えばRXC00〜RXCpm)を有する冗長メモリ部(例えば2)とを具備する半導体記憶装置(10)に対して行われる。本発明によるメモリテスト方法は、(A)所定の環境下で複数のメモリセルテストが行われる第1メモリセルテスト工程の結果に基づいて、メモリ部(1)における第1メモリセル群を、冗長メモリ部(例えば2)の第1冗長メモリセル群に置換するステップと、(B)第1冗長メモリセル群に置換された半導体記憶装置(10)に対し第1メモリセルテスト工程とは異なる環境下で複数のメモリセルテストが行われる第2メモリセルテスト工程を行うステップと、(C)第2メモリセルテスト工程の結果に基づいて、第1メモリセル群とは異なる第2メモリセル群を、第1冗長メモリセル群とは異なる第2冗長メモリセル群に置換するステップとを具備する。ここで(B)ステップは、(b1)第1冗長メモリセル群に他のメモリセル群と異なる情報を書き込むステップと、(b2)半導体記憶装置(10)の全アドレスに書き込まれた情報を読み出すステップと、(b3)(b2)ステップにおいて、(b1)ステップにおいて書き込まれた情報が読み出されたアドレスを、第1メモリセルテスト工程後に置換されたアドレスとして判定するステップとを備える。
又、(b1)ステップは、第1冗長メモリセル群にアクセス可能な通常モードにおいて、半導体記憶装置(10)の全アドレスに第1情報を書き込むステップと、第1冗長メモリセル群へのアクセスが禁止される冗長回路不活性モードにおいて、半導体記憶装置(10)の全アドレスに第1情報とは異なる第2情報を書き込むステップとを備えることが好ましい。更に(b2)ステップは、通常モードにおいて半導体記憶装置(10)の全アドレスに書き込まれた情報を読み出すステップを備えることが好ましい。このように、本発明によれば、冗長メモリセルにアクセス可能な通常モードと、アクセスが禁止される冗長回路不活性モードとを切り替えて、データの書き込み及び読み出しを行うことで、トリミングによって置換された冗長メモリセル群(救済に使用した冗長回路)を特定することができる。このため、2回目以降のメモリセルテスト工程を行いながら、使用できる冗長回路を特定できる。
本発明によれば、従来の回路に容易な論理回路を追加することで、複数の条件下におけるメモリセルテスト工程を実行できる。
又、記憶装置において冗長メモリを選択するために設けられた冗長回路を効率良く使用することができる。
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
(構成)
図7は、本発明の実施形態に係る半導体記憶装置10の構成を示すブロック図である。本発明による半導体記憶装置10は、メモリ部1、冗長行メモリ部2、冗長列メモリ部3、冗長行列メモリ部4、行デコーダ群11、行プリデコーダ群12、行冗長回路部13、行バッファ回路14、行冗長デコーダ群15、列デコーダ群21、列プリデコーダ群22、列冗長回路部23、列バッファ回路24、列冗長デコーダ群25を具備する。
図7は、本発明の実施形態に係る半導体記憶装置10の構成を示すブロック図である。本発明による半導体記憶装置10は、メモリ部1、冗長行メモリ部2、冗長列メモリ部3、冗長行列メモリ部4、行デコーダ群11、行プリデコーダ群12、行冗長回路部13、行バッファ回路14、行冗長デコーダ群15、列デコーダ群21、列プリデコーダ群22、列冗長回路部23、列バッファ回路24、列冗長デコーダ群25を具備する。
メモリ部1は、ワード線X0〜Xnとディジット選択線Y0〜Ymとの交点領域に設けられた複数のメモリセルC00〜Cnmを備える。冗長行メモリ部2は、冗長ワード線RX0〜RXpとディジット選択線Y0〜Ymとの交点領域に設けられた複数の冗長行メモリセルRXC00〜RXCpmを備える。冗長列メモリ部3は、ワード線X0〜Xnと冗長ディジット選択線RY0〜RYqとの交点領域に設けられた複数の冗長列メモリセルRYC00〜RYCnqを備える。冗長行列メモリ部4は、冗長ワード線RX0〜RXpと冗長ディジット選択線RY0〜RYqとの交点領域に設けられた複数の冗長行列メモリセルRXYC00〜RXYCpqを備える。
行デコーダ群11は、行プリデコーダ群12から出力される選択信号に応じて活性化し、ワード線X0〜Xnのいずれかを選択して活性化する。列デコーダ群21は、列プリデコーダ群22から出力される選択信号に応じて活性化し、ディジット選択線Y0〜Ymのいずれかを選択する。行冗長デコーダ群15は、行バッファ回路14を介して行冗長回路部から出力される選択信号に応じて冗長ワード線RX0〜RXpを活性化する。列冗長デコーダ群25は、列バッファ回路24を介して列冗長回路部から出力される選択信号に応じて活性化し、冗長ディジット選択線RY0〜RYqを選択する。
行冗長回路部13は、内部に設けられたヒューズ回路と行アドレス信号101とに基づいて、行デコーダ群11又は行冗長デコーダ群15のどちらか一方を、ワード線を駆動するデコーダとして選択する。行冗長回路部13は、行デコーダ群11を利用するか否かを決定する制御信号XREDを行プリデコーダ群12に出力する。又、行冗長回路部13は、内部のヒューズ回路と行アドレス信号101に基づいた行冗長選択信号103を、行バッファ回路14に出力する。行バッファ回路14は、行冗長選択信号103を増幅して行冗長選択信号105として行冗長デコーダ群15に出力する。行デコーダ群11を選択利用する場合、行冗長回路部13は、行プリデコーダ群12を活性化する選択信号102を出力するとともに、行冗長デコーダ群15を不活性にする行冗長選択信号103を出力する。この場合、行プリデコーダ群12は、入力される行アドレス信号101に応じた行プリデコード信号104を行デコーダ群11に出力する。行デコーダ群11は、行プリデコード信号104に応じてワード線X0〜Xnのいずれかを活性化する。一方、行冗長デコーダ群15を選択利用する場合、行冗長回路部13は、行冗長選択信号103を出力するとともに、行プリデコーダ群12を不活性にするための制御信号XREDを出力する。この場合、行冗長デコーダ群15は、行バッファ回路14から入力される行冗長選択信号105に応じて、冗長ワード線RX0〜RXpのいずれかを活性化する。
列冗長回路部23は、内部に設けられたヒューズ回路と列アドレス信号201とに基づいて、列デコーダ群21又は列冗長デコーダ群25のどちらか一方を、ディジット選択線を選択するデコーダとして選択する。列冗長回路部23は、列デコーダ群21を利用するか否かを決定する制御信号YREDを列プリデコーダ群22に出力する。又、列冗長回路部23は、内部のヒューズ回路と列アドレス信号201に基づいた列冗長選択信号203を、列バッファ回路24に出力する。列バッファ回路24は、列冗長選択信号203を増幅して列冗長選択信号205として列冗長デコーダ群25に出力する。列デコーダ群21を選択利用する場合、列冗長回路部23は、列プリデコーダ群22を活性化する選択信号202を出力するとともに、列冗長デコーダ群25を不活性にする列冗長選択信号203を出力する。この場合、列プリデコーダ群22は、入力される列アドレス信号201に応じた列プリデコード信号204を列デコーダ群21に出力する。列デコーダ群21は、列プリデコード信号204に応じてディジット選択線Y0〜Ymのいずれかを選択する。一方、列冗長デコーダ群25を選択利用する場合、列冗長回路部23は、列冗長選択信号203を出力するとともに、列プリデコーダ群22を不活性にするための制御信号YREDを出力する。この場合、列冗長デコーダ群25は、列バッファ回路24から入力される列冗長選択信号205に応じて、冗長ディジット選択線RY0〜RYqのいずれかを選択する。
本発明による行冗長回路部13は、従来の構成に対して外部の冗長回路制御部20から出力される行冗長回路不活性信号100に応じて活性化又は不活性化される論理回路が追加された構成である。行冗長回路不活性信号100によって不活性化された行冗長回路部13は、行アドレス信号101や内部のヒューズ回路(イネーブルヒューズ回路やアドレスヒューズ回路)に関係なく行プリデコーダ群12を活性化し、行冗長デコーダ群15を不活性化する。同様に、列冗長回路部23は、従来の構成に対して外部の冗長回路制御部20から出力される列冗長回路不活性信号200に応じて活性化又は不活性化される論理回路が追加された構成である。列冗長回路不活性信号200によって不活性化された列冗長回路部23は、列アドレス信号201や内部のヒューズ回路(イネーブルヒューズ回路やアドレスヒューズ回路)に関係なく列プリデコーダ群22を活性化し、列冗長デコーダ群25を不活性化する。一方、行冗長回路不活性信号100によって活性化された行冗長回路部13は、行アドレス信号101や内部のヒューズ回路に応じてワード線を駆動するデコーダを選択する。同様に、列冗長回路不活性信号200によって活性化された列冗長回路部23は、列アドレス信号201や内部のヒューズ回路に応じてディジット選択線を選択するデコーダを選択する。
ここで、行冗長回路不活性信号100及び列冗長回路不活性信号200に応じて行冗長回路部13及び列冗長回路部23が不活性化されると、半導体記憶装置10は、メモリ部1の不良箇所に関係なくメモリ部1のみがアクセスされる(冗長メモリセルへのアクセスが禁止される)冗長回路不活性モードとなる。又、行冗長回路不活性信号100及び列冗長回路不活性信号200に応じて、行冗長回路部13又は列冗長回路部23が活性化されると、半導体記憶装置10は、不良箇所が冗長メモリセルで置換可能(冗長メモリセルへアクセス可能)な通常モードとなる。すなわち、本発明による半導体記憶装置10は、外部からの行冗長不活性信号100及び列冗長不活性信号200に応じて通常モードと冗長回路不活性モードとを切り替えることができる。
図8から図13を参照して、ワード線が2048本、ディジット選択線が32本、冗長ワード線及び冗長ディジット選択線がそれぞれ8本である半導体記憶装置を一例に、本発明による半導体記憶装置10の構成の詳細を説明する。ここで、行冗長プリデコーダ群12及び行冗長回路部13には、行アドレス信号101(XA00〜XA10)が入力され、列冗長プリデコーダ群22及び列冗長回路部23には、列アドレス信号201(YA00〜YA04)が入力されるものとする。
図8は、行アドレス信号101に応じてワード線X0〜X2047又は冗長ワード線RX0〜RX7を駆動する構成の詳細を示す図である。行冗長回路部13は、複数の行冗長回路130〜137を備える冗長回路群16と、冗長回路群16の出力(選択信号103)の論理演算を行う論理回路17とを備える。行冗長回路130〜137は、入力される行アドレス信号101(XA00〜XA10)に応じて行冗長選択信号103(XREDB0〜XREDB7)を出力する。論理回路17は、行冗長選択信号103(XREDB0〜XREDB7)を論理演算し、その結果を制御信号XREDとして出力する。ここでは、行冗長選択信号103(XREDB0〜XREDB7)の否定論理積が制御信号XREDとして出力される。
行バッファ回路14は、行冗長回路130〜137に対応する複数のバッファ回路140〜147を備える。行冗長デコーダ群15は、冗長ワード線RX0〜RX7に接続される行冗長デコーダ150〜157を備える。行冗長デコーダ150〜157は、対応する行冗長回路130〜137からバッファ回路140〜147を介して出力された選択信号XREDB0〜XREDB7に応じて冗長ワード線RX0〜RX7を駆動する。
行プリデコーダ群12は、行アドレス信号101(XA00〜XA10)と制御信号XREDを入力とする行プリデコーダ120〜123を備える。行デコーダ群11は、行プリデコーダ120〜123から出力される選択信号に応じてそれぞれ4本のワード線を駆動する行デコーダ110〜11511を備える。すなわち、行デコーダ110〜11511は、ワード線X0〜X2047を駆動する。
図9は、列アドレス信号201に応じてディジット選択線Y0〜Y31又は冗長ディジット選択線RY0〜RY7を駆動する構成の詳細を示す図である。列冗長回路部23は、複数の列冗長回路230〜237を備える冗長回路群26と、冗長回路群26の出力(列冗長選択信号203)の論理演算を行う論理回路27とを備える。冗長回路230〜237は、入力される列アドレス信号201(YA00〜YA04)に応じて列冗長選択信号203(YREDB0〜YREDB7)を出力する。論理回路27は、列冗長選択信号203(YREDB0〜YREDB7)を論理演算し、その結果を制御信号YREDとして出力する。ここでは、列冗長選択信号203(YREDB0〜YREDB7)の否定論理積が制御信号YREDとして出力される。
列バッファ回路24は、列冗長回路230〜237に対応する複数のバッファ回路240〜247を備える。列冗長デコーダ群25は、冗長ディジット選択線RY0〜RY7に接続される列冗長デコーダ250〜257を備える。列冗長デコーダ250〜257は、対応する列冗長回路230〜237からバッファ回路240〜247を介して出力された選択信号YREDB0〜YREDB7に応じて冗長ディジット選択線RY0〜RY7を駆動する。
列プリデコーダ群22は、列アドレス信号201(YA00〜YA04)と制御信号YREDを入力とする列プリデコーダ220〜221を備える。列デコーダ群21は、列プリデコーダ220〜221から出力される選択信号に応じてそれぞれ4本のディジット選択線を選択する列デコーダ210〜217を備える。すなわち、列デコーダ210〜217は、Y0〜Y31を選択する。
以下に、本発明による行冗長回路130の構成の詳細を説明する。図8に示す行冗長回路131〜137の構成は、行冗長回路130と全て同じである。又、図9に示す列冗長回路230〜237の構成も基本は行冗長回路と同様であるため説明を省略する。
図10は、本発明による行冗長回路130の構成を示す回路図である。行冗長回路130は、INT信号107が入力されるイネーブルヒューズ回路30及びアドレスヒューズ回路F0〜F10と、イネーブルヒューズ回路30にゲートが接続されるNMOSトランジスタ31と、アドレスヒューズ回路F0〜F10にゲートが接続されるNMOSトランジスタMn0〜Mn10と、高電位側の第1電源VDDにソースが接続されるPMOSトランジスタ32、33、36と、低電位側の第2電源VSSにソースが接続されるNMOSトランジスタ34、35と、ドレインがノードN1及びノードN2に接続され、ゲートに選択信号XREDBが入力されるPMOSトランジスタ36と、ノードN1及びノードN2からの入力信号の論理演算結果を、選択信号XREDB0としてノードN6に出力する論理回路37と、行冗長回路不活性信号100がゲートに入力されるイネーブル制御回路40とを具備する。つまり、従来技術による冗長回路にイネーブル制御回路40が追加された構成である。
NMOSトランジスタ31、Mn0〜Mn4のそれぞれのドレインは、ノードN1を介してPMOSトランジスタ32のドレインに共通接続され、ソースは、ノードN3を介してNMOSトランジスタ34のドレインに共通接続される。NMOSトランジスタF5〜F10のそれぞれのドレインは、ノードN2を介してPMOSトランジスタ33のドレインに共通接続され、ソースは、ノードN4を介してNMOSトランジスタ35のドレインに共通接続される。PMOSトランジスタ32、33及びNMOSトランジスタ34、35のそれぞれのゲートは、ACT信号が供給されるノードN5に共通接続される。PMOSトランジスタ32、33は、ACT信号106の信号レベルに応じてノードN1、N2に第1電源電圧VDDを供給する。NMOSトランジスタ34、35は、ACT信号106に応じてノードN3、N4に第2電源電圧VSSを供給する。
PMOSトランジスタ36のゲートはノードN6に接続され、ドレインはノードN1、N2に接続される。PMOSトランジスタ36は、行冗長回路130が活性状態であるとき、ノードN1、N2のレベルを補償する。つまり、選択XREDB0が”L”であるとき、“H”レベルを維持しているノードN1、N2に対して第1電源電圧VDDを供給する。
本実施の形態における論理回路37は、ノードN1、N2からの入力信号の否定論理積を選択信号XREDB0として出力するNAND回路である。この場合、論理回路37は、ノードN1、N2のうち、少なくとも一方に“L”レベルの信号が入力されると、“H”レベルの選択信号XREDB0を出力する。又、論理回路37は、ノードN1、N2の両方の信号レベルが“H”のとき”L”レベルの選択信号XREDB0を出力する。
ノードN1の信号レベルは、NMOSトランジスタ31、Mn0〜Mn4の駆動状態によって決定する。又、ノードN2の信号レベルは、NMOSトランジスタMn5〜10の駆動状態、及びイネーブル制御回路40からの制御によって決定する。NMOSトランジスタ31の駆動状態は、イネーブルヒューズ回路30におけるヒューズ51(図3参照)の切断状態によって決定する。又、NMOSトランジスタMn0〜Mn10の駆動状態は、アドレスヒューズ回路F0〜F10のそれぞれに設けられたFUSE回路60のヒューズ51(図4参照)の切断状態及び行アドレス信号XA00〜XA10によって決定する。
イネーブル制御回路40は、行冗長回路不活性信号100(KILREDX)に応じて、ノードN2の信号レベルを制御する。本実施の形態では、ゲートがKILREDXに接続され、ドレインがノードN2に接続され、ソースがノードN4を介して第2電源VSSに接続されたNMOSトランジスタが、イネーブル制御回路40を構成する。この場合、イネーブル制御回路40は、行冗長回路不活性信号100が“H”レベルのときオン状態となってノードN2の信号レベルを“L”レベルに遷移させる。又、行冗長回路不活性信号100が“L”レベルのときイネーブル制御回路40は、オフ状態となり、ノードN2は、NMOSトランジスタ31、Mn0〜Mn10によって決定される信号レベルとなる。このように、イネーブル制御回路40は、イネーブルヒューズ回路30やアドレスヒューズ回路F0〜F10におけるヒューズ51の切断状況に関係なく、ノードN2の信号レベルを“L”レベルに遷移することができる。
NMOSトランジスタ31は、イネーブルヒューズ回路30から入力された信号レベルに応じてノードN1の信号レベルを決定する。イネーブルヒューズ回路30は、INT信号107の信号レベルと内部に設けられたヒューズ51の切断状況とに応じて、NMOSトランジスタ31のゲートに入力する信号レベルを決定する。図3を参照して、イネーブルヒューズ回路30の構成の詳細を説明する。
本発明に係るイネーブルヒューズ回路30は、図3に示すFUSE回路60によって実現される。FUSE回路60は、PMOSトランジスタ50、ヒューズ51、NMOSトランジスタ52、53、インバータ54、55を備える。PMOSトランジスタ50とNMOSトランジスタ52は、INT信号107を入力とし、ノードN7を出力とするインバータを構成する。ヒューズ51は、PMOSトランジスタ50のドレインとノードN7との間に接続される。ノードN7は、インバータ54、55を介して出力端子OUT1に接続される。イネーブルヒューズ回路30の出力端子OUT1は、図10に示すNMOSトランジスタ31のゲートに接続される。NMOSトランジスタ53のゲートはインバータ54の出力に接続され、ドレインはノードN7に接続される。NMOSトランジスタ53は、インバータ54の出力レベルを固定する。
ここで、INT信号107は、電源投入時のみ“H”レベルの1ショットパルス信号として出力され、その後“L”レベルとなる。又、INT信号107は、外部信号から入力された信号でも、半導体記憶装置10内部で生成される信号でもどちらでも良い。
ヒューズ51が溶断されている場合、1ショットの“H”レベルのINT信号107に応じて、出力端子OUT1の信号レベルは、“L”となる。この場合、NMOSトランジスタ31はオフ状態となりノードN1の信号レベルは、NMOSトランジスタMn0〜Mn4によって決定される。一方、ヒューズ51が溶断されていない場合、PMOSトランジスタ50及びNMOSトランジスタ52は、インバータとして動作し、1ショットパルスに続く“L”レベルのINT信号107に応じて、出力端子OUT1の信号レベルは“H”となる。この場合、ノードN1の信号レベルは、NMOSトランジスタ31によって引き下げられ、“L”レベルとなる。すなわち、トリミング工程において、行冗長回路130が活性状態とされる場合、ヒューズ51は溶断されればよく、不活性状態にされる場合、ヒューズ51は溶断されなければよい、といえる。
図10を参照して、NMOSトランジスタMn0〜Mn10は、それぞれアドレスヒューズ回路F0〜F10から入力された信号レベルに応じてノードN1又はN2の信号レベルを決定する。アドレスヒューズ回路F0〜F10は、INT信号107及び行アドレス信号XA00〜XA10の信号レベルと、それぞれの内部に設けられたヒューズ51の切断状況とに応じて、NMOSトランジスタMn0〜10のゲートに入力する信号レベルを決定する。
アドレスヒューズ回路F0〜F10のそれぞれは、図4に示すFUSE回路70によって実現される。図4は、アドレスヒューズ回路F0の構成を示す回路図である。尚、アドレスヒューズ回路F1〜F10の構成は、アドレスヒューズ回路F0と全て同じである。FUSE回路70は、INT信号107が入力される端子とノードN8との間に接続されたFUSE回路60と、ノードN8からの相補信号によって制御され、行アドレス信号XA00に応じた信号を出力端子OUT2(NMOSトランジスタMn0のゲート)に出力するトランスファーゲート62と、ノードN8からの相補信号によって制御され、行アドレス信号XA00の反転信号に応じた信号を出力端子OUT2に出力するトランスファーゲート63とを備える。ここで、アドレスヒューズ回路F0〜F10に設けられたFUSE回路60の出力端子OUT1は、ノードN8に接続される。又、上述のようにINT信号107は、電源投入時のみ“H”レベルの1ショットパルス信号として出力され、その後“L”レベルとなる。以下、アドレスヒューズ回路F0〜F10のいずれかに設けられたヒューズ51をアドレスヒューズと称す。
アドレスヒューズが溶断されている場合、1ショットの“H”レベルのINT信号107に応じて、出力端子OUT2の信号レベルは、行アドレス信号XA00を反転した信号レベルとなる。一方、ヒューズ51が溶断されていない場合、出力端子OUT2の信号レベルは、行アドレス信号XA00と同じ信号レベルとなる。例えば、行アドレス信号XA00が“H”レベルのときに行冗長回路130を活性状態に設定する場合、アドレスヒューズが溶断される。この場合、“H”レベルの行アドレス信号XA00に応じて、NMOSトランジスタMn0のゲートは“L”レベルとなり、ノードN1は“H”レベルに遷移する。逆に、“L”レベルの行アドレス信号XA00に応じて、NMOSトランジスタMn0のゲートは“H”レベルとなり、ノードN1は“L”レベルに遷移する。一方、アドレス信号XA00が“L”レベルのときに行冗長回路130を活性状態に設定する場合、アドレスヒューズは溶断されない。尚、行冗長回路130を活性状態にするアドレス信号XA00〜XA10の信号レベルの組み合せと、アドレスヒューズの切断状況との対応関係は、行冗長回路毎、及びアドレスヒューズ回路毎に任意に設定できる。
図10において、ACT信号106が“L”レベルである間、PMOSトランジスタ32、33はノードN1、N2を“H”レベルに遷移させ、NMOSトランジスタ34、35は、ノードN3、N4を“H”レベルに維持する。すなわち、この間、ノードN1〜N4はプリチャージ状態となる。ACT信号が“H”レベルになると、ノードN1〜N4のプリチャージは解除され、NMOSトランジスタ34、35は導通状態になる。
ここで、イネーブルヒューズ回路30のヒューズ51が溶断されておらずNMOSトランジスタ31への出力が“H”レベルであれば、アドレス信号XA00〜XA10の組み合わせに関わらずノードN1は“L”レベルになり、行冗長回路部13は、不活性になる。イネーブルヒューズ回路30のヒューズ51が溶断されており、NMOSトランジスタ31への出力が“L”レベルであれば、アドレス信号XA00〜XA10の組み合わせで行冗長回路部13の活性/不活性が決定されることになる。例えば、行冗長回路130を活性にするアドレス信号XA00〜XA10の組み合わせに対応してアドレスヒューズが溶断されていれば、アドレスヒューズ回路F0〜F10の出力レベルは全て“L”レベルになり、ノードN1、N2は“H”レベルを維持する。これにより選択信号XREDB0が“L”レベルとなり、行冗長ワード線RX0(行冗長メモリセル)が選択される。
又、アドレスヒューズ回路F1〜F10だけではどのようなヒューズの切断状況であっても、いずれかのアドレス情報で行冗長回路130は必ず活性状態となる。行冗長回路130を使用しない場合は、どのアドレス情報でも不活性状態を実現させなければいけないので、イネーブルヒューズ回路30が必要になる。
以上のように、行冗長回路130が使用されるか否かは、イネーブルヒューズ回路30によって決まり、行冗長回路130が使用される場合、行冗長回路130の活性化/不活性化は、アドレスヒューズ回路F0〜F10、及び行アドレス信号XA00〜XA10に応じて決まる。活性化された行冗長回路130から出力された選択信号XREDB0は、行冗長デコーダ150を駆動し、冗長ワード線X0を活性化する。本実施の形態では、行冗長回路130が活性化した場合、“L”レベルの選択信号XREDB0が出力される。又、本発明による行冗長回路130は、イネーブル制御回路40によって、イネーブルヒューズ回路30やアドレスヒューズ回路F0〜F10の切断状況に関係なく、行冗長回路130を不活性化することができる。
図8に示す行冗長回路131〜137も行冗長回路130と同様にトリミングによって設定(切断)されたヒューズ回路に応じて、その使用有無が決められる。使用される行冗長回路131〜137は、それぞれ行アドレス信号XA00〜XA10の信号レベルの組み合せと、アドレスヒューズ回路F0〜F10の切断状況に応じて、冗長ワード線RX1〜RX7を活性化する。
図8において、行冗長回路130〜137のいずれかが活性化される場合、すなわち選択信号XREDB0〜XREDB7のいずれかが“L”レベルになる場合、論理回路17から出力される制御信号XREDは、“H”レベルとなり、行冗長プリデコーダ群12及び行デコーダ群11は不活性となる。これにより、不良メモリセルへのアクセスを禁止し、不良メモリセルを選択するためのアドレス信号に応じた行冗長メモリセルにアクセスすることができる。
図8に示された論理回路17の構成を図11に示す。論理回路17は、行冗長回路130〜137のうち2組の冗長回路からの選択信号の否定論理積XRE01〜XRE67をそれぞれ出力する4つのNAND回路と、否定論理積XRE01〜XRE67のうち2組の否定論理和XREB0、XREB1をそれぞれ出力する2つのNOR回路と、否定論理和XREB0、XREB1の否定論理積を制御信号XREDとして出力するNAND回路を備える。このような構成により、論理回路17は、行冗長回路130〜137から出力される選択信号XREDB0〜XRED7の否定論理積を制御信号XREDとして出力する。
図8に示される行プリデコーダ120〜123と行デコーダ110〜11511の接続関係を図12に示す。行プリデコーダ120は、入力されるアドレス信号XA00、XA01、制御信号XREDに応じた信号レベルの選択信号XPRD0を行デコーダ110〜11511に出力し、行デコーダ110〜11511のそれぞれから出力される4つの選択信号の信号レベルを制御する。又、行プリデコーダ120は、入力される制御信号XREDに応じて行デコーダ110〜11511の全ての活性化/不活性化を決定する。行プリデコーダ121〜123は、それぞれに入力される3つのアドレス信号XA02〜XA04、XA05〜XA07、XA08〜XA10に応じて行デコーダ110〜11511に選択信号XPRD1〜XPRD3を出力し、行デコーダ110〜11511のいずれか1つを活性化する。
図13は、図8に示される行プリデコーダ120の構成を示す図である。行プリデコーダ120は、制御信号XRED、アドレス信号XA00、XA01を反転させるインバータと、アドレス信号XA00、XA01と反転信号とを組み合せた2組の信号と、制御信号XREDとの否定論理積を出力する4つのNAND回路と、4つのNAND回路のそれぞれの出力を反転し、4つの選択信号X0N1N、X0T1N、X0N1T、X0T1Tを出力する4つのインバータを具備する。4つの選択信号X0N1N、X0T1N、X0N1T、X0T1Tは選択信号XPRD0として行プリデコーダ120から出力される。行プリデコーダ121〜123のそれぞれは、制御信号XREDに替えてアドレス信号が入力されること以外、行プリデコーダ120の構成と同様であり、選択信号XPRD1〜XPRD3を出力する。
図13において、行デコーダ110〜11511のそれぞれは、行プリデコーダ120〜123からの選択信号XPRD0〜XPRD3の信号レベルの組み合わせに応じて、自身に接続するワード線へ出力する選択信号の信号レベルを決定する。詳細には、行プリデコーダ121〜123から出力された選択信号XPRD1〜XPRD3に応じて行デコーダ110が活性化された場合、行デコーダ110は、行プリデコーダ120からの選択信号XPRD0に応じて、ワード線X0〜X3のうちの1本を活性化する。
(通常モードにおける不良箇所救済動作)
通常モードにおける不良箇所の救済動作の詳細を以下に説明する。ここでは、行冗長回路不活性信号100(KILREDX)及び列冗長回路不活性信号200(KILREDY)は、通常モード時で“L”レベル、冗長回路不活性モード時で“H”レベルであるとする。
通常モードにおける不良箇所の救済動作の詳細を以下に説明する。ここでは、行冗長回路不活性信号100(KILREDX)及び列冗長回路不活性信号200(KILREDY)は、通常モード時で“L”レベル、冗長回路不活性モード時で“H”レベルであるとする。
図8を参照して、通常モードでは、冗長回路制御部20から“L”レベルの行冗長回路不活性信号100が行冗長回路部13に入力される。図10に示すイネーブル制御回路40は、“L”レベルの冗長回路不活性信号100に応じてオフ状態となり、ノードN2の信号レベルは、アドレスヒューズ回路F0〜F10に応じて決定される。すなわち、通常モードでは、トリミングによって設定された行冗長回路130〜137のそれぞれのアドレスヒューズ回路F0〜F10及びイネーブルヒューズ回路30に応じて、不良箇所が救済される。同様に、図9を参照して、通常モードでは冗長回路制御部20から“L”レベルの列冗長回路不活性信号200が列冗長回路部23に入力される。これにより、行冗長回路130〜137と同様に、列冗長回路230〜237のそれぞれのアドレスヒューズ回路F0〜F10及びイネーブルヒューズ回路30に応じて、不良箇所が救済される。
図7及び図8を参照して、例えば、メモリセルCijが不良メモリセルとして検出された場合、メモリセルCijは、冗長メモリセルRXChj又は冗長メモリセルRXCikに置換されて救済される。メモリセルCijが冗長メモリセルRXChjに置換される場合、行冗長回路部13は、冗長ワード線RXhを駆動するための行冗長選択信号103を出力するとともに、行プリデコーダ群12を不活性にするための制御信号XREDを出力する。詳細には、冗長ワード線RXhに対応する行冗長回路13hは、メモリセルCijを選択するための行アドレス信号に応じて“L”レベルの選択信号XREDBhを出力する。行冗長デコーダ群15は、“L”レベルの選択信号XREDBhに応じて冗長ワード線RXhを活性化する。論理回路17は、“L”レベルの選択信号XREDBhに応じて“H”レベルの制御信号XREDを出力する。行プリデコーダ群12は、“H”レベルの制御信号XREDに応じて不活性となる。一方、列冗長回路部23は、列アドレス信号に応じて不活性となり、列冗長デコーダ群25を不活性にするための列冗長選択信号203を出力し、列プリデコーダ群22を活性化するための制御信号YREDを出力する。詳細には、列冗長回路群26は、ディジット選択線Yjを選択するための列アドレス信号に応じて、“H”レベルの列冗長選択信号203を出力する。列冗長デコーダ群25は、“H”レベルの列冗長選択信号203に応じて全ての冗長ディジット選択線RY0〜RYnを不活性にする。論理回路27は、“H”レベルの列冗長選択信号203に応じて“L”レベルの制御信号YREDを出力する。列プリデコーダ群22は、“L”レベルの制御信号YREDに応じて活性化し、列デコーダ群21は、ディジット選択線Yjを選択するための列アドレス信号に応じてディジット選択線Yjを選択する。
以上のように、メモリセルCijが冗長メモリセルRXChjに置換される場合、メモリセルCijを選択するためのアドレス信号に応じて、冗長ワード線RXh及びディジット選択線Yjが活性化される。一方、メモリセルCijが冗長メモリセルRYCikに置換される場合、上述と同様に、メモリセルCijを選択するためのアドレス信号に応じて、ワード線Xi及び冗長ディジット選択線RYkが活性化される。
又、ワード線Xiが不良である場合、ワード線Xiは冗長ワード線RXhに置換される。これによりワード線Xiを選択する行アドレス信号に応じて行冗長デコーダ群15は、冗長ワード線RXhを選択し、行デコーダ群11は不活性となる。列デコーダ群21は、列アドレス信号201に応じてディジット選択線Y0〜Ymのいずれかを活性化し、列冗長デコーダ群25は冗長ディジット選択線RY0からRYqを不活性化する。これにより、ワード線Xi上のメモリセルは、冗長ワード線RXh上の冗長メモリセルRXCh0からRXChmのいずれかに置換される。
同様に、ディジット選択線Yjが不良である場合、ディジット選択線Yjは冗長ディジット選択線RYkに置換される。これによりディジット選択線Yjを選択する列アドレス信号に応じて列冗長デコーダ群25は、冗長ディジット選択線RYkを選択し、列デコーダ群21は不活性となる。行デコーダ群11は、行アドレス信号101に応じてワード線X0〜Xnのいずれかを活性化し、行冗長デコーダ群15は冗長ワード線RX0からRXpを不活性化する。これにより、ディジット選択線Yj上のメモリセルは、冗長ディジット選択線RYk上の冗長メモリセルRYC0kからRYCnkのいずれかに置換される。
更に、ワード線Xi及びディジット選択線Yjがともに不良である場合、ワード線Xiとディジット選択線Yjの交点領域に設けられたメモリセルCijは、行列冗長メモリ部4上の冗長メモリセルRXYChkに置換される。詳細には、行冗長回路部13は、メモリセルCijを選択する行アドレス信号に応じて行プリデコーダ群12を不活性化し、冗長ワード線RXhを選択するための行冗長選択信号103を出力する。又、列冗長回路部23は、メモリセルCijを選択する列アドレス信号に応じて列プリデコーダ群22を不活性化し、冗長ディジット選択線RYkを選択するための列冗長選択信号203を出力する。これにより、メモリセルCijは、冗長メモリセルRXYChkに置換される。
以上のように、通常モードでは、行冗長回路部13及び列冗長回路部23内のアドレスヒューズ回路F0〜F10に設定されたアドレスヒューズ情報とイネーブルヒューズ回路30に設定されたイネーブル情報とに基づいて、メモリ部1内の不良箇所が救済される。
(冗長回路不活性モードにおける動作)
冗長回路不活性モードにおける動作を以下に説明する。
冗長回路不活性モードにおける動作を以下に説明する。
図8において、冗長回路不活性モードでは、冗長回路制御部20から“H”レベルの行冗長回路不活性信号100が行冗長回路部13に入力される。図10に示すイネーブル制御回路40は“H”レベルの冗長回路不活性信号100に応じてオン状態となり、ノードN2の信号レベルは、アドレスヒューズ回路F0〜F10に関係なく“L”レベルに引き下げられる。このため、論理回路37から出力される選択信号XREDBは、“H”レベルとなり、図8に示す行冗長回路部13から出力される行冗長選択信号103(選択信号XREDB0〜XREDB7)は、全て“H”レベルとなる。“H”レベルの行冗長選択信号103に応じて論理回路17は、“L”レベルの制御信号XREDを行プリデコーダ群12に出力する。これにより、行プリデコーダ群12及び行デコーダ群11は活性化され、行アドレス信号101に応じて、ワード線X0〜X2047のいずれかを活性化する。一方、行冗長デコーダ群15は、“H”レベルの行冗長選択信号103に応答して、不活性となる。
図9において、冗長回路不活性モードでは、冗長回路制御部20から“H”レベルの列冗長回路不活性信号200が列冗長回路部23に入力される。列冗長回路部23は、“H”レベルの列冗長回路不活性信号200に応じて不活性となり、“H”レベルの列冗長選択信号203(選択信号YREDB0〜YREDB7)を出力する。論理回路27は、“H”レベルの列冗長選択信号203に応じて“L”レベルの制御信号YREDを列プリデコーダ群22に出力する。これにより、列プリデコーダ群22及び列デコーダ群21は活性化され、列アドレス信号201に応じて、ディジット選択線Y0〜Y31のいずれかを活性化する。一方、列冗長デコーダ群25は、“H”レベルの列冗長選択信号203に応答して、不活性となる。
以上のように、冗長回路不活性モードでは、冗長回路部に設定されたアドレスヒューズ情報やイネーブル情報に関係なく、冗長回路(冗長メモリセル)は利用されず、メモリ部1のみがアクセスされる。
(通常モードと冗長回路不活性モードとの動作比較)
図14は、トリミング後における通常モードと冗長回路不活性モードのアクセス対象の違いを示す表である。以下では、救済が必要なメモリセルを選択するためのアドレスを冗長セル置換アドレスと称し、救済が必要でないメモリセルを選択するアドレスを冗長セル未置換アドレスと称す。図14を参照して、通常モードにおいて、冗長セル未置換アドレスが入力された場合、行デコーダ群11又は列デコーダ群21は活性(動作)し、行冗長デコーダ群15又は列冗長デコーダ群25は、不活性となる(動作しない)。この場合、入力されるアドレス信号に応じて行デコーダ群11又は列デコーダ群21は、メモリ部1にアクセスする。通常モードにおいて、冗長セル置換アドレスが入力された場合、行デコーダ群11又は列デコーダ群21は不活性となり(動作せず)、行冗長デコーダ群15又は列冗長デコーダ群25は、活性(動作)する。この場合、入力されるアドレス信号に応じて行冗長デコーダ群15又は列冗長デコーダ群25は、冗長メモリ部にアクセスする。
図14は、トリミング後における通常モードと冗長回路不活性モードのアクセス対象の違いを示す表である。以下では、救済が必要なメモリセルを選択するためのアドレスを冗長セル置換アドレスと称し、救済が必要でないメモリセルを選択するアドレスを冗長セル未置換アドレスと称す。図14を参照して、通常モードにおいて、冗長セル未置換アドレスが入力された場合、行デコーダ群11又は列デコーダ群21は活性(動作)し、行冗長デコーダ群15又は列冗長デコーダ群25は、不活性となる(動作しない)。この場合、入力されるアドレス信号に応じて行デコーダ群11又は列デコーダ群21は、メモリ部1にアクセスする。通常モードにおいて、冗長セル置換アドレスが入力された場合、行デコーダ群11又は列デコーダ群21は不活性となり(動作せず)、行冗長デコーダ群15又は列冗長デコーダ群25は、活性(動作)する。この場合、入力されるアドレス信号に応じて行冗長デコーダ群15又は列冗長デコーダ群25は、冗長メモリ部にアクセスする。
冗長回路不活性モードにおいて、冗長セル未置換アドレスが入力された場合、通常モードと同様に、行デコーダ群11又は列デコーダ群21が、入力されるアドレス信号に応じてメモリ部1にアクセスする。一方、冗長回路不活性モードにおいて、冗長セル置換アドレスが入力された場合、行デコーダ群11又は列デコーダ群21は活性(動作)し、行冗長デコーダ群15又は列冗長デコーダ群25は、不活性となる(動作しない)。この場合、入力されるアドレス信号に応じて行デコーダ群11又は列デコーダ群21は、メモリ部1にアクセスする。
以上のように、通常モードにおいて、冗長メモリセルにアクセスするアドレス信号が入力されても、冗長回路不活性モードでは、メモリセルがアクセスされる。すなわち、本発明によれば、トリミングによって不良メモリセルが冗長メモリセルに置換された後でも、冗長回路不活性モードを使用することで、冗長メモリ部ではなく不良メモリセルを含むメモリセル部1をアクセスできる。
(メモリテスト動作)
次に、図15から図21を参照して、本発明によるメモリセルテストの動作の詳細を説明する。本発明によるメモリセルテストでは、異なる条件下による複数のメモリセルテスト工程が行われる。ここでは、一例として2つのメモリセルテスト工程(第1メモリセルテスト工程及び第2メモリセルテスト工程)が行われるものとして説明する。又、以下の説明は、行アドレスに対応するワード線上に発生する不良箇所を冗長ワード線によって不良アドレスを救済する場合を一例に説明するが、列アドレスに対応するディジット選択線を冗長ディジット選択線によって救済する場合も同様である。このため列アドレスに対応するディジット選択線を冗長ディジット選択線によって救済する場合の説明は省略する。
次に、図15から図21を参照して、本発明によるメモリセルテストの動作の詳細を説明する。本発明によるメモリセルテストでは、異なる条件下による複数のメモリセルテスト工程が行われる。ここでは、一例として2つのメモリセルテスト工程(第1メモリセルテスト工程及び第2メモリセルテスト工程)が行われるものとして説明する。又、以下の説明は、行アドレスに対応するワード線上に発生する不良箇所を冗長ワード線によって不良アドレスを救済する場合を一例に説明するが、列アドレスに対応するディジット選択線を冗長ディジット選択線によって救済する場合も同様である。このため列アドレスに対応するディジット選択線を冗長ディジット選択線によって救済する場合の説明は省略する。
図15は、本発明によるメモリセルテストの動作を示すフロー図である。本発明によるメモリセルテストは、第1メモリセル工程(ステップS1)と、第1トリミング工程(ステップS2)と、第2メモリセルテスト工程(ステップS3)と、第2メモリセルテスト工程(ステップS4)と、Finalメモリセルテスト工程(ステップS5)を備える。本発明に係る第1メモリセルテスト工程及びFinalメモリセルテスト工程は、従来技術と同様に行われるが、第2メモリセルテスト工程では、従来と同様なメモリテストの他、不活性モードテスト(ステップS32)が追加実施される。
第1メモリセルテスト工程では、先ず、従来と同様に半導体記憶装置10に対しファンクションテスト(FT1)が行われる(ステップS11)。次に、所定の条件下において複数のテスト1−1〜S−1が行われる(ステップS12)。ただし、Sは自然数である。
第1メモリセルテスト工程では、通常モードにおいて、図16(a)に示すメモリ空間を対象としてファンクションテスト(FT1)及び複数のメモリテスト1−1〜s−1が行われる。一般に、メモリセルテストはメモリテスタを使用して、テストプログラムにより実施される。以下、メモリセルテストを実施する媒体をテスト装置と称す。テスト装置から半導体記憶装置10にアドレスA0〜Anが入力されると、半導体記憶装置10ではアドレスA0〜Anに対応するワード線X0〜Xnが選択される。以下では、アドレスA0〜Anに対応付けられたワード線又は冗長ワード線を使用ワード線と称す。
例えば、第1メモリセルテスト工程(ステップS1)において、ワード線X0〜X2上に不良メモリセル(図16(b)×印)が検出されると、アドレスA0〜A2は不良アドレスとして検出される。この時、テスト装置は、冗長ワード線RX0〜RX2を置換対象として選択する。ここで、置換対象となる冗長ワード線の優先順位はテストプログラムによって予め設定されており、本実施の形態では冗長ワード線RX0〜RX7の順で置換対象として設定されているものとする。
第1メモリセルテスト工程において検出された不良アドレスA0〜A2を救済するように、ワード線が、冗長ワード線に置換される(ステップS2)。ここでは、第1トリミング工程によって行冗長回路部13におけるアドレスヒューズ回路F0〜F10の所定のアドレスヒューズが切断される。不良メモリセルを選択するアドレス信号が入力されると、行冗長回路部13は、行デコーダ群11を不活性にし、行冗長デコーダ群15を活性化する。
詳細には、第1メモリセルテスト工程の結果に基づき、置換対象の冗長ワード線RX0〜RX2に対応する行冗長回路130〜132のアドレスヒューズが切断される。アドレスヒューズが切断された行冗長回路群13は、アドレスA0〜A2のいずれかを選択するアドレス信号101が入力されると、行プリデコーダ群12及び行デコーダ群11を不活性化し、冗長ワード線RX0〜RX2のいずれかを選択するための行冗長選択信号103を出力する。これにより、図16(c)に示すようにアドレスA0〜A2に対応するワード線X0〜X2は、冗長ワード線RX0〜RX2に置換され、不良アドレスが救済される。
第1トリミング工程後、第1メモリセルテスト工程とは異なる条件下で、複数のメモリセルテストが行われる第2メモリセルテスト工程が行われる(ステップS3)。図16(c)のように、第2メモリセルテスト工程では、ワード線X0〜X2が冗長ワード線RX0〜RX2によって置換されたメモリ空間に対して複数のメモリセルテストが行われる。
第2メモリセルテスト工程では、先ず、従来技術と同様に、第1メモリセルテスト工程と異なる条件下においてファンクションテスト(FT2)が行われる(ステップS31)。ファンクションテスト(FT2)では、不良アドレスが検出されない場合(図17(a))、アドレスA0〜A2のいずれかに不良アドレスが検出される場合(図17(b))、アドレスA3〜Anのいずれかに不良アドレスが検出される場合(図17(c))の3つの場合がある。
本発明に係るテスト装置によりファンクションテスト(FT2)の後、不活性モードテストが行われる(ステップS32)。不活性モードテストでは本発明において追加されたイネーブル制御回路40によって、通常モードと不活性モードとを切り替えて情報の書き込み及び読み出しを行うことで、第1トリミング工程において救済されたアドレス、及び救済のために使用された冗長回路(ここでは行冗長回路)を確認することができる。
図18〜図20を参照して、本発明による不活性モードテストの動作の詳細を説明する。以下では、第1トリミング工程において、アドレスA0〜A2が冗長ワード線RX0〜RX2によって救済され、ファンクションテスト(FT2)において、アドレスA3が不良アドレスとして検出された場合(図17(c))を一例に不活性モードテストの動作を説明する。
図18は、不活性モードテストのフロー図である。テスト装置により不活性モードテストが開始されると、半導体記憶装置10は最初に通常モードに設定される。この状態でメモリ空間の全アドレスに“0”が書き込まれる(ステップS321、図19(a))。通常モードに設定されると、アドレスA0〜A2に対応する使用ワード線は、冗長ワード線RX0〜RX2となり、アドレスA0〜A2へ書き込まれるデータ“0”は、冗長ワード線RX0〜RX2上の冗長メモリセルに記録される。その他のアドレスA3〜Anに書き込まれるデータ“0”は、ワード線X3〜Xn上のメモリセルに記録される。ただし、ファンクションテスト(FT2)において不良となったメモリセル(冗長メモリセル)にはデータ“0”が書き込まれない場合がある。
次に半導体記憶装置10は、冗長回路不活性モードに設定される。この状態でステップS321において書き込まれた情報と異なる情報“1”がメモリ空間の全アドレスに書き込まれる(ステップS322、図19(b))。冗長回路不活性モードに設定されると、使用ワード線として冗長ワード線RX0〜RX2が使用されず、メモリ空間の全てのアドレスA0〜Anに対してワード線X0〜Xnが使用される。このため、アドレスA0〜Anに書き込まれるデータ“1”は、ワード線X0〜Xn上のメモリセルに記録される。ただし、ファンクションテスト(FT2)において不良であったメモリセル(冗長メモリセル)には、データ“1”が書き込まれない場合がある。
次に半導体記憶装置10は、再び、通常モードに設定される。この状態でメモリ空間の全アドレスから情報が読み出される(ステップS323、図19(c))。通常モードではアドレスA0〜A2に対応する使用ワード線としてワード線X0〜X2の替わりに冗長ワード線RX0〜RX2が使用され、アドレスA0〜A2からは、冗長ワード線RX0〜RX2上の冗長メモリセルに書き込まれたデータ“0”が読み出される。その他のアドレスA3〜Anからは、ワード線X3〜Xn上のメモリセルに書き込まれたデータ“1”が読み出される。
ステップS323においてデータ“0”が読み出された行アドレス、及びデータの読み出し又は書き込み時にエラーとなった領域を含む行アドレスは、全て不良アドレスとして検出される(ステップS324)。ここで、不良アドレスが検出されない場合、第1メモリセルテスト工程、及びファンクションテスト(FT2)において不良が検出されなかったものと判定され、不活性モードテストを終了する(ステップS324No)。
ステップS324において不良アドレスが検出される場合、全列アドレスが不良である行アドレスの有無が確認される(ステップS325)。ここで、全列アドレスが不良である行アドレスがある場合、当該行アドレスに、ファンクションテスト(FT2)で検出された不良アドレスと一致するアドレスが有るかどうかが確認される(ステップS326)。本例では、図19(c)に示すように、全列アドレスが不良である行アドレス(アドレスA0〜A2)のなかで、ファンクションテスト(FT2)で検出された不良アドレス(アドレスA3)と一致するアドレスは存在しない。この場合、テスト装置により全列アドレスが不良である行アドレス(アドレスA0〜A2)が、第1トリミング工程において置換済みのアドレスとして判定される。又、テスト装置により当該行アドレス(アドレスA0〜A2)の数が、第1トリミング工程において置換対象となった冗長ワード線数(救済されたアドレス数:以下、置換対象数ROW1と称す)として特定される(ステップS326No、S327)。更に、テスト装置により一部の列アドレスが不良である行アドレス(アドレスA3)は、第2トリミング工程における救済対象アドレスとして設定され、その数は第2トリミング工程において置換対象となる冗長ワード線数(救済対象アドレス数:以下、置換対象数ROW2と称す)に加算される(ステップS328)。
一方、ステップS325において、全列アドレスが不良である行アドレスが検出されない場合、ステップS324において検出された不良アドレスは、ファンクションテスト(FT2)において新たに検出された不良アドレスであると判定される。この場合、第1メモリセルテスト工程において不良が検出されなかったことがわかる。すなわち、第2トリミング工程で置換対象となり得る冗長ワード線数は、用意された全ての冗長ワード線数(以下置換可能数ROWと称す)と同数となる。ここで、テスト装置により検出された不良アドレスは、第2トリミング工程における救済対象アドレスに設定される。ここで、テスト装置は、検出された不良アドレスを第2トリミング工程における救済対象アドレスに設定する。又、当該不良アドレスの数を、置換対象数ROW2に加算する(ステップS324NO、S325No、S329)。
又、ファンクションテスト(FT2)で検出された不良アドレスと一致するアドレスが、全列アドレスが不良の行アドレスに含まれる場合、半導体記憶装置10は、不良品として不合格(FAIL)と判定され、メモリセルテストは終了される(ステップS326Yes、S330)。例えば、図17(b)に示すように、ファンクションテスト(FT)において、アドレスA0が不良アドレスとして検出された場合、全列アドレスが不良の行アドレス(アドレスA0〜A2)に、ファンクションテスト(FT2)で検出された不良アドレス(アドレスA0)が含まれる。このような場合、第1トリミング工程において置換済みの冗長ワード線RX0に不良があることがわかる。
以上のように、不活性モードテストによって、第1トリミング工程において救済された不良アドレスを特定することができる。又、第1トリミング工程において置換対象となった冗長ワード線数(置換対象数ROW1)を特定することができる。ここで、置換される冗長ワード線の優先順位は予め設定されているため、特定された置換対象数ROW1に基づき第1トリミング工程において置換対象となる冗長ワード線(使用済みの行冗長回路)を特定することができる。上述の一例では、アドレスA0〜A2が第1トリミング工程において救済された不良アドレスとして特定され、冗長ワード線RX0〜RX2が第1トリミング工程において置換対象となった冗長ワード線として特定される。尚、このとき特定された置換対象数ROW1は3、置換対象数ROW2は1である。
不活性モードテストの後、第1メモリセルテスト工程とは異なる条件下で複数のメモリセルテスト1―2〜t−2が行われる(ステップS33)。ただし、tは自然数である。複数のメモリセルテスト1―2〜t−2において新たな不良アドレスが検出されると、その数が不活性モードテストにおいて特定された置換対象ROW2に加算される。例えば、図20(a)のように、テスト1−2〜t−2において、新たに4つのアドレスA4〜A7が不良アドレスとして検出された場合、不活性モードテストで特定された置換対象数ROW2=1に4が加算され、置換対象数ROW2=5となる。この時、新たな不良アドレスが、不活性モードテストにおいて特定された第1トリミング工程における置換対象アドレス(ここではアドレスA0〜A2)と同じ場合、半導体記憶装置10は不合格(FAIL)と判定される。又、置換対象数ROW1と置換対象数ROW2との合計が、置換可能数ROWを越える場合、半導体記憶装置10は不合格(FAIL)と判定される。図20(a)に示す例の場合、置換対象数ROW1は3、置換対象数ROW2は5であり、これらの合計は8となり、本例の置換可能数ROWは8と同数であるため、置換可能となる。
第2メモリセルテスト工程が終了し、第2メモリセル工程において不良アドレスが検出された場合、第2トリミング工程による不良アドレスの救済が行われる(ステップS4)。第2トリミング工程では、新たに検出された不良アドレスに対応するワード線が、第1トリミング工程で置換されていない冗長ワード線に置換されるように、行冗長回路部13における所定のアドレスヒューズが切断される。ここで、アドレスヒューズが切断される行冗長回路は、第2メモリセルテスト工程において置換対象として選択された冗長ワード線に対応する行冗長回路である。本例では、図20(b)を参照して、第2メモリセルテスト工程で新たに検出された不良アドレス(アドレスA3〜A7)は、未使用の冗長ワード線RX3〜RX7に置換される。
以上のように、本発明によるメモリセルテストでは、不活性モードテストにおいて、第1トリミング工程において不良メモリセルの救済に使用した冗長回路を特定し、第2トリミング工程で使用可能な冗長回路を確認することができる。これにより、テスト環境条件の異なる複数のメモリセル工程を行うことができ、それぞれの工程において検出された不良メモリセルを救済することができる。
上述のように、第1メモリセルテスト工程において不良アドレス(例えばA0〜A2)が検出された場合、第2メモリセルテスト工程からデバイスの最終判定までの動作は、第2メモリセルテスト工程において検出される不良箇所に応じて、図21に示す3つの場合(case1〜case3)に分けられる。ここでは、不良アドレスについては冗長ワード線で救済するものとする。
case1:第2メモリセルテスト工程において不良箇所が検出されない場合、第2トリミング工程(ステップS4)において、ヒューズの切断処理は行われない。この場合、半導体記憶装置10は、合格(PASS)と判定される(正確にはPASSと判定されることが期待される)。合格と判定されたメモリ空間は、図16(c)に示すワード線X0〜X2が冗長ワード線RX0〜RX2で置換されたメモリ空間となる。
case2:第2メモリセルテスト工程でアドレスA0〜A2のいずれかに不良箇所が検出された場合、第1トリミング工程で置換された冗長ワード線RX0〜RX2のいずれかに不良箇所があったと判断される。この場合、第2トリミング工程においてヒューズの切断はなく、デバイスは不合格(FAIL)と判定される。
case3:第2メモリセルテスト工程で、第1メモリセルテスト工程における不良アドレスと異なるアドレスが不良と判定された場合、使用可能な冗長ワード線から選択された冗長ワード線によって不良アドレスは救済される。これにより、デバイスは合格(PASS)となる(正確にはPASSと判定されることが期待される)。case3では、第2メモリセルテスト工程において不良と判定されるアドレス数(行アドレス数)が、使用可能冗長ワード線数(ROW−ROW1)以下であれば不良箇所は救済することができる。例えば、5つのアドレスA3〜A7において不良箇所が検出された場合、冗長ワード線RX3〜RX7が置換対象として選択される。第2トリミング工程において、ワード線X3〜X7の替わりに冗長ワード線RX3〜RX7を選択するようにアドレスヒューズが切断され、デバイスは合格(PASS)となる(正確にはPASSと判定されることが期待される)。
以上のように、第2メモリセルテスト工程(ステップS3)において検出された不良アドレス数が、ROW−ROW1以下である場合、第2トリミング工程によって不良アドレスを救済することが可能である。例えば、用意された冗長ワード線数が8本(ROW=8)、第1トリミング工程において置換された冗長ワード線数が3本(ROW1=3)である場合、第2トリミング工程では、最大5つの不良アドレスを救済することができる。救済可能なアドレス数がメモリセルテスト工程毎に設定されていた従来技術の場合、使用していない冗長ワード線があるにもかかわらず、設定された数以上の不良アドレス数が検出されると不合格(FAIL)となっていた。しかし、本発明によれば、メモリセルテスト工程毎に救済可能なアドレス数を設定する必要がない。このため、メモリセルテスト全体で検出された不良アドレス数が用意された冗長ワード線数(ROW)以内であれば、メモリセル工程毎に検出された不良アドレス数に関係なく不良アドレスを救済できる。
本発明では、冗長回路不活性モードと通常モードとを切り替えて第2メモリセルテスト工程を行うことで、行アドレス上の全列アドレス、又は列アドレス上の全行アドレスを不良とすることができる。これにより、第1トリミング工程で救済に利用した冗長回路を特定し、第2トリミング工程においてメモリセルを救済する冗長回路を特定することができる。このため、異なる条件(温度等)でメモリセルテスト工程を行うことが可能になり、異なる条件での不良を救済することができる。すなわち、“メモリセルテスト結果に基づくヒューズ情報でトリミングを実施”を1工程とした場合、この工程を複数回実施することが可能である。
従来技術では、2回目以降に置換対象となり得る冗長メモリセルを特定するためにロールコールテストが必要であり、イネーブルヒューズに関する情報やアドレスヒューズに関する情報を取得しなければならない。しかし、本発明によれば、ロールコールテストを必要とせず、データの書き込みや読み出しのテストパターンを工夫したメモリテストを実施するだけで、2回目以降に置換対象となり得る冗長メモリセルを特定することができる。このため、次のトリミングで使用可能な冗長メモリセル群を特定するための時間が従来技術よりも短縮されることも期待できる。
本発明では、少なくとも1つのトランジスタを含むイネーブル制御回路40によって、外部からの信号に基づき通常モードと冗長回路不活性モードを切り替えることができる。更に、このモード切り替えを利用してメモリセルテストを行うことで、メモリセル工程毎に救済された不良アドレスや、救済に利用した冗長回路を特定することができる。本発明によれば、回路面積の小さいイネーブル制御回路40の追加、及びメモリテスト方法の工夫によって、メモリセルテスト工程毎に置換対象数を設定することなく複数のメモリセル工程を実行することができる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
1:メモリ部
2:行冗長メモリ部
3:列冗長メモリ部
4:行列冗長メモリ部
10:半導体記憶装置
11:行デコーダ群
12:行プリデコーダ群
13:行冗長回路部
14:行バッファ回路
15:行冗長デコーダ群
16:行冗長回路群
20:冗長回路制御部
21:列デコーダ群
22:列プリデコーダ群
23:列冗長回路部
24:列バッファ回路
25:列冗長デコーダ群
26:列冗長回路群
60、70:FUSE回路
100(KILREDX):行冗長回路不活性信号
101(XA00〜XA10):行アドレス信号
103(XREDB0〜XREDB7)、105:行冗長選択信号
104:行プリデコード信号
200(KILREDY):列冗長回路不活性信号
201(YA00〜YA04):列アドレス信号
203(YREDB0〜YREDB7)、205:列冗長選択信号
204:列プリデコード信号
XRED:行アドレス制御信号
YRED:列アドレス制御信号
F0〜F10:アドレスヒューズ回路
30:イネーブルヒューズ回路
31、34、35、Mn0〜Mn10:Nチャネル型MOSトランジスタ
32、33、36:Pチャネル型MOSトランジスタ
17、27、37:論理回路
40:イネーブル制御回路
2:行冗長メモリ部
3:列冗長メモリ部
4:行列冗長メモリ部
10:半導体記憶装置
11:行デコーダ群
12:行プリデコーダ群
13:行冗長回路部
14:行バッファ回路
15:行冗長デコーダ群
16:行冗長回路群
20:冗長回路制御部
21:列デコーダ群
22:列プリデコーダ群
23:列冗長回路部
24:列バッファ回路
25:列冗長デコーダ群
26:列冗長回路群
60、70:FUSE回路
100(KILREDX):行冗長回路不活性信号
101(XA00〜XA10):行アドレス信号
103(XREDB0〜XREDB7)、105:行冗長選択信号
104:行プリデコード信号
200(KILREDY):列冗長回路不活性信号
201(YA00〜YA04):列アドレス信号
203(YREDB0〜YREDB7)、205:列冗長選択信号
204:列プリデコード信号
XRED:行アドレス制御信号
YRED:列アドレス制御信号
F0〜F10:アドレスヒューズ回路
30:イネーブルヒューズ回路
31、34、35、Mn0〜Mn10:Nチャネル型MOSトランジスタ
32、33、36:Pチャネル型MOSトランジスタ
17、27、37:論理回路
40:イネーブル制御回路
Claims (9)
- 複数のメモリセル群を有するメモリ部と、
複数の冗長メモリセル群を有する冗長メモリ部と、
前記メモリ部へのアクセスを禁止し、前記メモリ部内のメモリセル群にアクセスするためのアドレス信号に応じて、前記冗長メモリ部内の冗長メモリセル群を活性化する冗長回路部と、
前記冗長回から出力される選択信号に応じて前記冗長メモリセル群にアクセスする冗長デコーダと、
前記アドレス信号に応じて、前記メモリ部内のメモリセル群へのアクセスし、前記選択信号に応じて前記メモリ部内のメモリセル群へのアクセスを停止する冗長デコーダと、
を具備し、
前記冗長回路部は、第1信号に応じて、前記冗長メモリ部にアクセス可能な通常モードと、前記冗長メモリ部へのアクセスを禁止する冗長回路不活性モードとを切り替える
半導体記憶装置。 - 前記冗長回路部は、前記冗長メモリセル群に対応する冗長回路を備え、
前記冗長回路は、
前記第1信号と異なる第2信号と、内蔵するヒューズの切断状況とに応じて、前記冗長メモリセル群を活性化するか否かを決定する第1ヒューズ回路と、
前記第2信号、前記アドレス信号、及び内蔵するヒューズの切断状況に応じて、前記冗長メモリセル群を活性化するか否かを決定する第2ヒューズ回路と、
前記第1信号に応じて、前記冗長メモリセル群を活性化するか否かを決定するイネーブル制御回路と、
を備える請求項1に記載の半導体記憶装置。 - 前記冗長回路は、
複数の入力信号の論理演算結果を前記選択信号として出力する論理回路と、
前記第1ヒューズ回路に接続される第1スイッチ回路と、
前記第2ヒューズ回路に接続される第2スイッチ回路と、
を更に備え、
前記第1ヒューズ回路は、前記第2信号に応じた第3信号を出力し、
前記第2ヒューズ回路は、前記第2信号と前記アドレス信号とに応じた第4信号を出力し、
前記第1スイッチ回路は、前記第3信号によってスイッチング動作が制御され、前記複数の入力信号のいずれかの信号レベルを決定し、
前記第2スイッチ回路は、前記第4信号によってスイッチング動作が制御され、前記複数の入力信号のいずれかの信号レベルを決定し、
前記イネーブル制御回路は、前記第1スイッチ回路及び前記第2スイッチ回路のスイッチング動作に関係なく、前記第1信号に応じて前記複数の入力信号のいずれかの信号レベルを決定する
請求項2に記載の半導体記憶装置。 - 前記第1スイッチ回路は、前記第1ヒューズ回路に接続されるゲートと、第1電源と前記論理回路の入力とに接続されるドレインと、第2電源に接続されるソースとを有する第1トランジスタを備え、
前記第2スイッチ回路は、前記第2ヒューズ回路に接続されるゲートと、前記第1電源と前記論理回路の入力とに接続されるドレインと、前記第2電源に接続されるソースとを有する第2トランジスタとを備え、
前記イネーブル制御回路は、前記第1信号が入力されるゲートと、前記第1電源と前記論理回路の入力とに接続されるドレインと、前記第2電源に接続されるソースとを有する第3トランジスタを備え、
前記第3トランジスタのソースおよびドレインは、前記第2トランジスタのソース及びドレインに並列接続される
請求項3に記載の半導体記憶装置。 - 複数のメモリセル群を有するメモリ部と、複数の冗長メモリセル群を有する冗長メモリ部とを具備する半導体記憶装置に対するメモリセルテスト方法において、
(A)所定の環境下で複数のメモリセルテストが行われる第1メモリセルテスト工程の結果に基づいて、前記メモリ部における第1メモリセル群を、前記冗長メモリ部の第1冗長メモリセル群に置換するステップと、
(B)前記第1冗長メモリセル群に置換された前記半導体記憶装置に対し前記第1メモリセルテスト工程とは異なる環境下で複数のメモリセルテストが行われる第2メモリセルテスト工程を行うステップと、
(C)前記第2メモリセルテスト工程の結果に基づいて、前記第1メモリセル群とは異なる第2メモリセル群を、前記第1冗長メモリセル群とは異なる第2冗長メモリセル群に置換するステップと、
を具備する
メモリセルテスト方法。 - 前記(B)ステップは、
(b1)前記第1冗長メモリセル群に他のメモリセル群と異なる情報を書き込むステップと、
(b2)前記半導体記憶装置の全アドレスに書き込まれた情報を読み出すステップと、
(b3)前記(b2)ステップにおいて前記異なる情報が読み出されたアドレスを前記第1メモリセルテスト工程後に置換されたアドレスとして判定するステップと、
を備える請求項5に記載のメモリセルテスト方法。 - 前記(B)ステップは、前記第1メモリセルテスト工程後に置換されたアドレス数を計数するステップを更に備え、
前記(C)ステップは、前記アドレス数に基づいて前記第2冗長メモリセル群を特定するステップを備える
請求項5に記載のメモリセルテスト方法。 - 前記(A)ステップは、予め設定された優先順位に従って、前記メモリセル群を前記冗長メモリセル群に置換するステップを備え、
前記(C)ステップは、前記アドレス数と予め用意された冗長メモリセル群の数に基づいて、前記第1メモリセルテスト工程後に置換された冗長メモリセル群の数を算出するステップと、前記算出された冗長メモリセル群の数と前記優先順位とに基づいて、前記第2冗長メモリセル群を特定するステップとを備える
請求項5に記載のメモリセルテスト方法。 - 前記(b1)ステップは、
前記第1冗長メモリセル群にアクセス可能な通常モードにおいて、前記半導体記憶装置の全アドレスに第1情報を書き込むステップと、
前記第1冗長メモリセル群へのアクセスが禁止される冗長回路不活性モードにおいて、前記半導体記憶装置の全アドレスに前記第1情報とは異なる第2情報を書き込むステップとを備え、
前記(b2)ステップは、前記通常モードにおいて前記半導体記憶装置の全アドレスに書き込まれた情報を読み出すステップを備える
請求項6に記載のメモリセルテスト方法。
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2008
- 2008-10-03 US US12/244,926 patent/US7903482B2/en not_active Expired - Fee Related
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