DE19808347B4 - Integrierter Speicher - Google Patents

Abstract

Integrierter Speicher
mit an Kreuzungspunkten von Wortleitungen (WL) und Bitleitungen (BL) angeordneten Speicherzellen (MC) zum Speichern von Bits, wobei jeweils mehrere der Bits ein Byte (B) bilden und wobei jeweils mehrere der Bytes ein Wort (W) bilden, mit Wortauswahlleitungen (W0, W1, ..., W8) zur Auswahl aller Bitleitungen (BL) je eines Wortes,
mit Byteauswahlleitungen (CSL0...35) zur Auswahl aller Bitleitungen (BL) je eines Bytes,
mit einem Spaltendecoder (CDEC), der über jeweils eine der Wortauswahlleitungen (W0, W1, ..., W8) mit einem zugeordneten Maskierungsdecodern (10) verbunden ist, an den die Byte-Auswahlleitungen (CSL0...35) des entsprechenden Wortes angeschlossen sind,
mit lokalen Schreib-/Leseverstärker (SA), die jeweils mit einer Bitleitung (BL) verbunden sind und die über die der Bitleitung zugeordnete Byteauswahlleitung (CSL0...35) aktiviert werden,
mit globalen Schreib-/Leseverstärkern (SSA), die mit lokalen Schreib-/Leseverstärkern (SA) je eines Wortes verbunden sind und jeweils ein 1-Bit-Farbregister (C0; C1) und ein Maskierungsregister (M0; M1) unmittelbar benachbart aufweisen, mit...

Description

• Die Erfindung betrifft einen integrierten Speicher mit an Kreuzungspunkten von Wortleitungen und Bitleitungen angeordneten Speicherzellen zum Speichern von Datenbits.
• Bei derartigen Speichern sind mehrere Bits zu Bytes und mehrere Bytes zu jeweils einem Wort zusammengefaßt. Dabei ist ein Wort die Datenbreite des Speicher-Interfaces, das heißt, es können gleichzeitig Daten mit der Breite eines Speicherwortes in den Speicher hineingeschrieben bzw. aus ihm ausgelesen werden.
• Bei Grafikanwendungen kommt es vor, daß ein Bildschirm ganzflächig ein- und dieselbe Farbe anzeigen soll. Dem Bildschirm ist ein integrierter Speicher zugeordnet, dessen Speicherinhalt zur Erzeugung der Darstellung auf dem Bildschirm jeweils ausgelesen wird. Um auf dem Bildschirm ganzflächig dieselbe Farbe anzuzeigen, ist es erforderlich, an alle Adressen des Speichers dasselbe Speicherwort einzuschreiben. Hierzu ist es möglich, das entsprechende Wort dauerhaft dem Interface des Speichers zuzuführen und nacheinander durch entsprechende Adressierung den gesamten Speicher damit zu beschreiben. Allerdings kann es erwünscht sein, bestimmte im Speicher gespeicherte Informationen dabei nicht zu überschreiben. Man spricht in diesem Zusammenhang von "Maskierung".
• Im Datenblatt MT41LC256k32D4(S) der Firma Micron von Juli 1996, S. 21–23, ist ein 256 k × 32 SGRAM (Synchronous Graphics RAM) beschrieben, das eine byteweise Maskierung über entsprechende Maskierungssignale zuläßt. Beim Einschreiben eines Datenwortes können beliebige Bytes des Wortes durch die Maskierungssignale maskiert werden, so daß nur die nicht-maskierten Bytes des Wortes in die entsprechenden Speicherzellen des Speichers eingeschrieben werden.
• Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher mit der beschriebenen Maskierungsfunktion anzugeben, bei dem die Maskierung durch die Maskierungssignale auf einfache Weise erfolgt.
• Diese Aufgabe wird mit einem integrierten Speicher gemäß Anspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
• Der erfindungsgemäße integrierte Speicher weist an Kreuzungspunkten von Wort- und Bitleitungen angeordnete Speicherzellen zum Speichern von Bits auf, wobei jeweils mehrere der Bits ein Byte und mehrere der Bytes ein Wort bilden. Er weist weiterhin Byte-Auswahlleitungen zur Auswahl aller Bitleitungen je eines Bytes auf sowie Maskierungssignale, die je einem Byte in wenigstens einem der Worte. zugeordnet sind. Ferner hat er einen Spaltendecoder mit Ausgängen, die mit je einer Wort-Auswahlleitung verbunden sind, von denen jede im adressierten Zustand eine gleichzeitige Auswahl aller Byte-Auswahlleitungen eines der Worte bewirkt, sofern keines der Maskierungssignale aktiv ist, wobei jedes Maskierungssignal im aktivierten Zustand die Auswahl der dem entsprechenden Byte zugeordneten Byte-Auswahlleitung des entsprechenden Wortes durch die adressierte Wort-Auswahlleitung verhindert.
• Mittels der Maskierungssignale erfolgt also eine Maskierung jeweils eines der Bytes des über den Spaltendecoder adressierten Wortes. Die Maskierung bewirkt, daß die Auswahl der entsprechenden Byte-Auswahlleitung unterdrückt wird. Auf diese Weise ist es möglich, bei einem in den Speicher einzuschreibenden Wort über die Maskierungssignale zu bestimmen, welche Bytes des Wortes in die entsprechenden Speicherzellen des Speichers geschrieben werden und welche nicht. Ist keines der Maskierungssignale aktiv, wird durch Adressierung über den Spaltendecoder jeweils ein komplettes Wort in den Speicher geschrieben werden. Dadurch, daß jedem Byte eine Byte-Auswahlleitung zugeordnet ist, ist es möglich, über die Maskierungssignale eine Auswahl der entsprechenden Bytes des jeweils adressierten Wortes zu verhindern. Ein Wort kann dann nicht mehr komplett, sondern nur noch teilweise (nämlich seine durch die Maskierungssignale nicht maskierten Bytes) in den Speicher eingeschrieben werden. Die Erfindung sieht vor, daß die Maskierungssignale in die Spaltendecodierung direkt eingreifen. Hierdurch ergibt sich eine einfache Realisierung, die wenig Platz erfordert und eine schnelle Spaltendecodierung sowohl bei aktiven als auch bei inaktiven Maskierungssignalen ermöglicht.
• Nach einer Weiterbildung der Erfindung dient jede der Byte-Auswahlleitungen zur Aktivierung von lokalen Schreib-/Leseverstärkern, über die Daten von und zu den zugehörigen Bitleitungen übertragen werden. Dabei verhindert jedes Maskierungssignal im aktivierten Zustand eine Aktivierung der dem entsprechenden Byte zugeordneten lokalen Schreib-/Leseverstärker über die jeweils adressierte Wort-Auswahlleitung durch Unterdrückung der Auswahl der entsprechenden Byte-Auswahlleitung.
• In Abhängigkeit vom Maskierungssignal erfolgt also eine Deaktivierung der lokalen Schreib-/Leseverstärker des jeweils adressierten Wortes. Hierdurch können keine Daten mehr von den globalen Schreib-/Leseverstärkern zu den Bitleitungen und von dort in die entsprechenden Speicherzellen oder in umgekehrter Richtung übertragen werden.
• Nach einer Weiterbildung weist der integrierte Speicher wenigstens eine redundante Byte-Auswahlleitung auf, über die redundante Bitleitungen eines Bytes auswählbar sind und die zum Ersetzen einer der Byte-Auswahlleitungen mit den zugehörigen Bitleitungen dient. Der Speicher weist weiterhin einen redundanten Maskierungsdecoder zum Erzeugen eines redundanten Maskierungssignals auf, in dessen Abhängigkeit im Falle ihrer Adressierung eine Auswahl der redundanten Byte-Auswahlleitung verhindert wird. Dabei wird dem redundanter Maskierungsdecoder wenigstens ein Teil der Maskierungssignale zugeführt. Der redundante Maskierungsdecoder gibt an seinem Ausgang das der zu ersetzenden Byte-Auswahlleitung zugeordnete Maskierungssignal als redundantes Maskierungssignal für die redundante Byte-Auswahlleitung aus.
• Sollte eine der Byte-Auswahlleitungen bzw. eine der ihr zugeordneten Bitleitungen defekt sein, kann sie durch die redundante Byte-Auswahlleitung mit den entsprechenden redundanten Bitleitungen adressenmäßig ersetzt werden. Über die entsprechende Spaltenadresse wird dann statt der defekten Byte-Auswahlleitung die redundante Byte-Auswahlleitung selektiert. Das redundante Maskierungssignal, das erfindungsgemäß mit dem Maskierungssignal der ersetzten Byte-Auswahlleitung übereinstimmt, ermöglicht es, daß die erfindungsgemäße Maskierung auch bei Einsatz der redundanten Byte-Auswahlleitung funktioniert.
• Nach einer Weiterbildung sind jeweils mehrere der Worte zu Wortblöcken zusammengefaßt. Jedes Maskierungssignal ist je einem der Bytes einer bestimmten Position innerhalb jedes der Wortblöcke zugeordnet. Die redundante Byte-Auswahlleitung dient nur zum Ersetzen solcher Byte-Auswahlleitungen, die einen Byte an einer bestimmten Position innerhalb eines beliebigen der Worte zugeordnet sind. Dem redundanten Maskierungsdecoder werden nur diejenigen Maskierungssignale zugeführt, die der bestimmten Byteposition innerhalb eines beliebigen der Worte zugeordnet sind.
• Diese Weiterbildung hat den Vorteil, daß die Decodierung innerhalb des redundanten Maskierungsdecoderss, mittels derer aus den zugeführten Maskierungssignalen das redundante Maskierungssignal generiert wird, weniger aufwendig ist, als wenn dem redundanten Maskierungsdecoder sämtliche Maskie rungssignale für alle Bytepositionen zugeführt würden. Diese Einschränkung auf eine bestimmte Byteposition bedeutet keinen Nachteil, da in der Praxis ohnehin eine Vielzahl von redundanten Byteauswahlleitungen notwendig sind.
• Nach einer Weiterbildung weist der Speicher einen Redundanzdecoder mit Speicherelementen zum Speichern der Adresse der durch die redundante Byte-Auswahlleitung zu ersetzenden Byte-Auswahlleitung auf. Dabei führt der redundante Maskierungsdecoder die Zuordnung eines der ihm zugeführten Maskierungssignale zum redundanten Maskierungssignal unter Auswertung der durch die Speicherelemente gespeicherten Adresse durch.
• Die Erzeugung des redundanten Maskierungssignals durch den redundanten Maskierungsdecoder erfolgt also in Abhängigkeit von der im Redundanzdecoder programmierten Adresse. Es muß also keine von der Programmierung des Redundanzdecoders unabhängige Programmierung des redundanten Maskierungsdecoders erfolgen. Es sind auch keine zusätzlichen Programmierschritte durch den Benutzer des Speichers notwendig, vielmehr "programmiert" sich der redundante Maskierungsdecoder selbsttägig.
• Nach einer Weiterbildung erfolgt die Zuordnung der Maskierungssignale zum redundanten Maskierungssignal durch den redundanten Maskierungsdecoder unter Auswertung nur derjenigen Bits der von den Speicherelementen gespeicherten Adresse, die angeben, innerhalb des wievielten Wortes innerhalb eines beliebigen der Wortblöcke eine Byte-Auswahlleitung durch die redundante Byte-Auswahlleitung jeweils ersetzt wurde.
• Da dem redundanten Maskierungsdecoder nur diejenigen Maskierungssignale zugeführt werden, die jeweils derselben Byteposition in jedem der Worte entsprechen, kann das jeweils zutreffende Maskierungssignal durch Identifikation desjenigen Wortes, dessen Byte zu ersetzen ist, zugeordnet werden. Hierfür sind die genannten Adreßbits ausreichend. Es ergibt sich somit ein besonders einfacher Aufbau des redundanten Maskierungsdecoders.
• Nach einer Weiterbildung weist der Speicher für jede Byteposition innerhalb eines beliebigen der Worte wenigstens eine redundante Byte-Auswahlleitung und einen entsprechenden redundanten Maskierungsdecoder der beschriebenen Art auf, wobei jedem Generator jeweils nur die der jeweiligen Byteposition entsprechenden Maskierungssignale zugeführt werden.
• Durch Wahl der entsprechenden redundanten Byte-Auswahlleitung läßt sich dann eine defekte Byte-Auswahlleitung mit beliebiger Position innerhalb eines Wortes ersetzen. Es muß nur darauf geachtet werden, daß die Bytepositionen jeweils übereinstimmen, so daß dem redundanten Maskierungsdecoder die richtigen Maskierungsignale zugeführt werden.
• Nach einer Weiterbildung weisen die redundanten Maskierungsdecoderen flüchtige Speichereinheiten auf zum Speichern der Zuordnung des redundanten Maskierungssignals zu einem der jeweils zugeführten Maskierungssignale nach erfolgter Auswertung der von den Speicherelementen gespeicherten Adreßbits.
• Dies hat den Vorteil, daß die Auswertung der von den Speicherelementen gespeicherten Adressen des Redundanzdecoders durch den redundanten Maskierungsdecoder nur jeweils einmal erfolgen muß und nicht bei jeder Adressierung der redundanten Byte-Auswahlleitung. Dies führt zu einem Zeitgewinn bei der Adressierung. Die einmalige Auswertung der im Redundanzdecoder gespeicherten Adressen und das anschließende Speichern in den flüchtigen Speichereinheiten des redundanten Maskierungsdecoders kann beispielsweise bei der Inbetriebnahme des Speichers im Rahmen einer Initialisierung erfolgen.
• Nach einer Weiterbildung weist der Speicher globale Schreib-/Leseverstärkern auf, über die in einer ersten Betriebsart des Speichers jeweils Daten zwischen einem Anschluß des Spei chers und wenigstens einem lokalen Schreib-/Leseverstärker übertragen werden, über den die Daten jeweils zu einer der Bitleitungen übertragen werden. Unmittelbar benachbart zu jedem globalen Schreib-/Leseverstärker ist ein 1-Bit-Farbregister angeordnet, dessen Inhalt in einer zweiten Betriebsart des Speichers über den entsprechenden globalen Schreib-/Leseverstärker zu wenigstens einem der lokalen Schreib-/Leseverstärker übertragen wird.
• Dies hat den Vorteil, daß die Signallaufzeiten beim Übertragen des Inhalts der Farbregister über den entsprechenden globalen Verstärker zu den Bitleitungen minimal sind.
• Nach einer Weiterbildung ist unmittelbar benachbart zu jedem globalen Schreib-/Leseverstärker ein Maskierungsregister angeordnet zum Speichern eines Maskierungsbits, in dessen Abhängigkeit der globale Schreib-/Leseverstärker beim Auslesen des entsprechenden Farbregisters deaktiviert wird, so daß dessen Inhalt nicht zu einem der lokalen Schreib-/Leseverstärker übertragen wird.
• Im Gegensatz zu den Maskierungssignalen, die eine byteweise Maskierung ermöglichen, ermöglichen die Maskierungsbits eine bitweise Maskierung. Indem sie direkt auf die globalen Schreib-/Leseverstärker wirken, wird ein Zugriff auf die entsprechenden Bitleitungen bzw. Speicherzellen unterbunden. Ebenso wie die 1-Bit-Farbregister hat die benachbarte topologische Anordnung der 1-Bit-Maskierungsregister zum jeweiligen globalen Verstärker den Vorteil, daß die Signallaufzeiten von ihnen zu den globalen Schreib-/Leseverstärkern, die sie gegebenenfalls deaktivieren sollen, minimal sind.
• Die Erfindung wird im folgenden anhand der Figuren näher erläutert, die Ausführungsbeispiele der Erfindung zeigen. Es zeigen:
• 1 ein Ausführungsbeispiel des integrierten Speichers,
• 2 ein Detail aus 1, das die Spaltendecodierung betrifft,
• 3 ein Detail aus 2, das einen Maskierungsdecoder betrifft,
• 4 einen Wortblock, der in einer Blockschreiben-Betriebsart gleichzeitig in den Speicher geschrieben wird,
• 5 ein Detail aus 1, das die Auswahl einer redundanten Byte-Auswahlleitung betrifft,
• 6 ein Detail aus 5, das einen redundanten Maskierungsdecoder betrifft,
• 7 die topologische Anordnung zweier globaler Schreib-/Leseverstärker und zugehöriger 1-Bit-Farb- und Maskierungsregister, und
• 8 ein Detail aus 7, betreffend einen der globalen Schreib-/Leseverstärker.
• 1 zeigt ein Ausführungsbeispiel des erfindungsgemäßen Speichers. Dieser weist Wortleitungen WL und Bitleitungen BL auf, an deren Kreuzungspunkten Speicherzellen MC angeordnet sind, die zum Speichern je eines Datenbits dienen. Die Wortleitungen WL sind über einen Zeilendecoder WDEC durch Anlegen von Zeilenadressen WADR adressierbar. Die Bitleitungen BL sind über einen Spaltendecoder CDEC durch Anlegen von Spaltenadressen CADR in einer Weise adressierbar, auf die weiter unten noch eingegangen wird. Der Übersichtlichkeit wegen sind lediglich nur zwei Wortleitungen WL sowie einige Bitleitungen BL dargestellt. Wegen der besseren Darstellbarkeit wurden in der 1 jeweils acht der Bitleitungen BL, die einem Byte B zugeordnet sind, zusammengefaßt dargestellt.
• Jede Bitleitung BL ist mit einem lokalen Schreib-/Leseverstarker SA verbunden, der zum Verstärken von aus den Speicherzellen MC ausgelesenen Signalen dient. Die jeweils acht Bitleitungen BL eines Bytes B sind über je eine Byte-Auswahlleitung CLS0, CSL1, ..., CSL35 gleichzeitig auswählbar. Sie liefern acht mal ein Bit aus den gleichzeitig über den Zeilendecoder WDEC adressierten Speicherzellen, also ein Byte.
• In einer Normalbetriebsart können in den Speicher über externe Anschlüsse I/O und globale Schreib-/Leseverstärker SSA sowie externe Bitleitungen EBL jeweils 32 Bit, entsprechend einem Wort W, gleichzeitig in den Speicher eingeschrieben oder aus ihm ausgelesen werden. Hierzu weist der Speicher 32 externe Anschlüsse I/O und pro externem Anschluß je einen globalen Schreib-/Leseverstärker SSA und je eine externe Bitleitung EBL auf. Die übertragbare Datenwortbreite beträgt in der Normalbetriebsart somit 32 Bit, ein Speicherwort W besteht also aus 4 Bytes.
• Die Bitleitungen BL sind zu Gruppen von je 32 zusammengefaßt. In der Normalbetriebsart werden durch eine Spaltenadresse CADR alle 32 Bitleitungen einer dieser Gruppen adressiert. Dies erfolgt dadurch, daß die entsprechenden Byte-Auswahlleitungen CSL0...3, CSL4...7, ..., CSL32...35 der Gruppen von je 32 Bitleitungen in der Normalbetriebsart jeweils gleichzeitig aktiv werden. Dies wird anhand von 2 weiter unten noch weiter erläutert.
• Um Worte der Breite 32 Bit von und zum Speicher übertragen zu können, ist jede externe Bitleitung EBL mit je einem lokalen Schreib-/Leseverstärker SA aus jeder Bitleitungsgruppe von jeweils 32 Bitleitungen verbunden. Welche der Bitleitungsgruppen beim Lesen ein Datenwort W liefert bzw. in welche Bitleitungsgruppe beim Schreiben ein Datenwort W eingeschrieben wird, wird durch die Spaltenadresse CADR festgelegt. Abhängig von dieser wird über den Spaltendecoder CDEC eine der jeweiligen Bitleitungsgruppe zugeordnete Wortauswahlleitung W0, W1, ..., W8 ausgewählt. Die Wortauswahlleitungen sind mit je einem Maskierungsdecoder 10 verbunden, an dessen Ausgängen die Byte-Auswahlleitungen CSL0...35 angeschlossen sind. Allen Maskierungsdecodern 10 wird ein Blockschreiben-Signal BW zugeführt, welches bestimmt, ob sich der Speicher in der Normalbetriebsart oder in einer Blockschreiben-Betriebsart befindet.
• In der Normalbetriebsart werden bei Auswahl einer der Wort-Auswahlleitungen alle zugehörigen Byte-Auswahlleitungen ausgewählt. Beispielsweise werden bei Auswahl der ersten Wort-Auswahlleitung W0 die zugehörigen Byte-Auswahlleitungen CSL0, 1, ... 3 ausgewählt. Ist eine Byte-Auswahlleitung ausgewählt, bewirkt dies eine Aktivierung aller acht lokalen Schreib-/Leseverstärker SA des jeweiligen Bytes, so daß über diese Daten zwischen den externen Bitleitungen EBL und den Bitleitungen BL übertragen werden können.
• Den Maskierungsdecodern 10 werden außerdem jeweils vier Maskierungssignale DQ0...3, DQ4...7, ..., DQ28...31 zugeführt. 4 zeigt, daß beim integrierten Speicher dieses Ausführungsbeispiels jeweils vier Byte B, die jeweils acht ausgewählten Bitleitungen BL zugeordnet sind, zu einem Wort W zusammengefaßt sind. Vier der Worte, also zweiunddreißig Bytes B bilden einen Wortblock WB. Jedem der Bytes B innerhalb des Wortblocks WB ist eines der zweiunddreißig Maskierungssignale DQ0...31 zugeordnet.
• In 1 ist ebenfalls die Zuordnung der jeweils acht Bitleitungen BL zu einem Byte B, von vier Bytes B zu einem Wort W und von jeweils acht Worten W zu einem Wortblock WB eingezeichnet. Diese Zuordnung setzt sich mit aufsteigenden Spaltenadressen CADR fort. Die zweiunddreißig Maskierungssignale DQ0...31 sind je einem der Byte-Auswahlleitungen CSL0...31 in jedem der Wortblöcke WB zugeordnet. So sind die ersten vier Maskierungssignale DQ0...3 sowohl den ersten vier Bytes B des ersten Wortblockes WB bzw. den entsprechenden Byte-Auswahlleitungen CSL0...3 zugeordnet als auch den ersten vier Bytes innerhalb des zweiten Wortblocks WB bzw. den entsprechenden Byte-Auswahlleitungen CSL32...35.
• Ist eines der Maskierungssignale DQ0...31 in der Blockschreiben-Betriebsart (auf die weiter unten noch eingegangen wird) aktiviert, bewirkt dies bei Auswahl der entsprechenden Wort-Auswahlleitung W0...8, daß die diesem Maskierungsignal zugeordnete Byte-Auswahlleitung CS0...35 nicht ausgewählt wird. Die zugehörigen lokalen Schreib-/Leseverstärker SA werden dann nicht aktiviert, so daß keine Daten von den externen Bitleitungen EBL zu den entsprechenden Bitleitungen BL dieses Bytes übertragen werden können. Dieser Vorgang der Maskierung wird im folgenden anhand der 2 genauer erläutert.
• 2 zeigt eine der Wortleitungen WL und die Bitleitungen BL der ersten beiden Bytes B des ersten Wortblockes WB sowie den ihnen zugeordneten Maskierungsdecoder 10 aus 1. Dem Maskierungsdecoder 10 wird vom Spaltendecoder CDEC das Wort-Auswahlleitung W0 zugeführt. Außerdem wird ihm das Blockschreiben-Signal BW, das zur Festlegung der Betriebsart dient, sowie die drei ersten Maskierungssignale DQ0...3 zugeführt. Als Ausgangssignale liefert er die ersten vier Byte-Auswahlleitunge CSL0...3. Am Kreuzungspunkt der Wortleitung WL mit den Bitleitungen BL ist je eine DRAM-Speicherzelle MC angeordnet. Jede Speicherzelle MC weist einen Auswahltransistor T, dessen Gate mit der Wortleitung WL verbunden ist und einen zwischen dem Auswahltransistor T und Masse angeordneten Speicherkondensator C auf. Jede der Bitleitungen BL weist eine große Zahl derartiger Speicherzellen MC an Kreuzungspunkten mit weiteren Wortleitungen WL auf, die in 2 nicht dargestellt sind.
• Jede Bitleitung BL ist über einen der lokalen Schreib-/Leseverstärker SA mit je einer der externen Bitleitungen EBL und über diese und je einem der globalen Schreib-/Lese verstärker SSA mit einem der externen Anschlüsse I/O verbunden. Alle acht lokalen Schreib-/Leseverstärker SA, die den Bitleitungen BL eines Bytes B zugeordnet sind, wird eine der Byte-Auswahlleitungen CSL0...3 zugeführt, wobei dies in 2 nur für die beiden ersten Byte-Auswahlleitungen OSL0, CSL1 dargestellt wurde. Die jeweilige Byte-Auswahlleitung bewirkt eine Aktivierung der lokalen Schreib-/Leseverstärker SA, sobald sie über die Wort-Auswahlleitung W0 ausgewählt wird. Ansonsten ist der lokale Verstärker deaktiviert.
• 3 ist ein Teil des Maskierungsdecoders 10 aus 2 zu entnehmen. Dargestellt ist, wie die ersten beiden Byte-Auswahlleitungen OSL0, CSL1. in Abhängigkeit des Blockschreiben-Signals BW und der ihnen zugeordneten Maskierungssignale DQ0, DQ1 von der Wort-Auswahlleitung W0 ausgewählt werden. Hat das Blockschreiben-Signal BW einen niedrigen Pegel (Masse), befindet sich der Speicher in der Normalbetriebsart. In der Normalbetriebsart werden alle der über den Spaltendecoder CDEC ausgewählten Wort-Auswahlleitung W0 zugeordneten Byte-Auswahlleitungen CSL0, CSL1 ausgewählt, und zwar unabhängig vom Zustand der ihnen zugeordneten Maskierungssignale DQ0, DQ1. Befindet sich der Speicher dagegen in der Blockschreiben-Betriebsart, hat das Blockschreiben-Signal BW einen hohen Pegel und es werden bei Auswahl der Wort-Auswahlleitung W0 nur diejenigen zugehörigen Byte-Auswahlleitungen CSL0, CSL1 ausgewählt, deren Maskierungssignal DEQ0, DEQ1 nicht aktiv ist. Dabei ist bei diesem Ausführungsbeispiel ein Maskierungssignal aktiv, wenn es einen niedrigen Pegel, also Massepegel, aufweist.
• Um die soeben beschriebene logische Funktion zu realisieren, weist der in 3 ausschnittsweise dargestellte Maskierungsdecoder 10 für jede Byte-Auswahlleitung CSL0, CSL1 ein ODER-Gatter OR0, OR1 auf, mit dessen Ausgang es verbunden ist. Ein erster Eingang jedes ODER-Gatters OR0, OR1 ist mit dem Ausgang je eines UND-Gatters AND0, AND1 verbunden. Ein erster Eingang jedes UND-Gatters ist mit der Wort- Auswahlleitung W0 verbunden, ein zweiter Eingang mit dem Blockschreiben-Signal BW und ein dritter Eingang mit dem jeweiligen Maskierungssignal DQ0, DQ1. Ein zweiter Eingang jedes ODER-Gatters OR0, OR1 ist mit dem Ausgang eines weiteren UND-Gatters AND2 verbunden. Ein erster Eingang des weiteren UND-Gatters AND2 ist mit der Wort-Auswahlleitung W0 verbunden. Einem zweiten Eingang des weiteren UND-Gatters AND2 wird das über einen Inverter I invertierte Blockschreiben-Signal BW zugeführt.
• Nachdem vorstehend auf die Erzeugung der Signale auf den Byte-Auswahlleitungen CSL0...35 bzw. deren Auswahl eingegangen wurde, sollen nun noch weitere Einzelheiten des Speichers aus 1 beschrieben werden. In der Blockschreiben-Betriebsart ist es möglich, ein auf den zweiunddreißig externen Bitleitungen EBL befindliches Datenwort W gleichzeitig in alle acht Worte W eines der Wortblöcke WB einzuschreiben. Dies geschieht dadurch, daß bei Anlegen einer Spaltenadresse CADR deren drei niedrigwertigste Adreßbits nicht durch den Spaltendecoder CDEC ausgewertet werden, sofern er anhand des ihm ebenfalls zugeführten Blockschreiben-Signals BW erkennt, daß sich der Speicher in der Blockschreiben-Betriebsart befindet. Die drei niedrigwertigsten Bits einer Spaltenadresse CADR ermöglichen gerade die Unterscheidung der einzelnen Worte W innerhalb eines Wortblocks WB. Dementsprechend werden bei ihrer Unterdrückung auf einmal alle sieben Wort-Auswahlleitungen W0...7 eines der Wortblöcke WB durch den Spaltendecoder CDEC ausgewählt. Ist dann keines der Maskierungssignale DQ0...31 aktiv, werden über die acht Wort-Auswahlleitunge W0...7 alle zweiunddreißig Byte-Auswahlleitungen CSL0...31 des ersten Wortblockes WB ausgewählt. Auf diese Weise kann ein über die globalen Schreib-/Leseverstärker SSA auf die externen Bitleitung EBL übertragenes Datenwort W gleichzeitig in acht Speicherworte W des Speichers geschrieben werden.
• Die zweiunddreißig Maskierungssignale DQ0...31 ermöglichen es, beliebige Bytes B innerhalb jedes der Wortblöcke WB zu mas kieren. Die Maskierung bewirkt, das die entsprechenden Speicherzellen MC nicht mit dem maskierten Byte auf den externen Bitleitungen EBL überschrieben wird.
• Wie im folgenden anhand der 7 und 8 erläutert, werden in der Blockschreiben-Betriebsart die zweiunddreißig externen Anschlüsse I/O nicht zur Zuführung des einzuschreibenden Datenwortes benötigt. Sie dienen in der Blockschreiben-Betriebsart statt dessen der Zuführung der zweiunddreißig Maskierungssignale DQ0...31, deren Zuführung in der Normalbetriebsart überflüssig ist. Somit sind keine zusätzlichen externen Anschlüsse für die Zuführung der Maskierungssignale notwendig.
• 7 ist zu entnehmen, daß jedem globalen Schreib-/Leseverstärker SSA, der einerseits mit einem der externen Anschlüsse I/O, und andererseits mit einer der externen Bitleitungen EBL verbunden ist, ein 1-Bit-Farbregister C0; C1 und ein 1-Bit-Maskierungsregister M0; M1 zugeordnet ist. 7 zeigt die topologische Anordnung dieser Register und der zugehörigen globalen Schreib-/Leseverstärker SSA für zwei der zweiunddreißig globalen Schreib-/Leseverstärker SSA. Die Register C0, M0; C1, M1 sind dem jeweiligen globalen Schreib-/Leseverstärker SSA unmittelbar benachbart, so daß Signallaufzeiten zwischen den Registern und dem Verstärker praktisch zu vernachlässigen sind.
• Anhand 8 wird nun für einen der globalen Schreib-/Leseverstärker SSA die Funktion des Farbregisters C0 und des Maskierungsregisters M0 erläutert. Der globale Schreib-/Leseverstarker SSA ist einerseits über einen Multiplexer MUX mit einem der externen Anschlüsse I/O und mit dem Farbregister C0 und andererseits mit einer der externen Bitleitungen EBL verbunden. Der Multiplexer MUX wird über das Blockschreiben-Signal BW gesteuert. In der Normalbetriebsart können Daten über den Multiplexer MUX zwischen dem externen Anschluß I/O und dem Verstärker SSA übertragen werden. In der Blockschrei ben-Betriebsart, wenn das Blockschreiben-Signal BW einen hohen Pegel aufweist, kann der Inhalt des Farbregisters C0 über den Multiplexer zum globalen Verstärker SSA übertragen werden. Ein Aktivierungseingang AKT des globalen Schreib-/Leseverstärkers SSA ist mit dem Ausgang eines ODER-Gatters OR verbunden. Ein erster Eingang des ODER-Gatters OR ist über einen Inverter I mit dem Blockschreiben-Signal BW verbunden und ein zweiter Eingang mit einem Ausgang des Maskierungsregisters M0.
• Befindet sich der Speicher in der Normalbetriebsart, das heißt das Blockschreiben-Signal BW hat einen niedrigen Pegel, ist der Pegel am Aktivierungseingang AKT hoch und der globale Schreib-/Leseverstärker SSA somit aktiviert. Er kann dann vom Multiplexer gelieferte Daten zur externen Bitleitung EBL übertragen. Befindet sich der Speicher dagegen in der Blockschreiben-Betriebsart, bei der das Blockschreiben-Signal BW einen hohen Pegel aufweist, ist der Verstärker SSA nur aktiviert, wenn im Maskierungsregister M0 eine "1" gespeichert ist. In diesem Fall kann das im Farbregister C0 gespeicherte Bit über den Multiplexer MUX und den Verstärker SSA zur externen Bitleitung EBL übertragen werden. Ist dagegen im Maskierungsregister M0 eine logische "0" gespeichert, ist der globale Verstärker SSA in der Blockschreiben-Betriebsart ständig deaktiviert, so daß der Inhalt des Farbregisters C0 nicht zur externen Bitleitung EBL übertragen werden kann. Die gleichzeitig über den Spaltendecoder CDEC ausgewählte Bitleitung BL erhält in diesem Fall also kein neu einzuschreibendes Datum, so daß der Inhalt der jeweils selektierten Speicherzelle MC erhalten bleibt und durch den lokalen Schreib-/Leseverstärker SA auf dem Fachmann bekannte Weise in die Speicherzelle verstärkt zurückgeschrieben wird.
• Während also die Maskierungssignale DQ0...31 eine byteweise Maskierung in der Blockschreiben-Betriebsart ermöglichen, ermöglichen die Maskierungsregister M0, M1 eine bitweise Maskierung. Der Inhalt der Farbregister C0, C1 und Maskierungs register M0, M1 wird in diese zu Beginn der Blockschreiben-Betriebsart über die externen Anschlüsse I/O eingeschrieben.
• 1 zeigt noch weitere Komponenten, auf die bisher noch nicht eingegangen wurde. Zum Ersetzen einer defekten, einem Byte B zugeordneten Bitleitungsgruppe von acht Bitleitungen BL weist der erfindungsgemäße Speicher acht redundante Bitleitungen RBL mit entsprechenden lokalen Schreib-/Leseverstärkern SA auf.
• Bei Anlegen einer Spaltenadresse CADR einer defekten Byteauswahlleitung wird über einen auf diese Adresse programmierten Redundanzdecoder RDEC eine redundante Byte-Auswahlleitung RCSL ausgewählt, die die lokalen Verstärker SA der redundanten Bitleitungen RBL aktiviert. Gleichzeitig sorgt der Redundanzdecoder RDEC dafür, daß die Byte-Auswahlleitung CSL0, CSL4...28 mit der entsprechenden Adresse nicht durch den Spaltendecoder CDEC ausgewählt wird.
• Eine derartige Spaltenredundanz, bei der eine oder mehrere Bitleitungen adressenmäßig durch redundante Leitungen ersetzt werden einschließlich der Gestaltung eines Redundanzdecoders sowie der Unterdrückung der Auswahl der jeweils zu ersetzenden Leitungen ist dem Fachmann hinlänglich bekannt. Im folgenden wird daher nur auf die für die Erfindung wesentlichen Eigenarten eingegangen.
• Um auch im Redundanzfall, das heißt in dem Fall, in dem defekte Bitleitungen BL durch die redundanten Bitleitungen RBL ersetzt werden, die zuvor beschriebene byteweise Maskierung in der Blockschreiben-Betriebsart vornehmen zu können, weist der Speicher in 1 einen redundanten Maskierungsdecoder 20 auf, dem das Ausgangssignal des Redundanzdecoder RDEC zugeführt wird. Dem redundanten Maskierungsdecoder 20 wird das Blockschreiben-Signal BW sowie die Maskierungssignale DQ0, DQ4, ..., DQ28 zugeführt, die dem jeweils ersten Byte B innerhalb der acht Worte W jedes Wortblockes WB zugeordnet sind.
• Die Funktion des redundanten Maskierungsdecoders 20 wird weiter unten anhand der 5 und 6 erläutert.
• Die in 1 dargestellten redundanten Bitleitungen RBL dienen nur zum Ersetzen derjenigen Bitleitungen BL innerhalb eines beliebigen der Wortblöcke WB, die einem der dem redundanten Maskierungsdecoder 20 zugeführten Maskierungssignale DQ0, DQ4, ..., DQ28 zugeordnet sind. Nicht dargestellt wurde, daß der Speicher eine große Zahl derartiger redundanter Bitleitungsgruppen mit zugehörigen redundanten Maskierungsdecodern 20 enthält. In Wirklichkeit enthält der Speicher in 1 für jede der vier Bytepositionen innerhalb der Worte W wenigstens eine Gruppe von redundanten Bitleitungen RBL und einen zugehörigen redundanten Maskierungsdecoder 20, dem jeweils die entsprechenden acht Maskierungssignale für diese Byteposition innerhalb der Worte W jedes Wortblockes WB zugeführt werden.
• Bei Anlegen einer Wortadresse CADR, auf die der Redundanzdecoder RDEC programmiert ist, wird das Signal RCSL am Ausgang des Redundanzdecoders aktiviert (sofern keine Maskierung erfolgt). Dieses deaktiviert dann alle Byte-Auswahlleitungen CSL0, CSL4...28, die der entsprechenden Byteposition zugeordnet ist. So wird verhindert, daß die zu ersetzende Byte-Auswahlleitung über den Spaltendecoder CDEC, an dem ebenfalls die Wortadresse CADR anliegt, ausgewählt wird. Diese Deaktivierung ist in 1 nicht dargestellt.
• 5 zeigt den Redundanzdecoder RDEC aus 1 und den redundanten Maskierungsdecoder 20. Dem Redundanzdecoder RDEC wird die Spaltenadresse CADR zugeführt. Er enthält Speicherelemente F in Form von auftrennbaren Verbindungen, sogenannten Fuses, zur Einstellung der Spaltenadresse der jeweils zu ersetzenden Bitleitungsgruppe. Der Redundanzdecoder RDEC weist eine Vergleichseinrichtung COMP auf, die einen Vergleich der jeweils anliegenden Spaltenadresse CADR mit der von den Speicherelementen F gespeicherten Adresse durchführt. Erkennt die Vergleichseinrichtung COMP eine Übereinstimmung der beiden Adressen, aktiviert sie eine Leitung RCSL*. Diese ist über einen n-Kanal-Transistor T mit der redundanten Byte-Auswahlleitung RCSL verbunden. Das Gate des Transistors T ist mit einem redundanten Maskierungssignal RQ verbunden, das ein Ausgangssignal des redundanten Maskierungsdecoders 20 bildet. Auf diesen wird weiter unten noch bezüglich 6 eingegangen. Die redundante Byte-Auswahlleitung RCSL wird maskiert, das heißt trotz Adressierung über die Spaltenadresse CADR nicht ausgewählt, wenn das redundante Maskierungssignal RQ einen niedrigen Pegel aufweist und somit der Transistor T sperrt. Erfindungsgemäß ist es vorgesehen, daß das redundante Maskierungssignal RQ mit demjenigen Maskierungssignal DQ0...31 übereinstimmt, daß der jeweils durch die redundante Byte-Auswahlleitung RCSL ersetzten Byte-Auswahlleitung CSL0...35 zugeordnet ist.
• In 5 sind nur drei der Speicherelemente F dargestellt. Wie bereits erwähnt, sind bei diesem Ausführungsbeispiel die Speicherelemente F sogenannte Fuses. Das in 5 dunkel dargestellte Speicherelement F ist eine intakte Fuse, während die beiden hell dargestellten Speicherelemente F eine "geschossene" Fuse darstellen. Letztere Fuses sind bei der Programmierung des Redundanzdecoders RDEC mittels eines Laserstrahls oder eines Überspannungsimpulses durchtrennt worden. Die drei in 5 dargestellten Fuses sind den drei niedrigwertigsten Adreßbits A0, A1, A2 der Spaltenadresse CADR zugeordnet. Diese drei niedrigwertigsten Adreßbits geben an, innerhalb des wievielten Wortes W eines Wortblockes WB eine Ersetzung durch die redundanten Bitleitungen RBL vorgenommen worden ist. Wie im folgenden anhand 6 erläutert wird, wird diese Information dazu genutzt, innerhalb des redundanten Maskierungsdecoders 20 festzustellen, welches der diesem zugeführten Maskierungssignale DQ0, DQ4, ..., DQ28 als redundantes Maskierungssignal RQ an seinem Ausgang ausgegeben wird.
• 6 zeigt den redundanten Maskierungsdecoder 20 aus 5. Er liefert an seinem Ausgang das redundante Maskierungssignal RQ, dem ein ODER-Gatter OR vorgeschaltet ist. Ein erster Eingang des ODER-Gatters OR ist über einen Inverter I mit dem Blockschreiben-Signal BW verbunden. Somit ist in der Normalbetriebsart, in der keine byteweise Maskierung durchgeführt werden soll, der Pegel des redundanten Maskierungssignals RQ ständig hoch. Es ist somit inaktiv. In der Blockschreiben-Betriebsart weist dagegen das Blockschreiben-Signal BW einen hohen Pegel auf, so daß der Pegel des redundanten Maskierungssignals RQ vom Pegel am zweiten Eingang des ODER-Gatters OR abhängt. Dieser ist über die leitende Strecke je eines ersten Transistors T1 mit je einem der dem redundanten Maskierungsdecoder 20 zugeführten Maskierungssignale DQ0, DQ4, ..., DQ28 verbunden.
• Die Zuordnung eines dieser Maskierungssignale zum redundanten Maskierungssignal RQ erfolgt nun auf folgende Weise: Der redundante Maskierungsdecoder 20 weist acht NANDs auf, die jeweils drei Eingänge haben, denen die im Redundanzdecoder RDEC aus 5 gespeicherten drei niedrigwertigsten Adreßbits A0, A1, A2 zugeführt werden. Insgesamt handelt es sich dabei um einen 1-aus-8-Decoder, der über diese drei niedrigwertigsten Adreßbits gesteuert wird. Im in 5 dargestellten programmierten Zustand der Speicherelemente F, bei dem die Adreßbits die Werte A0 = 1, A1 = 0 und A2 = 0 haben, weist nur das zweite NAND von oben, bei dem nur die den Adressen A1 und A2 zugeordneten Eingänge invertiert werden, einen niedrigen Pegel an seinem Ausgang auf.
• Der Ausgang jedes NANDs ist über die leitende Strecke eines zweiten n-Kanal-Transistors T2 und eine Halteschaltung H mit den Gates der ersten n-Kanal-Transistoren T1 verbunden. Die Gates der zweiten Transistoren T2 sind mit einem Initialisierungssignal INI verbunden, das nur in einer Initialisierungsphase des Speichers einen hohen Pegel aufweist. Während dieser Initialisierung wird das Ausgangssignal des jeweiligen NANDs in Abhängigkeit der Adreßbits A0, A1, A2 generiert, über den zweiten Transistor T2 zur Halteschaltung übertragen und von dieser gespeichert, woraufhin das Initialisierungssignal INI wieder einen niedrigen Pegel annimmt. Im vorliegenden Fall wird nur derjenige erste Transistor T1 leitend, der dem Maskierungssignal DQ4 des ersten Bytes B des zweiten Wortes W innerhalb des jeweiligen Wortblockes WB zugeordnet ist, da nur der Ausgang des ihm zugeordneten NANDs einen niedrigen Pegel aufweist.
• Die Halteschaltung H sorgt dafür, daß die Auswertung der drei Adreßbits A0, A1, A2 nur einmal bei Initialisierung des Speichers durchgeführt werden muß. Sie gewährleistet, daß der entsprechende erste Transistor T1 während des gesamten Betriebs des Speichers leitend geschaltet ist, so daß in der Blockschreiben-Betriebsart das redundante Maskierungssignal RQ immer den gleichen Pegel wie das ihm zugeordnete Maskierungssignal DQ4 hat. Da das redundante Maskierungssignal RQ nicht erst bei Adressierung der redundanten Byte-Auswahlleitung RCSL generiert wird, sondern bereits bei der Initialisierung des Speichers, ist ein sehr schneller Redundanzzugriff gewährleistet.

Claims (8)

1. Integrierter Speicher mit an Kreuzungspunkten von Wortleitungen (WL) und Bitleitungen (BL) angeordneten Speicherzellen (MC) zum Speichern von Bits, wobei jeweils mehrere der Bits ein Byte (B) bilden und wobei jeweils mehrere der Bytes ein Wort (W) bilden, mit Wortauswahlleitungen (W0, W1, ..., W8) zur Auswahl aller Bitleitungen (BL) je eines Wortes, mit Byteauswahlleitungen (CSL0...35) zur Auswahl aller Bitleitungen (BL) je eines Bytes, mit einem Spaltendecoder (CDEC), der über jeweils eine der Wortauswahlleitungen (W0, W1, ..., W8) mit einem zugeordneten Maskierungsdecodern (10) verbunden ist, an den die Byte-Auswahlleitungen (CSL0...35) des entsprechenden Wortes angeschlossen sind, mit lokalen Schreib-/Leseverstärker (SA), die jeweils mit einer Bitleitung (BL) verbunden sind und die über die der Bitleitung zugeordnete Byteauswahlleitung (CSL0...35) aktiviert werden, mit globalen Schreib-/Leseverstärkern (SSA), die mit lokalen Schreib-/Leseverstärkern (SA) je eines Wortes verbunden sind und jeweils ein 1-Bit-Farbregister (C0; C1) und ein Maskierungsregister (M0; M1) unmittelbar benachbart aufweisen, mit einem Blockschreiben-Signal (BW) das den globalen Schreib-/Leseverstärkern (SSA) und Maskierungsdecodern (10) zugeführt wird, um zwischen einer Normalbetriebsart und einer Blockschreiben-Betriebsart umzuschalten, mit Maskierungssignalen (DQ0...31), die je einem Byte in wenigstens einem der Worte zugeordnet sind und den Maskierungsdecodern (10) des entsprechenden Wortes zugeführt werden, wobei in der Normalbetriebsart alle Byteauswahlleitungen (CSL0...35), die der über den Spaltendecoder (CDEC) ausgewählten Wortauswahlleitung (W0, W1, ..., W8) zugeordnet sind, über den zugehörigen Maskierungsdecodern (10) aktiviert werden und ein Datenwort zwischen dem zugeordneten globalen Schreib-/Leseverstärker (SSA) zu den aktiven lokalen Schreib- /Leseverstärker (SA) übertragen wird, um das Datenwortes in die zugehörigen Speicherzellen ein- oder aus den zugehörigen Speicherzellen auszulesen, und wobei in der Blockschreib-Betriebsart diejenigen Byteauswahlleitungen (W0, W1, ..., W8), die der über den Spaltendecoder (CDEC) ausgewählten Wortauswahlleitung (W0, W1, ..., W8) zugeordnet sind, über den zugehörigen Maskierungsdecodern (10) aktiviert werden, für die kein Maskierungssignal (DQ0...31) aktiv ist, und der zugehörge globalen Schreib-/Leseverstärker (SSA) bitweise abhängig vom Inhalt des zugeordneten Maskierungsregister (M0; M1) aktiviert wird, um den Inhalt des zugeordneten Farbregisters (C0; C1) zu den aktiven lokalen Schreib-/Leseverstärker (SA) zu übertragen und in die zugehörigen Speicherzellen einzuschreiben.
2. Speicher nach Anspruch 1, wobei externe Anschlüsse (I/O) vorgesehen sind, die in der Normalbetriebsart zur Zuführung des Datenwortes zu und von dem globalen Schreib-/Leseverstärker (SSA) und in der Blockschreiben-Betriebsart zur Zuführung der Maskierungssignale (DQ0...31) zu den Maskierungsdecodern (10) dienen.
3. Speicher nach Anspruch 1 oder 2, mit wenigstens einer redundanten Byteauswahlleitung (RCSL), über die redundante Bitleitungen (RBL) eines Bytes auswählbar sind, zum Ersetzen einer der Byteauswahlleitungen (CSL0...35) und der zugehörigen Bitleitungen (BL), mit einem redundanten Maskierungsdecoder (20) zum Erzeugen eines redundanten Maskierungssignals (RQ), in dessen Abhängigkeit im Falle ihrer Adressierung eine Auswahl der redundanten Byteauswahlleitung verhindert wird, wobei dem redundanten Maskierungsdecoder (20) wenigstens ein Teil der Maskierungssignale (DQ0, DQ4, ..., DQ28) zugeführt wird, um am Ausgang das der zu ersetzenden Byteauswahlleitung zugeordnete Maskierungssignal (DQ4) als redundantes Maskierungssignal (RQ) für die redundante Byteauswahlleitung (RCSL) auszugeben.
4. Speicher nach Anspruch 3, bei dem jeweils mehrere der Worte (W) zu Wortblöcken (WB) zusammengefaßt sind, bei dem jedes Maskierungssignal (DQ0...31) je einem der Bytes (B) einer bestimmten Position innerhalb jedes der Wortblöcke zugeordnet ist, bei dem die redundante Byteauswahlleitung (RCSL) nur zum Ersetzen solcher Byteauswahlleitungen (CSL0, CSL4, ..., CSL28) dient, die einem Byte (B) an einer bestimmten Position innerhalb eines beliebigen der Worte (W) zugeordnet sind, und bei dem dem redundanten Maskierungsdecoder (20) nur diejenigen Maskierungsignale (DQ0, DQ4, ..., DQ28) zugeführt werden, die der bestimmten Byteposition innerhalb eines beliebigen der Worte (W) zugeordnet sind.
5. Speicher nach Anspruch 3 oder 4, mit einem Redundanzdecoder (RDEC) mit Speicherelementen (F) zum Speichern einer Adresse der durch die redundante Byteauswahlleitung zu ersetzenden Byteauswahlleitung (CSL0, CSL4, ..., CSL28), bei dem der redundante Maskierungsdecoder (20) die Zuordnung eines der ihm zugeführten Maskierungssignale zum redundanten Maskierungssignal (RQ) unter Auswertung der durch die Speicherelemente (F) gespeicherten Adresse (A0, A1, A2) durchführt.
6. Speicher nach Anspruch 5, bei dem die Zuordnung der Maskierungssignale (DQ0, DQ4, ..., DQ28) zum redundanten Maskierungssignal (RQ) durch den redundanten Maskierungsdecoder (20) unter Auswertung nur derjenigen Bits der von den Speicherelementen (F) gespeicherten Adresse (A0, A1, A2) erfolgt, die angeben, innerhalb des wievielten Wortes (W) innerhalb eines beliebigen der Wortblöcke (WB) eine Byteauswahlleitung (CSL0...35) durch die redundante Byteauswahlleitung (RCSL) jeweils ersetzt wurde.
7. Speicher nach einem der Ansprüche 4 bis 6, der für jede Byteposition innerhalb eines beliebigen der Worte (W) wenigstens eine redundante Byteauswahlleitung (RCSL) mit redundanten Bitleitungen (RBL) und einen entsprechenden Maskierungsignalgenerator (20) aufweist, wobei jedem Generator jeweils nur die der jeweiligen Byteposition entsprechenden Maskierungssignale (DQ0, DQ4, ..., DQ28) zugeführt werden.
8. Speicher nach einem der Ansprüche 4 bis 7, dessen redundante Maskierungsdecoder (20) flüchtige Speichereinheiten (H) enthalten zum Speichern der Zuordnung des redundanten Maskierungssignals (RQ) zu einem der jeweils zugeführten Maskierungssignale (DQ0, DQ4, ..., DQ28) nach erfolgter Auswertung der von den Speicherelementen (F) gespeicherten Adresse (A0, A1, A2).