EP1514277A1 - Ram-speicherschaltung mit mehreren bänken und einer hilfseinrichtung zum testen - Google Patents

Ram-speicherschaltung mit mehreren bänken und einer hilfseinrichtung zum testen

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Publication number
EP1514277A1
EP1514277A1 EP03735442A EP03735442A EP1514277A1 EP 1514277 A1 EP1514277 A1 EP 1514277A1 EP 03735442 A EP03735442 A EP 03735442A EP 03735442 A EP03735442 A EP 03735442A EP 1514277 A1 EP1514277 A1 EP 1514277A1
Authority
EP
European Patent Office
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data
bank
test
read
write
Prior art date
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Withdrawn
Application number
EP03735442A
Other languages
English (en)
French (fr)
Inventor
Sven Boldt
Johann Pfeiffer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1514277A1 publication Critical patent/EP1514277A1/de
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Definitions

  • the invention relates to a RAM memory circuit which has a plurality of banks, each with a plurality of memory cells and also contains an auxiliary device for testing, according to the preamble of patent claim 1.
  • Preferred, but not exclusive, field of the invention are dynamic R ⁇ M memory circuits (DRAMs ).
  • RAM Random Access Memory
  • RAM Random Access Memory
  • the selection device of a bank can be activated by a bank address and, in the activated state, responds to an applied cell address information in order to select the ("addressed") memory cells identified thereby for a write or read operation.
  • This selection takes place in principle in that the selection device excites selected selection control lines depending on the cell address information in order to operate assigned switches in the data path network and thereby data transmission paths between the addressed memory cells and a data bus assigned to the bank concerned ( "Bank bus").
  • Bank bus data bus assigned to the bank concerned
  • the bank bus is a parallel bus for the simultaneous transmission of n data
  • the selection device is designed in such a way that a group of n memory cells can be addressed simultaneously with a cell address information and selected for writing or reading.
  • the bank buses are usually selectively connectable via a bank multiplexer, depending on the bank address, to a bidirectional data port that contains n parallel data transfer channels, which in turn receive and send the data to be written in or read out with n external data connections of the memory circuit are connected.
  • tests at various stages of manufacture are necessary. In principle, such tests consist in writing a specific date in each memory cell and, during subsequent read accesses, checking whether the data read out match the data previously written. Memory tests are carried out with the help of external test devices that work according to a selectable test program in order to provide the respective address and data information for the selection of the memory cells and for the data to be written in, in addition to supply command bits for specifying the respective operating mode of the memory circuit and strobe signals for the query of the test results.
  • test time is an essential cost factor, efforts are made to shorten it.
  • a well-known contribution to reducing test time is to write the test data into both the bank buses as well as to connect the selection devices of all banks in parallel, so that each group of n write data is simultaneously written into the respectively addressed memory cell group of all banks.
  • parallel operation of the bank buses cannot be carried out in reading mode because the reading data from different banks would then overlap, so that errors cannot be discriminated against.
  • the object of the invention is to design a RAM memory circuit provided with a plurality of memory banks in such a way that it can be tested in a shorter time than hitherto. This object is achieved by the features specified in claim 1.
  • the invention accordingly relates to a RAM memory circuit, comprising: k 2 2 banks, each of which has a multiplicity of memory cells and a selection device in order to simultaneously select groups of n 2 memory cells of the bank depending on an applied cell address information and on the in each case selected memory cell group to write a group of n data as write data via an assigned n-bit bank bus in a write mode ben or read out as read data in a reading operation; a bidirectional data port with n transfer channels which are designed for receiving and transmitting n parallel data and can be connected to selectable copies of the bank buses; a test auxiliary device which has a bus parallel switching device for the simultaneous connection of all k bank buses to the data port and a selection parallel switching device for the simultaneous activation of the selection devices of all banks.
  • the test auxiliary device contains a test control circuit which responds to a test mode setting signal in order to activate the bus parallel switching device only during the write operation, to decouple all bank buses from the data port during the read operation and the selection parallel switching device during the write operation and during the Activate reading mode.
  • the test aid device contains a separate evaluation device for each bank for comparing the n read data appearing on the assigned bank bus with reference information representative of the write data that was previously written to the currently selected memory cell group and for providing result information. consisting of 1 m m n n / k bits, each of which indicates whether a subset of m subsets of the n read data that is assigned to it corresponds to a part of the reference information assigned to this subset.
  • test auxiliary device enables time-saving parallel operation of the memory banks not only when writing in the test data, but also when reading.
  • the memory cell selection also runs in read mode. groups in parallel on all banks, but without parallel connection of the bank buses. When reading, none of the n-bit bank buses are connected to the n-bit data port. Each of the k n-bit read data groups, which appear simultaneously on the k different bank buses, is checked in its own evaluation device in order to obtain k "compressed" test results which, taken together, contain a maximum of n bits, so that they over the n-bit data port can be output.
  • FIG. 1 schematically shows the structure of a RAM memory circuit with four banks and a test auxiliary device according to a first embodiment of the invention
  • Figure 2 similarly shows the schematic of a second embodiment of the invention.
  • Each of the four banks 10 [A: D] lies in an assigned quadrant of the chip.
  • the four banks are of the same size and are constructed in the same way, so that a brief description of the structure of the bank 10A is sufficient.
  • the bank 10A contains a cell array 11A with a large number of individual memory cells that are arranged in a matrix in rows (“rows") and columns ("colu ns") are arranged. Access to selected memory cells of the bank 10A for writing and reading takes place via an assigned selection device 12A by excitation of selected lines in a multiple of row selection control lines RS and a multiple of column selection control lines CS.
  • the control lines RS are excited by a row address decoder 21 depending on the bits of a row address RAD, and the control lines CS are excited by a column address send decoder 22 depending on the bits of a column address CAD.
  • n 16.
  • the other three banks 10B, IOC, 10D are each also assigned their own n-bit bank bus 13B or 13C or 13D.
  • the selection devices 12B, 12C, 12D three banks 10B, IOC, 10D are connected to the two address decoders 21 and 22 in the same way as the selection device 12A of the bank 10A via the row selection and column selection control lines RS and CS and are individual can be activated by a respectively assigned bank selection signal BS-B or BS-C or BS-D.
  • the bank selection signals BS- [A: D] are generated by a bank address decoder 23 depending on the bits of a bank address BAD.
  • a bank multiplexer 25 with k branch connections A, B, C and D is through the Bank address BAD controllable to connect data port 24 to the bank bus of the selected bank.
  • a control part 26 which has inputs for receiving externally applied command bits CMB and derives operating control signals for different operating modes from these bits. These include, among other things, a write control signal WRD to activate the operation for writing data, a read control signal RDD to activate the operation for reading and a test mode setting signal TM which conditions the memory circuit specifically for performing test operations.
  • the control part 26 also supplies various timing signals for the timing of the successive switching operations in the selection devices 12 [A: D]. The corresponding signal connections are not shown separately for reasons of clarity.
  • the test control signal generator 35 combines the signals WRD, RDD and TM generated by the control part 26 in order to generate a first test control signal S1 for opening the switch 32 and the activation of the evaluation devices 30 [A: D] and a second test control signal S2 for the bus parallel switching device 33 to generate.
  • the four evaluation devices 30 [A: D] are individually assigned to the four banks 10 [A: D] and each contain a comparator 31 with n signal inputs which are connected to the n data lines of the bank bus of the assigned bank.
  • the comparators 31 can be activated by the test control signal S1 in order to compare the n bits received at their signal inputs with a reference bit and to provide a result bit which indicates whether all received n bits match the reference bit or not.
  • the reference bit for the comparators 31 of the four evaluation devices 30 [A: D] is supplied via a reference bit line 36 which is connected to one of the transfer channels of the data port 24, in the case shown to the transfer channel of the data connection DO.
  • the result bits from the comparators 31 of the four evaluation devices 30 [A: D] are discharged via four result lines 37 which are connected to four other transfer channels of the data port 24, in the case shown to the transfer channels of the data connections D [12:15].
  • test mode setting signal TM In the normal operating mode of the memory circuit, the test mode setting signal TM is kept ineffective. Under this condition, the selection parallel switching device 34 is ineffective, and the test control signal generator 35 keeps the test control signals S1 and S2 ineffective, so that the switch 32 remains closed, the bus parallel switching device 33 remains ineffective and the evaluation devices 30 [A: D] all are deactivated.
  • the bank multiplexer 25 is set by the bank address BAD so that it connects the bank bus of precisely this bank to the data port 24 (via the n-pole switch 32, which is closed in normal mode).
  • the bank multiplexer 25 is set by the bank address BAD so that it connects the bank bus of precisely this bank to the data port 24 (via the n-pole switch 32, which is closed in normal mode).
  • n external data connections D [0:15] and the n selected memory cells a data transmission path for the parallel input of n write data or for the parallel output of n read data at the selected bank.
  • the chronological sequence of the various switching operations in the respectively activated selection device for writing and reading is controlled by corresponding timing signals which are generated in the control part 26 under the influence of the writing control signal WRD or the reading control signal RDD.
  • the test mode setting signal TM is activated and kept active during the entire test operation. This causes the selection parallel switching device 34 to keep the selection devices 12 [A: D] of all banks 10 [A: D] active at the same time by simultaneously activating all bank selection signals BS- [A: D]. A possible influence of bank address bits BAD on these signals is overwritten by the activation on the part of the switching device 34.
  • the test operation begins with the writing of test data into banks 10 [A: D].
  • the write control signal WRD is activated, whereby the test control signal generator 35 is caused to activate the test control signal S2 for parallel connection of all bank buses 13 [A: D].
  • the other test control signal S1 remains in the "ineffective" state during the write control signal WRD, so that the switch 32 remains closed and the evaluation devices 30 [A: D] remain deactivated.
  • each group of the test data bits is simultaneously converted into one by the applied cell address information specific memory cell group is written in each bank.
  • the bank multiplexer 25 must of course be "transparent", which can be achieved, for example, by creating any bank address BAD.
  • a test read operation follows.
  • the read control signal RDD is activated, which causes the test control signal generator 35 to deactivate the test control signal S2 and to activate the other test control signal S1.
  • the parallel connection of the bank buses 13 [A: D] is canceled, the switch 32 is opened, and all evaluation devices 30 [A: D] are activated.
  • the various cell address information that was also created in the test write operation is in turn created.
  • a reference bit is created at data connection DO, which has the same binary value as the group of n test data bits that was written to all banks 10 [A: D] during test write operation when the relevant cell address information was created ,
  • each time cell address information is created in test read mode the n read data from the addressed memory cell group of the respectively assigned bank appear at the n signal inputs of each comparator 31.
  • the reference bit appears at the reference input of each comparator 31, which indicates which binary value the n read data on the comparator should have if there is no error. If there is agreement between the binary values of all n read data and the reference bit at a comparator 31, this comparator delivers the result bit with an information content "test passed”, e.g. represented by the binary value "1". Otherwise, the comparator returns a "0", which shows the result "Test failed".
  • a "compressed" k-bit test result is thus output at the memory circuit with each addressing, which indicates which of the k memory banks 10 [A: D] passed or failed the test for the addressed memory cell group.
  • test auxiliary device described in the memory circuit according to FIG. 1 and formed from the elements 30 to 37 thus allows time-saving parallel testing of all memory banks, it being possible for not only the test write operation but also the test read operation to run in parallel on all banks.
  • Both the test write data and reference information for the test comparison and the result information can run via the data connections provided for normal operation, so that no additional external connections are required for the test mode.
  • the compressed k-bit test result is meaningful because it shows exactly which memory cell group in which of the k banks is faulty.
  • test result can be further refined by providing several comparators in each of the k evaluation devices, each of which compares a disjoint subset of the n parallel read data from the relevant memory bank with a reference bit in each case, so that a separate result bit is supplied for each of these subsets , 2 shows an example of a related embodiment of the RAM memory circuit.
  • the test control signal generator 45 combines the signals WRD, RDD and TM generated by the control part 26 to form a control signal S3 for the operation of the read / write multiplexer switch 42 and the activation of the evaluation devices 50 [A: D], to generate a control signal S4 for activating the bus parallel switching device 43 and control signal S5 for triggering the latch register 48.
  • the comparators 51-54 can be activated by the control signal S3 in order to compare the p bits received at their signal inputs with a reference bit and to provide a result bit which indicates whether all received p bits match the reference bit or not.
  • the m reference bits for the m comparators • 51-54 of each of the evaluation devices 50 [A: D] are supplied to all evaluation devices together via a bundle of m reference bit lines 46, specifically from the m outputs of the latch register 48.
  • the total of k * m 16 result bits from the m comparators of each of the four evaluation devices 50 [A: D] are discharged via 16 result lines 47, which can be connected to the 16 transfer channels of the data port 24 via the read / write multiplexer 42 parallel output of the 16 result bits on the 16 data connections D [0:15].
  • the read / write multiplexer 42 can be controlled by the control signal S3 in order to connect either the bank multiplexer 25 or the bundle of the result lines 47 to the data port 24.
  • the test mode setting signal TM is kept ineffective. Under this condition, the selection parallel switching device 44 is ineffective and the test control signal generator 45 maintains the control signal S3 for the read / write multiplexer in a state for connecting the data port 24 to the bank multiplexer 25.
  • the control signal S4 is held in a state which the bus parallel switching device 43 remains ineffective, and the control signal S5 for triggering the flip-flops of the latch register is inhibited.
  • the normal operation for writing and reading can be carried out in the same way as was described above with reference to FIG. 1.
  • the test mode setting signal TM is activated and kept active during the entire test operation. This causes the selection parallel switching device 43 to keep the selection devices 12 [A: D] of all banks 10 [A: D] active at the same time by simultaneously activating all bank selection signals BS- [A: D].
  • the test operation begins with the writing of test data into banks 10 [A: D].
  • the write control signal WRD is activated, whereby the test control signal generator 45 is caused to activate the control signal S4 for connecting all bank buses 13 [A: D] in parallel.
  • the control signal S3 is kept during the write control signal WRD in the test mode in a state in which it leaves the evaluation devices 50 [A: D] ineffective and causes the read / write multiplexer 42 to connect the data port 24 to the bank multiplexer 25.
  • the following rules apply to the pattern of the n data bits which are written in parallel in the test mode of the memory circuit according to FIG. 2: a) the amount of the n write data bits is to be divided into m disjoint subsets, corresponding to the m subsets of the data lines in each Bank bus, which are connected to the m comparators of the respectively assigned evaluation circuit; b) all bits within each individual subset of the write data bits each have the same binary value, which may, however, differ from subset to subset; c) the overall pattern of the n write data bits is the same in successive writes during each test write operation.
  • test control signal generator 45 activates the control signal S5 in order to trigger the m flip-flops of the latch register 48 and thereby the m data bits which are present at the m subsets of the data connections as reference bits to be available at the m outputs of register 48 for the subsequent read operation.
  • the test read operation follows.
  • the test control signal generator 45 makes the bus parallel switching device 43 inactive by means of the control signal S4 in test read mode. The parallel connection of the bank buses 13 [A: D] and their connection to the data port 24 is thus eliminated.
  • the various cell address information which was also created in the test write mode, is in turn created.
  • m disjoint subsets of the n read data from the addressed memory cell group of the respectively assigned bank appear at the signal inputs of each of the m comparators 51-54 in each evaluation device 50 [A: D].
  • the reference bit stored in the latch register 48 appears, which indicates which binary value the read data on this comparator should have if there is no error.
  • this comparator delivers the result bit with an information content "test passed" at its output, for example represented by the binary value "1”. Otherwise, the comparator returns a "0", which shows the result "Test failed”.
  • the total k * m ( 16) result bits from the total k * m comparators of the evaluation circuits 30 [A: D] arrive via the 16 result lines 47 and the data port 24 in parallel with the data connections D [0:15]
  • Memory circuit issued a "compressed" 16-bit test result with each addressing, which indicates which of m subsets of the respectively addressed memory cell group in which of the k memory banks 10 [A: D] passed or failed the test.
  • the number n of memory cells which can be selected simultaneously is 16 and the number k of banks is 4.
  • n and k are also possible.
  • the number m which specifies the number of comparators per memory bank and thus the number of discriminatable subsets per memory cell group. the following generally applies:
  • the selection devices of most of the RAM memories currently in use are designed for such a quadruple selection. The consequence of this is that the normal replacement of defective rows and / or columns for error repair has to be carried out by switching on redundant rows or columns, including whole memory cell quadruples. In this respect, the discrimination of quadruples in the memory test is fine enough and optimal to be able to carry out a targeted repair.
  • the device for connecting the bank buses 13 [A: D] in parallel is shown in the figures for better clarity than a separate switching device 33 or 43 behind the branch connections of the bank multiplexer 25.
  • the function of the bus parallel switching device can be implemented in the bank multiplexer itself.
  • the device for decoupling all bank buses 13 [A: D] from the data port 24, which is shown in the figures purely symbolically as an n-pole switch 32 or as a read / write multiplexer 42 between the data port 24 and the bank multiplexer 25 A conventional bank multiplexer can be designed by relatively simple additional means so that it is put into a switching state by the control signal S2 (FIG. 1) or the control signal S4 (FIG.
  • test write data cannot have any bit pattern, but that, depending on the embodiment of the test auxiliary device, certain subsets of the bits have the same binary value and that in some embodiments the bit pattern in The course of a test write operation must not be changed.
  • a conventional test device that can be used to carry out the memory tests can be easily programmed so that, in addition to the required command bits CMB, it delivers the desired or possible data bit patterns in test write mode together with the respective address information and that it reads the data in test read mode processes the result bits output to display and log errors, and also provides the appropriate reference bits over part of the data connections (where possible).

Abstract

Die Erfindung betrifft eine RAM-Speicherschaltung mit k = 2 Bänken, deren jede eine Vielzahl von Speicherzellen und eine Selektionseinrichtung aufweist, um Gruppen von jeweils n = 2 Speicherzellen der Bank gleichzeitig zum Schreiben oder Lesen n paralleler Daten zu selektieren. Zum schnellen Testen aller Bänke sind Einrichtungen enthalten zum derartigen Parallelschalten der Bänke, dass an allen Bänken gleichzeitig gelesen und geschrieben werden kann. Für jede Bank ist eine eigene Auswerteeinrichtung enthalten zum Vergleichen der jeweils an der betreffenden Bank ausgelesenen n Daten mit einer Referenzinformation, die repräsentativ für die Schreibdaten ist, welche zuvor an der aktuell selektierten Speicherzellengruppe der Bank eingeschrieben worden sind, und zur Bereitstellung einer Ergebnisinformation, bestehend aus 1 = m = n/k Bits, deren jedes anzeigt, ob eine genau ihm zugeordnete Untermenge aus m Untermengen der n Lesedaten mit einem genau dieser Untermenge zugeordneten Teil der Referenzinformation übereinstimmt.

Description

Beschreibung
RAM-Speicherschaltung mit mehreren Bänken und einer Hilfseinrichtung zum Testen
Die Erfindung betrifft eine RAM-Speicherschaltung, die mehrere Bänke mit jeweils einer Vielzahl von Speicherzellen aufweist und ferner eine Hilfseinrichtung zum Testen enthält, gemäß dem Oberbegriff des Patentanspruchs 1. Bevorzugtes, je- doch nicht ausschließliches Gebiet der Erfindung sind dynamische RΑM-Speicherschaltungen (DRAMs) .
Das Akronym "RAM" (hergeleitet aus "Random Access Memory") wird üblicherweise verwendet zur Bezeichnung eines Datenspei- chers, der eine Vielzahl von Speicherzellen aufweist, deren jede ein Datum speichern kann und auf welche selektiv und direkt zugegriffen werden kann, um Daten wahlweise einzuschreiben oder auszulesen. In vielen Fällen sind die Speicherzellen in mehreren getrennten Zellenfeldern, sogenannten "Bänken", zusammengefaßt. Jede dieser Bänke hat eine eigene Zellen-Selektionseinrichtung, enthaltend ein Netz schaltbarer Datenwege und ein Netz von Selektions-Steuerleitungen zur Steuerung der Schaltfunktionen im Datenwegenetz.
Die Selektionseinrichtung einer Bank ist durch eine Bankadresse aktivierbar und spricht im aktivierten Zustand auf eine angelegte Zellen-Adreßinformation an, um die hierdurch identifizierten ("adressierten") Speicherzellen für einen Schreib- oder Lesebetrieb zu selektieren. Diese Selektion er- folgt im Prinzip dadurch, daß die Selektionseinrichtung abhängig von der Zellen-Adreßinformation ausgewählte Selektions-Steuerleitungen erregt, um zugeordnete Schalter im Daten- pfadnetz zu betätigen und dadurch Datenübertragungswege zwischen den adressierten Speicherzellen und einem der betref- fenden Bank zugeordneten Datenbus ("Bankbus") durchzuschalten. Infolge dieses Selektionsvorganges finden Schreibdaten, die beim Erscheinen eines Schreibbefehls auf dem Bankbus bereitgestellt sind, ihren Weg in die adressierten Speicherzellen, und beim Erscheinen eines Lesebefehls finden die in den ad- ressierten Speicherzellen enthaltenen Daten ihren Weg zum Bankbus. Typischerweise ist der Bankbus ein Parallelbus zur gleichzeitigen Übertragung von n Daten, und die Selektionseinrichtung ist so ausgelegt, daß mit einer Zellen-Adreßinformation jeweils eine Gruppe von n Speicherzellen gleichzei- tig adressiert und zum Schreiben oder Lesen selektiert werden kann. Die Bankbusse sind üblicherweise über einen Bankmulti- plexer selektiv, abhängig von der Bankadresse, mit einem bidirektionalen Datenport verbindbar, der n parallele Daten- Transferkanäle enthält, die ihrerseits zum Empfangen und Sen- den der einzuschreibenden bzw. auszulesenden Daten mit n äußeren Datenanschlüssen der Speicherschaltung verbunden sind.
Zur Überprüfung der Funktionsfähigkeit einer RAM-Speicherschaltung sind verschiedene Tests in verschiedenen Stadien der Herstellung notwendig. Solche Tests bestehen im Prinzip darin, in jede Speicherzelle ein jeweils bestimmtes Datum einzuschreiben und bei anschließenden Lesezugriffen zu prüfen, ob die ausgelesenen Daten mit den zuvor eingeschriebenen Daten übereinstimmen. Speichertests werden mit Hilfe externer Testgeräte durchgeführt, welche nach einem wählbaren Testprogramm arbeiten, um die jeweiligen Adressen- und Dateninformationen für die Selektion der Speicherzellen und für die einzuschreibenden Daten bereitzustellen, außerdem Kommandobits zur Vorgabe der jeweiligen Betriebsart der Speicherschaltung zu liefern und Strobesignale für die Abfrage der Testresultate zu erzeugen.
Durch immer größere Speicherdichten ergeben sich immer längere Testzeiten pro Speicherschaltung. Da die Testzeit ein wesentlicher Kostenfaktor ist, bemüht man sich um deren Verkürzung. Ein bekannter Beitrag zu TestZeitverkürzung besteht darin, beim Einschreiben der Testdaten sowohl die Bankbusse als auch die Selektionseinrichtungen aller Bänke parallel zu schalten, so daß jede Gruppe von n Schreibdaten gleichzeitig in die jeweils adressierte Speicherzellengruppe aller Bänke eingeschrieben wird. Im Lesebetrieb kann man einen Parallel- betrieb der Bankbusse aber nicht durchführen, weil sich dann die Lesedaten aus verschiedenen Bänken einander überlagern würden, so daß Fehler nicht diskriminierbar sind.
Man hat sich deswegen bisher darauf beschränkt, die Dauer des Lesebetriebs zu verkürzen durch Überbrückung der üblichen Wartezeiten, die zwischen aufeinanderfolgenden Zugriffen auf verschiedene Speicherzellengruppen in einer Bank eingehalten werden müssen. Vor jedem neuen Lesezugriff muß nämlich abgewartet werden, bis die datenführenden Leitungen in der Selek- tionseinrichtung wieder in ihren neutralen Ladezustand gebracht sind. Um diese Wartezeiten nutzvoll zu überbrücken, ist es bekannt, die einzelnen Bänke beim Auslesen in einer zeitverschachtelten Weise anzusprechen, derart daß unmittelbar nach erfolgtem Lesen an einer Bank, also bereits vor Ab- lauf der Wartezeit an dieser Bank, auf eine andere Bank zugegriffen wird. Hierdurch lassen sich aber nur wenige Prozent der Gesamtzeit der Speicherauslesung einsparen.
Die Aufgabe der Erfindung besteht darin, eine mit mehreren Speicherbänken versehene RAM-Speicherschaltung so auszubilden, daß sie in kürzerer Zeit als bisher getestet werden kann. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst.
Gegenstand der Erfindung ist demnach eine RAM-Speicherschaltung, enthaltend: k ≥ 2 Bänke, deren jede eine Vielzahl von Speicherzellen und eine Selektionseinrichtung aufweist, um Gruppen von jeweils n 2 Speicherzellen der Bank abhängig von einer angelegten Zellen-Adreßinformation gleichzeitig zu selektieren und an der jeweils selektierten Speicherzellengruppe eine Gruppe von n Daten über einen zugeordneten n-Bit- Bankbus in einem Schreibbetrieb als Schreibdaten einzuschrei- ben oder in einem Lesebetrieb als Lesedaten auszulesen; einen bidirektionalen Datenport mit n Transferkanälen, die zum Empfangen und Senden von n parallelen Daten ausgelegt und mit auswählbaren Exemplaren der Bankbusse verbindbar sind; eine Testhilfseinrichtung, die eine Bus-Parallelschalteinrichtung zum gleichzeitigen Verbinden aller k Bankbusse mit dem Datenport und eine Selektions-Parallelschalteinrichtung zum gleichzeitigen Aktivieren der Selektionseinrichtungen aller Bänke aufweist. Erfindungsgemäß enthält die Testhilfseinrich- tung eine Teststeuerschaltung, die auf ein Testmodus-Einstellsignal anspricht, um die Bus-Parallelschalteinrichtung nur während des Schreibbetriebs zu aktivieren, alle Bankbusse während des Lesebetriebs vom Datenport abzukoppeln und die Selektions-Parallelschalteinrichtung während des Schreibbe- triebs und während des Lesebetriebs zu aktivieren. Ferner enthält die Testhilfseinrichtung für jede Bank eine eigene Auswerteeinrichtung zum Vergleichen der auf dem zugeordneten Bankbus erscheinenden n Lesedaten mit einer Referenzinformation, die repräsentativ für die Schreibdaten ist, welche zu- vor an der aktuell selektierten Speicherzellengruppe eingeschrieben worden sind, und zur Bereitstellung einer Ergebnisinformation, bestehend aus 1 ≤ m ≤ n/k Bits, deren jedes anzeigt, ob eine genau ihm zugeordnete Untermenge aus m Untermengen der n Lesedaten mit einem genau dieser Untermenge zu- geordneten Teil der Referenzinformation übereinstimmt.
Wenn hier und im folgenden von "m Untermengen" irgendeiner Gesamtmenge die Rede ist, sind damit m disjunkte Mengen gemeint, die zusammengenommen alle Elemente der Gesamtmenge restlos umfassen. Dies schließt auch den Fall m = 1 ein; in diesem Fall ist die (einzige) "Untermenge" identisch mit der Gesamtmenge.
Die erfindungsgemäße Testhilfseinrichtung ermöglicht einen zeitsparenden Parallelbetrieb der Speicherbänke nicht nur beim Einschreiben der Testdaten, sondern auch beim Lesen.
Auch im Lesebetrieb läuft die Selektion der Speicherzellen- gruppen parallel an allen Bänken, jedoch ohne Parallelschaltung der Bankbusse. Beim Lesen ist keiner der n-Bit-Bankbusse mit dem n-Bit-Datenport verbunden. Jede der k n-Bit-Leseda- tengruppen, die gleichzeitig auf den k verschiedenen Bankbus- sen erscheinen, wird in einer eigenen Auswerteeinrichtung geprüft, um k "komprimierte" Testergebnisse zu erhalten, die zusammengenommen höchstens n Bits enthalten, so daß sie über den n-Bit-Datenport ausgegeben werden können.
Besondere Ausführungsformen der Erfindung sind in den Unteransprüchen gekennzeichnet. Die Erfindung wird nachstehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert.
Fig. 1 zeigt schematisch den Aufbau einer RAM-Speicherschal- tung mit vier Bänken und einer Testhilfseinrichtung gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 zeigt in ähnlicher Weise das Schema einer zweiten Ausführungsform der Erfindung.
In den Figuren sind gleichartige Elemente und Steuersignale mit jeweils den selben Bezugszahlen bzw. Abkürzungen bezeichnet, denen zur näheren Identifizierung manchmal Ziffern oder Buchstaben, teilweise in eckigen Klammern [], nachgestellt sind.
Die in Fig. 1 gezeigte Speicherschaltung enthält k = 4 Bänke 10A, 10B, IOC und 10D, die jeweils fragmentarisch dargestellt sind und zusammen mit anderen Komponenten der Speicherschal- tung auf einem einzigen Halbleiterchip integriert sind. Jede der vier Bänke 10[A:D] liegt in einem zugeordneten Quadranten des Chip. Die vier Bänke haben gleiche Größe und sind in gleicher Weise aufgebaut, so daß eine kurze Beschreibung nur des Aufbaus der Bank 10A genügt.
Die Bank 10A enthält ein Zellenfeld 11A mit einer großen Vielzahl einzelner Speicherzellen, die matrixförmig in Zeilen ("rows") und Spalten ("colu ns") angeordnet sind. Der Zugriff auf ausgewählte Speicherzellen der Bank 10A zum Schreiben und Lesen erfolgt über eine zugeordnete Selektionseinrichtung 12A durch Erregung ausgewählter Leitungen in einem Vielfach von Zeilenselektions-Steuerleitungen RS und einem Vielfach von Spaltenselektions-Steuerleitungen CS. Die Erregung der Steuerleitungen RS erfolgt durch einen Zeilenadressendecoder 21 abhängig von den Bits einer Zeilenadresse RAD, und die Erregung der Steuerleitungen CS erfolgt durch einen Spaltenadres- sendecoder 22 abhängig von den Bits einer Spaltenadresse CAD. Nur bei Aktivierung durch ein zugeordnetes Bankselektionssignal BS-A spricht die Selektionseinrichtung auf die Erregungs- zustände der erwähnten Steuerleitungen RS und CS an, um jeweils eine durch die Adressen RAD und CAD bestimmte Gruppe von n Speicherzellen des Zellenfeldes mit den n Datenleitungen eines zugeordneten Bankbusses 13A zu verbinden. Über den so geschaffenen n-Bit-Datenweg können dann gleichzeitig n Daten an der betreffenden Speicherzellengruppe eingeschrieben oder ausgelesen werden. Beim dargestellten Ausführungsbei- spiel ist n = 16.
Auch den anderen drei Bänken 10B, IOC, 10D ist jeweils ein eigener n-Bit-Bankbus 13B bzw. 13C bzw. 13D zugeordnet. Die Selektionseinrichtungen 12B, 12C, 12D drei Bänke 10B, IOC, 10D sind in der gleichen Weise wie die Selektionseinrichtung 12A der Bank 10A über die Zeilenselektions- und Spaltenselek- tions-Steuerleitungen RS und CS mit den beiden Adressendecodern 21 und 22 verbunden und sind individuell aktivierbar durch ein jeweils zugeordnetes Bankselektionssignal BS-B bzw. BS-C bzw. BS-D. Die Bankselektionsignale BS-[A:D] werden erzeugt durch einen Bankadressendecoder 23 abhängig von den Bits einer Bankadresse BAD.
Die Speicherschaltung hat n = 16 äußere Datenanschlüsse D[0:15], welche mit n parallelen Daten-Transferkanälen eines bidirektionalen Datenportes 24 verbunden sind. Ein Bankmulti- plexer 25 mit k Zweiganschlüssen A, B, C und D ist durch die Bankadresse BAD steuerbar, um den Datenport 24 mit dem Bankbus der jeweils selektierten Bank zu verbinden.
Um die Folge der einzelnen Vorgänge während verschiedener Be- triebsabläufe zu steuern, ist ein Steuerteil 26 vorgesehen, der Eingänge zum Empfang extern angelegter Kommandobits CMB hat und aus diesen Bits Betriebssteuersignale für verschiedene Betriebsarten ableitet. Hierzu gehören unter anderem ein Schreibsteuersignal WRD zum Aktivieren des Betriebs für das Schreiben von Daten, ein Lesesteuersigal RDD zum Aktivieren des Betriebs für das Lesen und ein Testmodus-Einstellsignal TM, welches die Speicherschaltung speziell für die Durchführung von Testoperationen konditioniert . Der Steuerteil 26 liefert ferner diverse Zeitsteuersignale für das Timing der aufeinanderfolgenden Schaltoperationen in den Selektionseinrichtungen 12 [A: D] . Die entsprechenden Signalverbindungen sind aus Gründen der Übersichtlichkeit nicht gesondert dargestellt.
Die bis hierher beschriebenen Merkmale der Speicherschaltung sind an sich bekannt und ermöglichen den üblichen Normalbetrieb zum Schreiben und Lesen von Daten an jeweils einer ausgewählten Speicherbank. Um jedoch einen Speichertest in verkürzter Zeit durchführen zu können, ist die Speicherschaltung nach Fig. 1 zusätzlich mit einer Testhilfseinrichtung versehen, die k = 4 gleichartige Auswerteeinrichtungen 30[A:D], einen n-poligen Schalter 32 in der Verbindung zwischen dem Datenport 24 und dem Multiplexer 25, eine Schalteinrichtung 33 zum Parallelschalten aller k Bankbusse 13[A:D], eine Schalteinrichtung 34 zum parallelen Aktivieren aller Selektionseinrichtungen 12[A:D] und einen Teststeuersignalgeber 35 enthält. Der Teststeuersignalgeber 35 verknüpft die vom Steuerteil 26 erzeugten Signale WRD, RDD und TM, um ein erstes Teststeuersignal Sl für das Öffnen des Schalters 32 und die Aktivierung der Auswerteeinrichtungen 30[A:D] zu erzeugen und ein zweites Teststeuersignal S2 für die Bus-Parallelschalteinrichtung 33 zu erzeugen. Die vier Auswerteeinrichtungen 30[A:D] sind den vier Bänken 10[A:D] individuell zugeordnet und enthalten jeweils einen Vergleicher 31 mit n Signaleingängen, die mit den n Datenlei- tungen des Bankbusses der zugeordneten Bank verbunden sind. Die Vergleicher 31 sind durch das Teststeuersignal Sl aktivierbar, um die an ihren Signaleingängen empfangenen n Bits mit einem Referenzbit zu vergleichen und ein Ergebnisbit zu liefern, welches anzeigt, ob alle empfangenen n Bits mit dem Referenzbit übereinstimmen oder nicht. Das Referenzbit für die Vergleicher 31 der vier Auswerteeinrichtungen 30[A:D] wird über eine Referenzbitleitung 36 zugeführt, die an einen der Transferkanäle des Datenportes 24 angeschlossen ist, im dargestellten Fall an den Transferkanal des Datenanschlusses DO. Die Ergebnisbits von den Vergleichern 31 der vier Auswerteeinrichtungen 30[A:D] werden über vier Ergebnisleitungen 37 abgeführt, die an vier andere Transferkanäle des Datenportes 24 angeschlossen sind, im dargestellten Fall an die Transferkanäle der Datenanschlüsse D[12:15].
Im normalen Betriebsmodus der Speicherschaltung wird das Testmodus-Einstellsignal TM unwirksam gehalten. Unter dieser Bedingung ist die Selektions-Parallelschalteinrichtung 34 unwirksam, und der Teststeuersignalgeber 35 hält die Teststeu- ersignale Sl und S2 unwirksam, so daß der Schalter 32 geschlossen bleibt, die Bus-Parallelschalteinrichtung 33 unwirksam bleibt und die Auswerteeinrichtungen 30[A:D] alle deaktiviert sind. Über äußere Adressenanschlüsse wird eine Bankadresse BAD, eine Zeilenadresse RAD und eine Spaltenad- resse CAD angelegt, um die Selektionseinrichtung der durch die Bankadresse BAD bestimmten Bank zu aktivieren, so daß die durch die Adressen RAD und CAD bestimmte Speicherzellengruppe (n = 16 Speicherzellen) nur dieser Bank selektiert wird. Gleichzeitig wird der Bankmultiplexer 25 durch die Bankadres- se BAD so eingestellt, daß er den Bankbus genau dieser Bank mit dem Datenport 24 verbindet (über den im Normalmodus geschlossen n-poligen Schalter 32). Somit ist zwischen den n äußeren Datenanschlüssen D[0:15] und den n selektierten Speicherzellen ein Datenübertragungsweg zur parallelen Eingabe von n Schreibdaten oder zur parallelen Ausgabe von n Lesedaten an der selektierten Bank hergestellt. Die zeitliche Abfolge der verschiedenen Schaltoperationen in der jeweils aktivierten Selektionseinrichtung zum Schreiben und Lesen wird gesteuert durch entsprechende Zeitsteuersignale, die im Steuerteil 26 unter dem Einfluß des Schreibsteuersignals WRD bzw. des Lesesteuersignals RDD erzeugt werden.
Zur Durchführung des Speichertests wird das Testmodus-Einstellsignal TM wirksam gemacht und während des ganzen Testbetriebs wirksam gehalten. Dies veranlaßt die Selektions-Pa- rallelschalteinrichtung 34, die Selektionseinrichtungen 12[A:D] aller Bänke 10[A:D] gleichzeitig aktiv zu halten, durch gleichzeitige Aktivierung aller Bankselektionssignale BS-[A:D]. Ein eventueller Einfluß von Bankadressenbits BAD auf diese Signale wird durch die Aktivierung seitens der Schalteinrichtung 34 überschrieben.
Der Testbetrieb beginnt mit dem Schreiben von Testdaten in die Bänke 10[A:D]. Hierzu wird das Schreibsteuersignal WRD wirksam gemacht, wodurch der Teststeuersignalgeber 35 veranlaßt wird, das Teststeuersignal S2 zum Parallelschalten aller Bankbusse 13[A:D] wirksam zu machen. Das andere Teststeuersignal Sl bleibt während des Schreibsteuersignals WRD im "unwirksamen" Zustand, so daß der Schalter 32 geschlossen bleibt und die Auswerteeinrichtungen 30[A:D] deaktiviert bleiben. In diesem Betriebszustand werden nacheinander verschiedene Zel- len-Adreßinformationen angelegt, durch unterschiedliche Kombinationen von Zeilen- und Spaltenadressenbits RAD und CAD. Zusammen mit jeder Zellen-Adreßinformation wird eine Gruppe von n = 16 Testdatenbits gleichen Binärwertes an die n Datenanschlüsse D[0:15] gelegt. Wegen der erwähnten gemeinsamen Aktivierung aller Selektionseinrichtungen 12[A:D] und wegen der erwähnten Parallelschaltung aller Bankbusse 13[A:D] wird jede Gruppe der Testdatenbits gleichzeitig in eine durch die angelegte Zellen-Adreßinformation bestimmte Speicherzellengruppe in jeder Bank eingeschrieben. Der Bankmultiplexer 25 muß hierbei natürlich "durchlässig" sein, was z.B. durch Anlegen irgendeiner beliebigen Bankadresse BAD erreicht werden kann.
Nach diesem Testschreibbetrieb folgt ein Testlesebetrieb. Hierzu wird das Lesesteuersignal RDD wirksam gemacht, wodurch der Teststeuersignalgeber 35 veranlaßt wird, das Teststeuer- signal S2 wieder unwirksam zu machen und das andere Teststeuersignal Sl wirksam zu machen. Hierdurch wird die Parallelschaltung der Bankbusse 13[A:D] aufgehoben, der Schalter 32 wird geöffnet, und alle Auswerteeinrichtungen 30[A:D] werden aktiviert. In diesem Betriebszustand werden wiederum nachein- ander die verschiedenen Zellen-Adreßinformationen angelegt, die auch im Testschreibbetrieb angelegt wurden. Zusammen mit jeder Zellen-Adreßinformation wird am Datenanschluß DO ein Referenzbit angelegt, welches den gleichen Binärwert hat wie die Gruppe der n Testdatenbits, die während des Testschreib- betriebs beim Anlegen der betreffenden Zellen-Adreßinformation an allen Bänken 10[A:D] eingeschrieben wurde.
Mit jedem Anlegen einer Zellen-Adreßinformation im Testlesebetrieb erscheinen also an den n Signaleingängen jedes Ver- gleichers 31 die n Lesedaten aus der adressierten Speicherzellengruppe der jeweils zugeordneten Bank. Gleichzeitig erscheint am Referenzeingang jedes Vergleichers 31 das Referenzbit, das anzeigt, welchen Binärwert die n Lesedaten am Vergleicher haben sollten, wenn kein Fehler vorliegt. Besteht Übereinstimmung zwischen den Binärwerten aller n Lesedaten und dem Referenzbit an einem Vergleicher 31, liefert dieser Vergleicher an seinem Ausgang das Ergebnisbit mit einem Informationsinhalt "Test bestanden", z.B. dargestellt durch den Binärwert "1". Andernfalls liefert der Vergleicher eine "0", wodurch das Ergebnis "Test nicht bestanden" dargestellt wird.
Die insgesamt k (=4) Ergebnisbits von den Vergleichern 31 der k (=4) Auswerteschaltungen 30[A:D] gelangen über die vier Leitungen 37 und den Datenport 24 parallel zu den Datenanschlüssen D[12:15]. Somit wird an der Speicherschaltung bei jeder Adressierung ein "komprimiertes" k-Bit-Testergebnis ausgegeben, das anzeigt, welche der k Speicherbänke 10[A:D] den Test für die adressierte Speicherzellengruppe bestanden bzw. nicht bestanden hat.
Die beschriebene, aus den Elementen 30 bis 37 gebildete Test- hilfseinrichtung in der Speicherschaltung nach Fig. 1 erlaubt also ein zeitsparendes paralleles Testen aller Speicherbänke, wobei nicht nur der Testschreibbetrieb sondern auch der Testlesebetrieb parallel an allen Bänken ablaufen kann. Sowohl die Testschreibdaten als auch Referenzinformation für den Testvergleich und die Ergebnisinformation können über die für den Normalbetrieb vorgesehenen Datenanschlüsse laufen, so daß es keiner zusätzlichen äußeren Anschlüsse für den Testmodus bedarf. Das komprimierte k-Bit-Testergebnis ist aussagekräftig, denn es zeigt genau an, welche Speicherzellengruppe in welcher der k Bänke fehlerhaft ist.
Die Aussage des Testergebnisses kann noch verfeinert werden, indem man in jeder der k Auswerteeinrichtungen mehrere Vergleicher vorsieht, deren jeder eine disjunkte Untermenge der n parallelen Lesedaten aus der betreffenden Speicherbank mit jeweils einem Referenzbit vergleicht, so daß für jede dieser Untermengen ein eigenes Ergebnisbit geliefert wird. Die Fig. 2 zeigt ein Beispiel für eine diesbezügliche Ausführungsform der RAM-Speicherschaltung.
Viele Elemente der Speicherschaltung nach Fig. 2 entsprechen der in Fig. 1 gezeigten Ausführungsform und sind mit gleichen Bezugszeichen bezeichnet wie in Fig. 1. Eine nochmalige Beschreibung des Aufbaus und der Funktion dieser Elemente ist daher überflüssig. Es genügt, im folgenden nur die Unterschiede zu erörtern, die allein im Aufbau und der Funktion der Testhilfseinrichtung liegen. Die Testhilfseinrichtung gemäß der Fig. 2 enthält k = 4 gleichartige Auswerteeinrichtungen 50[A:D], einen Schreib/- Lese-Multiplexer 42 zwischen dem Datenport 24 und dem Bank- multiplexer 25, eine Schalteinrichtung 43 zum Parallelschalten aller k Bankbusse 13[A:D], eine Schalteinrichtung 44 zum parallelen Aktivieren aller Selektionseinrichtungen 12[A:D], ein Latchregister 48 und einen Teststeuersignalgeber 45. Der Teststeuersignalgeber 45 verknüpft die vom Steuerteil 26 er- zeugten Signale WRD, RDD und TM, um ein Steuersignal S3 für den Betrieb des Schreib/Lese-Multiplexers Schalters 42 und die Aktivierung der Auswerteeinrichtungen 50[A:D], ein Steuersignal S4 zur Aktivierung der Bus-Parallelschalteinrichtung 43 und Steuersignal S5 zum Triggern des Latchregisters 48 zu erzeugen.
Die vier Auswerteeinrichtungen 50[A:D] sind den vier Bänken 10[A:D] individuell zugeordnet und enthalten jeweils m Vergleicher, wobei m ein ganzzahliger Bruchteil der Anzahl n von Speicherzellen in einer Speicherzellengruppe ist (d.h. n/m ist eine ganze Zahl) und das Produkt m*k höchstens gleich n ist. Im dargestellten Fall (n = 16 und k = 4) ist m = 4. Somit ist k*m genau gleich 16.
Jeder der m = 4 Vergleicher 51, 52, 53, 54 hat p = n/m =4 Signaleingänge, die mit einer zugeordneten Untermenge der n Datenleitungen des Bankbusses der zugeordneten Bank verbunden sind. Die Vergleicher 51-54 sind durch das Steuersignal S3 aktivierbar, um die an ihren Signaleingängen empfangenen p Bits mit einem Referenzbit zu vergleichen und ein Ergebnisbit zu liefern, welches anzeigt, ob alle empfangenen p Bits mit dem Referenzbit übereinstimmen oder nicht. Die m Referenzbits für die m Vergleicher • 51-54 jeder der Auswerteeinrichtungen 50[A:D] werden allen Auswerteeinrichtungen gemeinsam über ein Bündel von m Referenzbitleitungen 46 zugeführt, und zwar von den m Ausgängen des Latchregisters 48. Das Latchregister 48 enthält m triggerbare Datenflipflops, deren Dateneingänge über m Leitungen 49 an m verschiedene Transferkanäle des Datenportes 24 angeschlossen sind, im dargestellten Fall (m = 4) an die Transferkanäle der vier Datenanschlüsse DO, D4, D7 und D12.
Die insgesamt k*m = 16 Ergebnisbits von den m Vergleichern jeder der vier Auswerteeinrichtungen 50[A:D] werden über 16 Ergebnisleitungen 47 abgeführt, die über den Schreib/Lese- Multiplexer 42 mit den 16 Transferkanälen des Datenportes 24 verbunden werden können, zur parallelen Ausgabe der 16 Ergebnisbits an den 16 Datenanschlüssen D[0:15]. Der Schreib/Lese- Multiplexer 42 ist durch das Steuersignal S3 steuerbar, um entweder den Bankmultiplexer 25 oder das Bündel der Ergebnisleitungen 47 mit dem Datenport 24 zu verbinden.
Im normalen Betriebsmodus der SpeicherSchaltung nach Fig. 2 wird das Testmodus-Einstellsignal TM unwirksam gehalten. Unter dieser Bedingung ist die Selektions-Parallelschaltein- richtung 44 unwirksam, und der Teststeuersignalgeber 45 hält das Steuersignal S3 für den Schreib/Lese-Multiplexer in einem Zustand zum Verbinden des Datenportes 24 dem Bankmultiplexer 25. Das Steuersignal S4 wird in einem Zustand gehalten, bei welchem die Bus-Parallelschalteinrichtung 43 unwirksam bleibt, und das Steuersignal S5 für die Triggerung der Flip- flops des Latchregisters wird inhibitiert. So kann der Normalbetrieb für Schreiben und Lesen in der gleichen Weise durchgeführt werden, wie es oben anhand der Fig. 1 beschrieben wurde.
Zur Durchführung des Speichertests an der Speicherschaltung nach Fig. 2 wird das Testmodus-Einstellsignal TM wirksam gemacht und während des ganzen Testbetriebs wirksam gehalten. Dies veranlaßt die Selektions-Parallelschalteinrichtung 43, die Selektionseinrichtungen 12[A:D] aller Bänke 10[A:D] gleichzeitig aktiv zu halten, durch gleichzeitige Aktivierung aller Bankselektionssignale BS-[A:D]. Der Testbetrieb beginnt mit dem Schreiben von Testdaten in die Bänke 10[A:D]. Hierzu wird das Schreibsteuersignal WRD wirksam gemacht, wodurch der Teststeuersignalgeber 45 veranlaßt wird, das Steuersignal S4 zum Parallelschalten aller Bankbusse 13[A:D] wirksam zu machen. Das Steuersignal S3 wird während des Schreibsteuersignals WRD beim Testmodus in einem Zustand gehalten, bei welchem es die Auswerteeinrichtungen 50[A:D] unwirksam läßt und den Schreib/Lese-Multiplexer 42 veranlaßt, den Datenport 24 mit dem Bankmultiplexer 25 zu verbinden. In diesem Betriebszustand werden nacheinander verschiedene Zellen-Adreßinformationen angelegt, durch unterschiedliche Kombinationen von Zeilen- und Spaltenadressenbits RAD und CAD. Zusammen mit jeder Zellen-Adreßinformation wird eine Gruppe von n = 16 Testdatenbits an die n Datenanschlüsse D[0:15] gelegt. Wegen der erwähnten gemeinsamen Aktivierung aller Selektionseinrichtungen 12[A:D] und wegen der erwähnten Parallelschaltung aller Bankbusse 13[A:D] wird jede Gruppe der Testdatenbits gleichzeitig in eine durch die angelegte Zellen-Adreßinformation bestimmte Speicherzellengruppe in je- der Bank eingeschrieben.
Für das Muster der n Datenbits, die im Testmodus der Speicherschaltung nach Fig. 2 jeweils parallel eingeschrieben werden, gelten folgende Vorschriften: a) die Menge der n Schreibdatenbits ist zu gliedern in m dis- junkte Untermengen, entsprechend den m Untermengen der Datenleitungen in jedem Bankbus, die mit den m Vergleichern der jeweils zugeordneten Auswerteschaltung verbunden sind; b) alle Bits innerhalb jeder einzelnen Untermenge der Schreibdatenbits haben jeweils gleichen Binärwert, der jedoch von Untermenge zu Untermenge verschieden sein darf; c) das Gesamtmuster der n Schreibdatenbits ist bei den aufeinanderfolgenden Schreibvorgängen während jedes Testschreibbetriebs das gleiche.
Zur Befolgung dieser Vorschriften an der Speicherschaltung nach Fig. 2 werden während des gesamten Testschreibbetriebs vier Datenbits gleichen Binärwertes an die erste Untermenge D[0:3] der 16 Datenanschlüsse, vier Datenbits gleichen Binärwertes an die zweite Untermenge D[4:7], vier Datenbits gleichen Binärwertes an die dritte Untermenge D[8:ll] und vier Datenbits gleichen Binärwertes an die vierte (also die m-te) Untermenge D[12:15] der 16 Datenanschlüsse gelegt. Irgendwann während des Testschreibbetriebs (vorzugsweise etwas verzögert nach Erzeugung des Schreibsteuersignals) macht der Teststeuersignalgeber 45 das Steuersignal S5 aktiv, um die m Flip- flops des Latchregisters 48 zu triggern und dadurch die m Datenbits, die an den m Untermengen der Datenanschlüsse anliegen, als Referenzbits an den m Ausgängen des Registers 48 für den anschließenden Lesebetrieb bereitzuhalten.
Nach diesem Testschreibbetrieb folgt der Testlesebetrieb. Hierzu wird das Lesesteuersignal RDD wirksam gemacht, wodurch der Teststeuersignalgeber 45 veranlaßt wird, mittels des Steuersignals S3 die Auswerteeinrichtungen 50[A:D] zu aktivieren und den Schreib/Lese-Multiplexer 42 so einzustellen, daß er den Datenport 24 mit den n = 16 Ergebnisleitungen 47 verbindet. Außerdem macht der Teststeuersignalgeber 45 im Testlesebetrieb die Bus-Parallelschalteinrichtung 43 mittels des Steuersignals S4 unwirksam. Somit wird die Parallelschaltung der Bankbusse 13[A:D] und deren Verbindung mit dem Da- tenport 24 aufgehoben.
In diesem Betriebszustand werden wiederum nacheinander die verschiedenen Zellen-Adreßinformationen angelegt, die auch im Testschreibbetrieb angelegt wurden. Mit jedem Anlegen einer Zellen-Adreßinformation im Testlesebetrieb erscheinen an den Signaleingängen jedes der m Vergleicher 51-54 in jeder Auswerteeinrichtung 50[A:D] m disjunkte Untermengen der n Lesedaten aus der adressierten SpeicherZellengruppe der jeweils zugeordneten Bank. Am Referenzeingang jedes Vergleichers er- scheint das im Latchregister 48 gespeicherte Referenzbit, das anzeigt, welchen Binärwert die Lesedaten an diesem Vergleicher haben sollten, wenn kein Fehler vorliegt. Besteht Über- einstimmung zwischen den Binärwerten aller Lesedaten und dem zugeordneten Referenzbit an einem Vergleicher 31, liefert dieser Vergleicher an seinem Ausgang das Ergebnisbit mit einem Informationsinhalt "Test bestanden", z.B. dargestellt durch den Binärwert "1". Andernfalls liefert der Vergleicher eine "0", wodurch das Ergebnis "Test nicht bestanden" dargestellt wird.
Die insgesamt k*m (=16) Ergebnisbits von den insgesamt k*m Vergleichern der Auswerteschaltungen 30[A:D] gelangen über die 16 Ergebnisleitungen 47 und den Datenport 24 parallel zu den Datenanschlüssen D[0:15], Somit wird an der Speicherschaltung bei jeder Adressierung ein "komprimiertes" 16-Bit- Testergebnis ausgegeben, das anzeigt, welche von m Untermen- gen der jeweils adressierten Speicherzellengruppe in welcher der k Speicherbänke 10[A:D] den Test bestanden bzw. nicht bestanden hat.
Bei Verwendung der in Fig. 2 gezeigten, aus den Elementen 42 bis 54 gebildeten Testhilfseinrichtung ist das aus n = 16 Bits bestehende Testergebnis jedes Lesevorganges weniger "komprimiert" und somit von feinerer Aussage als das aus k = 4 Bits bestehende Testergebnis bei Ausführungsform nach Fig. 1. Es erlaubt nicht nur das Auffinden einer fehlerbehaf- teten Speicherzellengruppe, sondern auch die Diskriminierung derjenigen Untermenge (n) einer Speicherzellengruppe, in welcher der Fehler liegt (oder die Fehler liegen) . Dennoch ist die Testzeit ebenso kurz wie bei der Ausführungsform nach Fig. 1, und es bedarf auch keiner zusätzlichen Datenan- Schlüsse, um alle Ergebnisbits auszugeben.
Bei den gezeigten Ausführungsbeispielen ist die Anzahl n der gleichzeitig selektierbaren Speicherzellen gleich 16, und die Anzahl k der Bänke ist gleich 4. Natürlich sind auch andere Zahlenwerte für n und k möglich. Für die Zahl m, welche die Anzahl der Vergleicher pro Speicherbank und somit die Anzahl der diskrimierbaren Untermengen pro Speicherzellengruppe vor- gibt, gilt allgemein folgendes:
Die Zahl m kann innerhalb des Bereiches 1 < m ≤ n/k natürlicher Zahlen im Prinzip beliebig gewählt werden, wenn man si- cherstellen will, daß die Anzahl der Ergebnisbits nicht größer wird als n und alle Ergebnisbits somit über die für den Normalbetrieb vorgesehenen n Datenanschlüsse ausgegeben werden können. Wenn man m ≤ n/(2k) wählt (wie im Falle m = 1 gemäß der Fig. 1), übersteigt die Summe der m*k Ergebnisbits und der m Referenzbits nicht die Zahl n der Datenanschlüsse, so daß im Testlesebetrieb alle Ergebnisbits gleichzeitig ausgegeben werden können und noch genügend andere Datenanschlüsse übrig sind, um gleichzeitig alle m Referenzbits von außen anzulegen. Bei m < n/ (2k) wie im Falle m = 4 gemäß der Fig. 2 ist diese Bedingung nicht mehr erfüllt, so daß ein interner Referenzbitgeber nötig ist, der abhängig von den im Testschreibbetrieb benutzten Schreibdaten programmierbar ist, wie z.B. das in Fig. 2 gezeigte m-Bit-Latchregister 48. Für solche Fälle gilt immer die erwähnte Einschränkung, daß die n Schreibdaten während des gesamten Testschreibbetriebs unverändert bleiben müssen.
In Fällen m < 1 kann man auch mit weniger als m Referenzbits auskommen, wenn man mehreren der m Untermengen in jeder Spei- cherzellengruppe Schreibdaten gleichen Binärwertes zuteilt. Hierdurch reduziert sich die Zahl der für die Referenzbit- Eingabe benötigten Datenanschlüsse bzw. die benötigte Bitbreite der internen Referenzbit-Latch entsprechend.
Es empfiehlt sich natürlich, die Gliederung jeder n-teiligen Speicherzellengruppe in m Untermengen so vorzunehmen, daß jede Untermenge gleiche Mächtigkeit p hat (also aus gleich vielen Elementen besteht) hat. Dabei empfiehlt es sich besonders, die Zahl m so zu wählen, daß diese Mächtigkeit p = n/m gleich 4 ist (wie im Falle der Fig. 2) und daß jede Untermenge jeweils ein Quadrupel von Speicherzellen umfaßt, das über eine gemeinsame Spaltenselektions-Steuerleitung selek- tiert wird. Die Selektionseinrichtungen der meisten derzeit gebräuchlichen RAM-Speicher sind nämlich für eine solche Quadrupel-Selektion konstruiert. Dies hat zur Folge, daß die zur Fehlerreparatur übliche Ersetzung defektbehafteter Zeilen und/oder Spalten durch Einschalten redundanter Zeilen bzw. Spalten unter Einbeziehung jeweils ganzer Speicherzellen- Quadrupel erfolgen muß. Insofern ist die Diskriminierung von Quadrupeln beim Speichertest fein genug und optimal, um eine zielgerichtete Reparatur vornehmen zu können.
Die Einrichtung zum Parallelschalten der Bankbusse 13[A:D] ist in den Figuren zur besseren Anschaulichkeit als eine gesonderte Schalteinrichtung 33 bzw. 43 hinter den Zweiganschlüssen des Bankmultiplexers 25 dargestellt. In der Praxis kann die Funktion der Bus-Parallelschalteinrichtung im Bankmultiplexer selbst implementiert werden. Gleiches gilt für die Einrichtung zum Abkoppeln aller Bankbusse 13[A:D] vom Datenport 24, die in den Figuren rein symbolisch als n-poliger Schalter 32 bzw. als Schreib/Lese-Multiplexer 42 zwischen Da- tenport 24 und Bankmultiplexer 25 dargestellt ist. Ein üblicher Bankmultiplexer kann durch relativ einfache Zusatzmittel so ausgebildet werden, daß er durch das Steuersignal S2 (Fig. 1) bzw. das Steuersignal S4 (Fig. 2) in einen Schaltzustand versetzt wird, in welchem er alle k Zweiganschlüsse A, B, C und D mit dem Hauptanschluß verbindet und daß er durch das Steuersignal Sl (Fig. 1) bzw. das Steuersignal S3 (Fig. 2) in einen abgeschalteten "toten" Zustand versetzt wird, in welchem alle k Zweiganschlüsse voneinander und vom Hauptanschluß getrennt sind.
Bei den schnellen Testverfahren, wie sie an erfindungsgemäß ausgebildeten RAM-Speicherschaltungen durchgeführt werden können, ist natürlich zu berücksichtigen, daß die jeweiligen Testschreibdaten nicht beliebige Bitmuster haben können, son- dern daß, je nach Ausführungsform der Testhilfseinrichtung, bestimmte Untermengen der Bits gleichen Binärwert haben müssen und daß bei manchen Ausführungsformen das Bitmuster im Verlauf eines Testschreibbetriebs nicht geändert werden darf. Ein übliches Testgerät, das zur Durchführung der Speichertests verwendet werden kann, läßt sich ohne weiteres so programmieren, daß es neben den erforderlichen Kommandobits CMB die jeweils gewünschten oder möglichen Datenbitmuster im Testschreibbetrieb zusammen mit den jeweiligen Adreßinforma- tionen liefert und daß es im Testlesebetrieb die über die Datenanschlüsse ausgegebenen Ergebnisbits verarbeitet, um Fehler anzuzeigen und zu protokollieren, und auch die passenden Referenzbits über einen Teil der Datenanschlüsse liefert (wo dies möglich ist) .

Claims

Patentansprüche
1. RAM-Speicherschaltung enthaltend: k ≥ 2 Bänke (10[A:D]), deren jede eine Vielzahl von Speicher- zellen und eine Selektionseinrichtung (12) aufweist, um Gruppen von jeweils n ≥ 2 Speicherzellen der Bank abhängig von einer angelegten Zellen-Adreßinformation (RAD, CAD) gleichzeitig zu selektieren und an der jeweils selektierten Speicherzellengruppe eine Gruppe von n Daten über einen zugeord- neten n-Bit-Bankbus (13) in einem Schreibbetrieb als Schreibdaten einzuschreiben oder in einem Lesebetrieb als Lesedaten auszulesen; einen bidirektionalen Datenport (24) mit n Transferkanälen, die zum Empfangen und Senden von n parallelen Daten ausgelegt und mit auswählbaren Exemplaren der Bankbusse (13[A:D]) verbindbar sind; eine Testhilfseinrichtung (30-37; 42-54), die eine Bus-Parallelschalteinrichtung (33; 43) zum gleichzeitigen Verbinden aller k Bankbusse (13[A:D]) mit dem Datenport (24) und eine Selektions-Parallelschalteinrichtung (34; 44) zum gleichzeitigen Aktivieren der Selektionseinrichtungen (12[A:D]) aller Bänke (10[A:D]) aufweist, dadurch gekennzeichnet, daß die Testhilfseinrichtung (30-37; 42-54) ferner folgendes ent- hält: eine Teststeuerschaltung (35; 45) , die auf ein Testmodus-Einstellsignal (TM) anspricht, um die Bus-Parallelschalteinrichtung (33; 43) nur während des Schreibbetriebs zu aktivieren, alle Bankbusse (13[A:D]) während des Lesebetriebs vom Daten- port (24) abzukoppeln und die Selektions-Parallelschaltein- richtung (34, 44) während des Schreibbetriebs und während des Lesebetriebs zu aktivieren; für jede Bank (10[A:D]) eine eigene Auswerteeinrichtung (30[A:D]; 50[A:D]) zum Vergleichen der auf dem zugeordneten Bankbus (13[A:D]) erscheinenden n Lesedaten mit einer Referenzinformation, die repräsentativ für die Schreibdaten ist, welche zuvor an der aktuell selektierten Speicherzellengruppe eingeschrieben worden sind, und zur Bereitstellung einer Ergebnisinformation, bestehend aus 1 ≤ m ≤ n/k Bits, deren jedes anzeigt, ob eine genau ihm zugeordnete Untermenge aus m Untermengen der n Lesedaten mit einem genau dieser Untermenge zugeordneten Teil der Referenzinformation übereinstimmt.
2. RAM-SpeicherSchaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede der k Auswerteeinrichtungen (30[A:D]; 50[A:D]) m Vergleicher (31; 51-54) enthält, deren jeder eine Mehrzahl von Signaleingängen zum Empfang einer genau ihm zugeordneten Untermenge der n Lesedaten und einen Referenzeingang zum Empfang eines Referenzbits und einen Ausgang zur Lieferung eines Ergebnisbits hat, welches anzeigt, ob die an den Signaleingängen empfangenen Lesedaten alle mit dem Refe- renzbit übereinstimmen.
3. RAM-Speicherschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Testhilfseinrichtung (30-37; 42-54) erste Verbindungsmittel (37; 47) enthält zum Verbinden des Ausgangs jedes der insgesamt m*k Vergleicher (31; 51-54) mit einem genau ihm zugeordneten Exemplar der n Transferkanäle des Datenportes (24) .
4. RAM-Speicherschaltung nach Anspruch 3, dadurch gekenn- zeichnet, daß m*k ≤ n/2 ist und daß die Testhilfseinrichtung
(30-37) zweite Verbindungsmittel (36) enthält zum Verbinden des Referenzeingangs jedes der m*k Vergleicher (31) mit einem genau ihm zugeordneten Exemplar derjenigen Transferkanäle des Datenportes (24), die nicht von den ersten Verbindungsmitteln (37) betroffen sind.
5. RAM-Speicherschaltung nach Anspruch 3, dadurch gekennzeichnet, daß m*k = n ist und daß die Testhilfseinrichtung (42-54) einen Referenzbitgeber (48) enthält zur Bereitstel- lung der Referenzbits für die Referenzeingänge der m Vergleicher (51-54) gleichzeitig in allen k Auswerteeinrichtungen (50[A:D]) während des Lesebetriebs.
6. RAM-Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Referenzbitgeber (48) über eine Verbindung (49) mit Transferkanälen des Datenportes (24) einstellbar ist auf die Binärwerte ausgewählter Bits der während des Schreibbetriebs an diesen Transferkanälen empfangenen Schreibdaten.
7. RAM-Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die Speicherzellen jeder Bank (10[A:D]) in Zeilen und Spalten angeordnet sind und jede der Selektionseinrichtungen (12[A:D]) so ausgebildet ist, daß jeweils ein Quadrupel von Speicherzellen über eine gemeinsame Spaltense- lektions-Steuerleitung selektiert wird, dadurch gekennzeichnet, daß die Mächtigkeit jeder Untermenge gleich 4 ist und jede Untermenge der n Lesedaten jeweils genau einem der besagten Quadrupel von Speicherzellen individuell zugeordnet ist.
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