TWI222649B - RAM memory circuit having a plurality of banks and an auxiliary device for testing - Google Patents

Description

1222649 五、發明說明（1) 本發明係有關一種RAM記i咅雷跋，/六4奋士 第一項之序文，复目女々^ 電依據申請專利範圍 進一步包含輔助二八有 多重記憶胞元之複數組，且 域係為動能1¾ ϋ t & 平乂彳土仁非獨有的，本發明之領 =動心ik機存取記憶體電路（DRAMs)。 ^寫’’ R A Μ ”（源自於p左祕六 a 具有多重呓情於存取記憶體）通常被用來標示 被選擇性及存取蕤w、$搜从命 八合J儲存貝枓，且可 中，$ _胞iL #曰擇彳寫入或讀取資料。許多例子 成。各組具有—專:Λ 胞元陣列來組 护之網路，專用胞 擇裝置，包含一可轉換資料路 i控制線之網^於控财料路㈣路巾之轉換功能之選 被施=狀態中丄組之選？裝置可被組位址啟動並反應 # μ κ、&\凡位址身讯項，藉以選擇用於寫或讀操作時之 =由選擇裝置激發選擇控制線，驅動資料路徑網 ^之被心定開關經由被定址之記憶胞元及被指定至有關 、、且（組匯流排"）之資料匯流排間之資料轉換路徑轉換而實 現0 、 、考慮此選擇處理，當寫入指令出現時，將被提供於組 匯流排上之資料寫入被定址之記憶胞元，而當讀取指令出 現時，被獲得於該被定址記憶胞元之資料係找出到組匯流 排之路徑。組匯流排通常為同時轉換η資料之平行匯流 排’而選擇袭置係被設計使各例中之^記憶胞元群可藉由 一胞兀位址資訊項同時被定址及選擇。組匯流排通常可視

1222649 五、發明說明（2) — 組位址經由组多工哭袖 頻道之雙向資料埠了 擇性連接至包含n平行資料轉換 憶電路^外部資料終端:行f料轉換頻道係被連接至記 之資料。 、^错以接收及傳輸將被寫入或讀取 為了檢查R A Μ記憶雷攸 d 種檢驗係為必要。原則上路之機此性’各種製造階段之各 各例中之特定資料寫入計=檢驗係包含接續讀取期間將 對應先前被寫入之資料。胞儿，及檢查被讀取資料是否 示該記憶電路之各摔作模;己憶體檢驗之實現…提供指 果之頻閃訊號之外:、係以t指令位元及產生詢問檢驗結 供選擇記憶胞元即將被寫選擇檢驗程式操作藉以提 外部檢驗單元之協助。‘”、貝料之各位址及資料資訊項之 每記憶電路較大之健+ + _ y 因為檢驗時間係為顯著虑:山又係產生較長之檢驗時間。 檢驗時間之已二以致力縮短它。縮短 組匯流排及選擇裝置均被n::貝：寫入期間所有組之 被同時寫入所有組之被定址n寫入資料群分別 同組被讀取之資料接著被彼此η:然而，因為從不 …因此，先前技術係因必須：=此被實現。 兀群連續存取間之必須被順=對組中不同記憶胞 縮短讀取操作存續期呈:㊉荨待時間，而被限制 等待直到選擇妒置中二_而5 ，各新讀取之前，必須 狀離Α卜 置中之貧料運載線再次被罄s π + 狀I、為止。通常為了二被可至其互相充電 —寺待4間，讀取期間以時間 第7頁 1222649 五、發明說明（3) 乂錯方式來定址各組係為已知，讀取後以此法立即被實現 於一組，也就是說等待時間實際被推移於該組之前，另一 組已被存取。然而，此促使總記憶讀取時間僅有少數百分 比被儲存。 一本發明之目的係包含設計具複數記憶組使其可較以往 $短時間被檢驗之ram記憶電路。依據本發明之此目的係 藉由被具體說明於申請專利範圍第丨項 於是，本發明係有關包含："組，重記 憶胞7L及一選擇裝置，可視被施加之胞元位址資訊項同時 選擇各例巾、组之n 2記,隐胞元之群，且可於於各被選擇記 憶^群處，寫人資料或讀取操作中讀取t作寫入操作令 ^買取身料群時，經由被指h位元群匯流排寫人一群η資 2i雙向貝料埠，具有η轉換頻道，被設計用來接收及 傳輸η平行資料且可被連接至組匯 於同時啟動^淳’及—選擇平行轉換裝置，用 丨3、、丑擇表置。依據本發 置包含一檢驗控制電路，可反應檢驗模式嗖 於寫入操作期間僅啟動匯流排平行轉換裝置，於:J取猎【 期間將所有組匯流排隔離資料埠， :=呆作 間啟動選擇平行轉換裝置。再者，以3；及:買广呆作期 全包下，；何全體組之、子集，，係被用來意指完 :包括王部組之所有組成之m獨立組。此亦包括 二 子；此例中，（單）”子集”係等於全。 1之例 1222649

之輔助檢驗裝置不僅於寫入並且可於讀取檢驗

胞元群記ί組平行操作之時間。讀取操作中，記憶 法排> 2擇可平仃進行於所有組，而不需平行轉換組匯 2 ° =期間’無任如位元群匯流排被連接^位元資 2車：=出現於k不同組匯流排之各k n_位元讀取資料 群’係被檢驗於專用評估裝£ ’藉以獲得包含最多η位元 ，使其可經由η位元資料埠被輸出之"壓縮”檢驗結果。 狄本發明之特定實施例係被其特徵在於於附帶申請專 g。中。以下本發明係參考®示使用例證實施例被詳細解 ，中丄各例中之相同類型元件及控制訊號係被相同參 子或子母標示，其有時連續產生數字或字母，某些情 況為了較近之辨識而以方括弧表示。 一 被顯示於第一圖之記憶電路係包括k = 4組ι〇α、 10Β、10C及10D，其各以不完整型式被描繪，且被與單半 導體晶片上之記憶電路之其他組件整合一起。4組1〇[八： D]各存在於晶片之被指定象限中。四組具有相同尺寸且以 相同方式被建構，使組1 0Α之構造簡略說明剛好可滿足。 組10Α包含一胞元陣列11Α，具有大量以列及行被安置 於矩陣型式中之各記憶胞元。組1〇Α之被選擇記憶胞元係 藉由激發多重列選擇控制線RS及多重行選擇控制線以經由 被指定選擇裝置12A被存取用來寫入及讀取。控制線以係 視列位址RAD之位元而被列位址解碼器21激發，而控制線 CS係視行位址CAD之位70被行位址解碼器2 2激發。僅被指

1222649 五、發明說明（5) 定組選擇訊號BS-A激發時選擇裝置才對應上述控制線RS及 CS之激發狀態，藉以於各例中將胞元陣列之藉由位址RAD 及CAD決定之一組記憶胞元連接至被指定組匯流排13A之η 資料線。經由被創造之η位元資料路徑，η資料可同時於相 關記憶胞元群被寫入或讀取。被描繪例證實施例中，η = 1 6 °

其他二組10Β ’ 10C及10D亦分別被指定一專用η位元群 匯流排13Β及13C及13D。該三組ι〇β，i〇c及i〇d之選擇裝置 12B ’12C及12D係以相同於組1〇a之選擇裝置12A之方式經 由列選擇及行選擇控制線RS及CS被連接至兩位址解碼器2 1 及22 ’且可分別被各指定組選擇訊號“ —B、BS_C &BS_D啟 動。組選擇訊號BS-[ A :D]係視組位址BAD之位元被組位址 解碼器2 3產生。 記憶電路具有n =丨6外部資料終端D [ 〇 :丨5 ]，其被連 接至雙向貧料埠24之n平行資料轉換頻道。具有k分支終端 A j C及D之組多工器25，係可被組位址BAD控制藉以連 接貧料埠24至各被選擇組之組匯流排。

為了控制不同操作週期期間各處理之順序，一控制 被提供，其具有用於接收被外部施加之指令位元 別：：1立：產生不同操作模式所需之操作控制訊號。 料^ = 包括—寫人控制訊號WRD，用於啟動寫入1 料之操作，一讀取抑岳D η π 、、控制汛號Rdd，用於啟動讀取資料之泰 作’及一檢驗模式設定士条 以執行檢驗操作。其可具體改進記憶電路 丹者，控制部仵26可提供用於計時選

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ϊ :之連續轉換操作之各種計時控制訊號。為 間化起見’對應訊號連接並不做單獨描述。 例中說：之記憶電路特性係本身已知，且可促成各 :擇,己憶組處之寫入及讀取資料之慣用一般操作。 = t 了可於縮短時間内實現記憶檢驗，依據第一圖之 4電路係額外被提供包含k = 4之相同評估裝430[A: ]之一輔助檢驗裝置，資料埠24及多工器25之間連接中之 一η極開關32，用於平行轉換所有k組匯流排13以·· D]之一 轉換裝置33，用於平行啟動所有選擇裝置12 [A :D]之一 轉換裝置34，及一檢驗控制訊號發送器35。檢驗控制訊號 發送器35可結合被控制部件26產生之訊號WRI)、rDD及TM， 藉以產生用於打開開關32及啟動評估裝置3〇[A : D]之一第 一檢驗控制訊號S1，及產生用於匯流排平行轉換裝置3 3之 一第二檢驗控制訊號S2。 四個評估裝置30 [A : D]係分別被指定至四組1〇 [a : D] 且各包含一比較器31，其具有n訊號輸入被連接至被指定 組之組匯流排之η資料線。比較器3 1可被檢驗控制訊號s 1 啟動糟以比較被接收於其訊號輸入之η位元及一參考位 元，及提供一結果位元指示是否所有被接收之η位元均對 應該參考位元。用於該四個評估裝置3 0 [ A : D ]之比較器 3 1，係經由被連接至資料埠2 4之轉換頻道之一之參考位元 線3 6而被饋送至被描繪例中之資料終端D 0之轉換頻道。該 四個評估裝置3 0 [ A : D ]之比較器3 1之最終位元，係經由被 連接至資料埠24之四個其他轉換頻道之四個最終線37而被

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帶至被描繪例中之資料終端D [ 1 2 : 1 5 ]之轉換頻道。 記憶電路之一般操作模式中，檢驗模式設定訊號tm係 被保持靜止。此情況下，選擇平行轉換裝置34係為靜止， 而檢驗控制訊號發送器35使檢驗控制訊號81及§2靜止，使 開關32保持關閉，匯流排平行轉換裝置33保持靜止，而評 估裝置30 [ A · D ]均保持靜止。組位址以])、列位址rad及欄 4止CAD係、、、二由外部位址終端被施加，藉以啟動被組位址 BAD&决疋之組之選擇裝置’使僅此組之記憶胞元群（^ 6 =憶胞兀）被選擇，此組係藉由位址RAD &CAD決定。同 寸、"且夕工态2 5係藉由組位址b A D設定，使其精確連接此 、、且之、、且匯/;lL排至資料埠2 4 (經由被正常模式關閉之n極開關 3 2)因此’用於被選擇組處平行輸入η寫入資料之及平行 ，出η讀取資料之資料轉換路徑，係被製造於η外部資料終 端〇[〇 : 15]及η被選擇記憶胞元之間。用於寫入及讀取之 各被啟+動選擇裝置中之時間順序，係分別於寫入控制訊號 WRD及靖取控制吼號影響下，藉由被產生於控制部件π 中之對應計時控制訊號來控制。 為了執行記憶檢驗，檢驗模式設定訊號ΤΜ係被啟動且 於整個檢驗操作期間保持啟動狀態。經由所有組選擇訊號 BS-[A : D]同時啟動，此促使選擇平行轉換裝置34同時保 持所有組10[A :D]之選擇裝置12[A :D]均為啟動狀態。該 ，#u上之組位址位元BAD之可能影響，係被轉換裝置34之 部件啟動而過分寫入。檢驗操作開始於檢驗資料寫入組i 〇 [A · β ]。針對此目的，寫入控制訊號WRD係被啟動，使檢

第12頁 1222649 五、發明說明（8) 驗控制訊號發送器3 5啟動檢驗控制訊號S2以平行轉換所右 組匯流排13[A : D]。其他檢驗控制訊號S1於寫制 =由歹！持靜止。此操作狀態中…胞元位址資訊項 ^由列及行位元RAD及CAD之不同組合被連續施加。一組 二1^同二進位值之η = 1 6檢驗資料位元係與各胞元位址 至讀料終端D[〇 :15]。由於上述所有 k擇衣置12[A :D1之聯人啟士 z 平杆鐘i ,糾之聯σ啟動及所有組匯流排13[A :D]之 換：各組檢驗資料位元係同時被寫入各組中之記憶 :多工哭5 Ϊ係被施加之胞元位址資訊項決定。此例中， 組夕工1§ 2 5當然必須”僂齡丨丨，甘π朴， BAD來達成。 、 八°精由如應用任意組位址 的，2㈣跟隨在檢驗讀取操作之後。針對此目 π再;& ‘拾2 21RD係被啟動，使檢驗控制訊號發送器 :;動m制訊號S2,並啟動其他檢驗控制訊號 32被打開，且所有評估裝置平=轉換係被取消，開關 態中，亦被施加於檢驗寫HD]均被啟動。此操作狀 係再度被連續施加=中之不同胞元位址資訊項 項時，於檢驗寫入操；m組處之相關胞元位址資訊 料位元之二進位值之：=寫入且具有相同於η檢驗資 項-起被施加至資料終端二位二，係連同各胞元位址資訊 訊項於檢驗寫入操作中 因此，有了施加胞兀位址貧 元群之η讀取資料，係出\目來/各被指定組之被定址記憶胞 ，、出現於各比較器3!處之訊號參考輸

第13頁 IZZZOH·^ 發明說明（9) 入。若所有n讀取資料 — 元具有對應性，則哕士女一。於甘及比較器31處之參考位 值” 1"表示之資$肉 其輪出提供如以二進位 比較器提供τ，表：二驗果通；"之結果位元。否則，該 . 不該、、Ό果檢驗不诵禍” 結果位元k，(=:= 估四裝條置 端D[ 12 : 15]。因此，及/料埠24平行傳輸至資料終 壓縮”k位元檢驗結果被’位於記憶電路處之"被 者通過或不通過被定址己:娜議 被形成自元件3 〇至3 7之依撼裳 ' 之上述輔助檢驗裝i， ^:圖之上述記憶電路中 驗，例中檢驗寫入摔作及烚给^ 5己憶組之省時平行檢 組。用於檢驗比較=操作可平行執行於所有 係可經由被提供用於一沪^貝二及參考資訊及最終資訊 驗模式不需額外之外部‘端”m終端來進行’所以檢 有意義，因為其精確指出、、、位疋檢驗結果係具 檢驗結果之意義可額；組具有缺陷。 評估裝置中而更淨化，各比 供複數個比較器於各k η平行讀取資料之獨立子隼 °糸比車又來自相關記憶組之 元可被提供至各該子隼/筮_ >考_位及*，使獨立結果位 路之一實施例。，、弟一圖顯示此考量之RAM記憶電 依據第二圖之許多記憶電路元 實施例，且被第一圖中相同參考數字^對應第一圖所不之 及功能之重複說明係為多餘。直 払不。這些疋件構造 、八僅足以討論以下輔助檢驗

第14頁 1222649 五、發明說明（ίο) 裝置構造及功能之差異。 依據第二圖之輔助檢驗裝置係包含k = 4相同評估裝置 50[A : D]，資料埠24及多工器25之間之一讀/寫多工器 4 2，用於平行轉換所有k組匯流排1 3 [ A : D ]之一轉換裝置 43，用於平行啟動所有選擇裝置12 [A :D]之一轉換裝置 44，一閂鎖暫存器48及一檢驗控制訊號發送器45。檢驗控 制訊號發送器45可結合被控制部件26產生之訊號WRD、RDD 及TM ’藉以產生用於操作讀/寫多工器開關42及啟動評估 裝置50 [A : D]之一控制訊號S3，及產生用於啟動匯流排平 行轉換裝置43之一控制訊號S4，及用於觸發閂鎖暫存器48 之控制訊號S5。 四相同評估裝置5 0 [ A : D ]係分別被指定至四組1 〇 [ a : D ]且各包含m比較器，其中m係為記憶胞元群中之η記憶胞 元之整數分數（也就是η/m為一整數），而乘積以!^最多等於 η。所述例子（n =16且k = 4)中，m = 4。因此，k*m精確等 於16。 m = 4比較器51、52、53及54各具有p = n/m Μ訊號輪 出，其係被連接至被指定組之組匯流排之η資料線之被指 定子集。比較器51-54可被控制訊號S3啟動，藉以比較被 接收自其訊號輸出處之Ρ位元及參考位元，及提供指出是 否所有被接收ρ位元均對應該參考位元之最終位元。用於 各β平估裝置50[A .D]之m比較器5 1 - 5 4之m參考位元，係精 確地從閂鎖暫存器48之m輸出經由一束m參考位元線46 一% 被饋送至所有評估裝置。閂鎖暫存器48包含m可觸發資料1 1222649 五、發明說明（11) =換ii料輪出係經“線路49被連接至資料痒2… n! m二至所述例子(m = 4)中之四資料終端D0、 D4、D7及D12之轉換頻道。 壯果ί H四：估裝置50U:D]之。1比較器之全部k*m=16 ;號S _!藉：；1接6 : Π Ϊ 2 ΓΓΛ多工器4 2可被控制 24。 運接組夕工為25或該束結果線47至資料埠 依據第二圖之記憶電路之一般操作模式中，檢驗模弋 持靜止。此情況下，選擇平行轉=1 係為静止，而檢驗控制訊號發送器45使用於 之控制訊號S3保持連接資料埠24至組之，狀° :訊，被保持於匯流排平行轉換裝二^ i: 暫存器之正反器之控制訊觸被抑 之一般操作，係可以相同於參考第-圖之上述方式被實現。 矛 式設i ;二τ: : ί f :圖之記憶電路之記憶檢驗，檢驗模 狀悲。㈣所有組選擇訊細 ^啟動 選擇平行轉換裝置43保持所有έΗΐη^ I知啟動此促使 [AM均為啟動狀態：持所有、组"以⑼之選擇裝置12 的，開ΐ於檢驗資料寫入組1〇[A :D]。針對此目 寫入控制訊號WRD係被啟動，使檢驗控制訊號發送器 1222649 五、發明說明（12) 45啟動檢驗控制訊號用於平行轉換所有匯流排“以·· 檢驗模式中之寫入控制訊號WRD期間，控制訊號S3係被保 持使評估裝置50[A : D]維持靜止之狀態，並使讀/寫多工 器4 一2將資料埠24連接至組多工器25。此操作狀態中，不同 胞π位址資訊項係經由列及攔位址位元rad及cad之不同组 合而被連續施加。一群n =16檢驗資料位元係與各胞元位 址貧訊項一起被施加至η資料終端D[〇 : 15]。由於上述所 =擇，置12[A :D]之聯合啟動及所有組匯流排13[a :d] Π仃Ϊ換，I組檢驗資料位元係同時被寫入各組中之記 心胞π群，此群係被施加之胞元位址資訊項決定。 以下條件加諸在被平杆宜人# Μ @ 拾赂婼彳+ β i 冩依據第二圖之記憶電路之 檢驗杈式之各例中之η資料位元之圖案上； a)對應各組匯流排中之資料線 元組係被再分為“蜀 ：：？寫入貝枓位 路之m比較器； 千集其被連接至各被減評估電 b )各例中之寫入資料位元 有相同二進位值，4 = 2:集内之所有位元均具 、由士 “、、肉千集和子集可能不同； 驗入處理中，n寫入資料位元之全圖案於各檢 驗寫入刼作期間係為相同。 為了遵循依據第二圖之記憶電路之 哲 操作整個過程中，具有相二條件，該檢驗寫入 加至16資料終端之；一子隼“ &四資料位元係被施 之四資料位元係被L=DiV华3:[，4具7“目值 進位值之四資料位元係被施加至第三子軸7ιι]相同而-具

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Λ二 ' 資料位元係被施加至16資料終端之第 二=;:/集D[12:15]。有時檢驗寫入操作期間 (杈佳以有些延遲於寫入控制㈣產生後 制訊號發送器45啟動控制邙躲ςς妨、，Λ ^ ^ τ β ，又勃徑制汛號S5猎以觸發閂鎖暫存器48之 1 = 2 資料終端之瓜子集處作為暫存器48之 作。 貝料位凡保持備女用於隨後之讀取操 此，驗寫入操作係跟隨在檢驗讀取操作之後。 目的，讀取控制訊號RDD係被啟動，# & & 突π μ山_ μ 了散驭動，使檢驗控制訊號發送 號S3啟動評估裝置5〇[a :d]，及 / 寫夕=4使其將資料埠24連接至n=u 4 外，檢驗項取操作中，檢驗控制訊號發送器“可夢由 汛號S4使匯流排平行轉換裝置43保持靜止。平行^換^冷 排13[A : D]並將其連接至資料埠24因而被取消。、v抓 元位：ΐ作狀態中，亦被施加於檢驗寫入操作中之不同胞 項係再度被連續施加。由於各施加胞元位址資 汛項於檢驗讀取操作中，來自各被指定組之 二 凡群之η讀取資料之m獨立子集，俜出 "隐胞 [a:d]中之各m比較器51-54之訊置5〇 暫存盗48之筝考位元，係出現於各比較器] 其參考位元係指出若無錯誤，此比較 ^ ，地， 及讀取資料。若所有η讀取資料之二進上、/又二進位值 之參考位元具有對應性，則該比較14 進位值τ表示之資訊内容，|檢驗通："於二出

第18頁 1222649 五、發明說明（14) 則，該比較器提供” 0”，表示該結果”檢驗不通過”。 來自全部評估裝置3〇[A :D]之k*m比較器之全部k*m (=1 6)結果位元係經由結果線47及資料埠24被傳輸至資料 終端D [ 0 : 1 5 ]。因此，針對各定址，位於記憶電路處 之·'被壓縮” 1 6位元檢驗結果，係被輸出指出k記憶組！ 〇 [A : D ]何者通過或不通過檢驗之各被定址記憶胞元群之^ 子集。 由於使用被顯示於第二圖且被形成自元件2至5〇之輔 助檢驗$裝置，各讀取處理之包含n=16位元之檢驗結果係較 少，1被壓縮’’，因而較依據第一圖之實施例中包含k = 4位元 之檢驗結果更具精巧意義。其不僅使缺陷記憶胞元群被找 1 ’亦可區分錯誤出現之記憶胞元群之子集。然而，檢驗 日π間正如依據第一圖之實施例般地短，而不 線 端來輸出所有結果位元。 胃 所示例證實施例中，同時可選擇之記憶胞元數η係等 於16 :而組數k係等於4。當然，n 之其他數值亦可。以 I L ¥施加數子!!！，其指定每記憶組有多少比較器數， 每5己憶胞元群可被區分出之子集數。 原則上，若預期確保結果位元數不會大於Η，且 Ϊ果：提供用於一般操作之η資料終端來輸 出則數子m可被任意選擇於工m n/k自然 η，⑻被選擇(如依據第一圖之m=1之-:内右： 二參中考位元之總和不超過資料終端之續：上 刼作中，戶斤有結果位元可同時被輸出，而仍剩餘足3

第19頁 1222649 五、發明說明（15) 之其他資料終端以同時 依據第二圖之m = 4例子 以需内部參考位元發送 之寫入資料被設計程式 暫存器48。整個檢驗寫 變之上述限制通常加諸 m < 1例子中，若具 至各記憶胞元群之複數 元。參考位元輸入所需 所需之位元寬度係因此 外部提供所有"1參考值元。由於如 之m n/(2k)，此條件不再滿足，所 器，其可視被用於檢驗寫入操作中 ，如被顯示於第二圖之m位元閂鎖 入操作期間η寫入資料必須保持不 於該例。 有相同二進位值之寫入資料被分配 個m子集，則亦可運用少於m參考位 之資料終端數或内部參考位元閂鎖 被對應降低。 當然，建議執行再區分各n部分記憶胞元群為m子集， 使各子集具有相同基數p (也就是包含相同元件數）。此例 中，特別建議選擇爪數，使該基數p=n/ffl等於4(如第二圖 之例子），且各子集分別包含經由共同攔選擇控制線被選 擇之四工記憶胞元。此因目前慣用之大多數記 之 選擇裝置係針對該四工選擇來建構。此結果為分別藉由多 餘列及/或欄連接之慣用於補救錯誤之取代缺陷列及/或 欄，於各例中必須包含全部記憶胞元四工來實現。此考量 下，圮丨思檢驗期間，四工之區分係足夠精確及理想以執行 標的補救。 圖中’為了更簡潔，用於平行轉換組匯流排丨3 [ A ·· D ] 之裳置係被描繪為分別位於組多工器2 5之分支終端下游之 獨立轉換裝置33及43。實務上，組匯流排平行轉換裝置之 功此可被其本身執行於組多工器。相同者加諸在用於自資 1222649 五、發明說明（16) 料埠24分離所有組匯流排丨3 [ A ·· d ]之裝置，其僅象徵性被 描緣於圖中分別作為η極開關32及資料埠24及組多工器25 間之讀/寫多工器42。慣用組多工器可藉由非常簡單額外 裝置被置於分別藉由控制訊號32 (第一圖）及控制訊號S4 (第二圖）連接所有k分支終端a、B、C及D至主終端之打開 狀態，及被置於 S2(第二圖）使所 閉’’靜止’’狀態之 如可被執行 檢驗方法，當然 各檢驗寫入資料 必須具有相同二 進行中位元圖案 外，可被用於執 計程式，使其可 料位元及各位址 可經由資料終端 經由一部份資料 刀別稭田徑w 、π -w /入炫奶犰现 有k分支終端彼此且與主終端分離之關 方式來形成。 於依據本發明設計之RAM記憶電路之快速 必須考慮視辅助檢驗裝置之實施例而定， 不能具有任意位元圖案，位元之特定子集 進f值，而許多實施例中，檢驗寫入操作 不能被改變。除了所需指令位元CMB之 之慣用檢驗單元可輕易地被設 次=榀驗寫入操作中個別預期或可能之資 負訊項之圖案，且於檢驗钱 、 輸出姓里, 貝取操作中，其 軋出、、、。果位元以指示及紀錄 終踹捭说nr ^ 日+，且亦可 、^供匹配參考位元（此為可能處）。

1222649 圖式簡單說明 第一圖大略顯示依據本發明第一實施例具有四組及一輔助 檢驗裝置之一RAM記憶電路。 第二圖以類似方式顯示本發明第二實施例之略圖。 元件符號說明 10[A :D] 記憶組 11 [A • D] 記憶胞元陣列 12[A :D] 選擇裝置 13[A :D] 組匯流排 21 列位址解碼器 22 欄位址解碼器 23 組位址解碼器 24 資料埠 25 組多工器 30[A :D] 評估裝置 31 比較器 32n 極開關 33 匯流排平行轉換裝置 34 選擇平行轉換裝置 35 檢驗控制訊號發送器 36 參考位元線 37 結果線 42 讀/寫多工器

第22頁

1222649 圖式簡單說明 43 匯流排平行轉換裝置 44 選擇平行轉換裝置 45 檢驗控制訊號發送器 46 參考位元線 47 結果線 48 參考位元發送器 5 0 [ A ·· D ] 評估裝置 51-54 比較器 Ιϋ^ΙΙ 第23頁

Claims (1)

1222649 六、申請專利範圍 1· 一種RAM記憶電路，包含： 搓裝k署:二(1〇[A : D])，其各具有多重記憶胞元及-選 ^ 士、 ’可視被施加之胞元位址資訊項（RAD，CAD)而 二/ =擇各例中该組之η 2記憶胞元之群，且可於各被選 屺心胞元群處，經由一被指位元群匯流排（丨3 )，而 群1L資料當作一寫入操作中之寫入資料，或讀取該 群田作一讀取操作中之讀取資料，； 及ί t貝料埠ί24)，其具有η轉換頻道，被設計用來接收 專輸η平行資料且可被連接至該組匯流排（i3[A :d]) 之可選擇樣本； 一輔助檢驗裝置 換裝置（33 ; 43 [A : D ])至該資 44 )，用於同時 (12[A : D])， 其特徵在於 該辅助檢驗裝置 一檢驗控制電路 號（TM )，而僅 裝置（3 3 ; 4 3 ) (13[A : D])退 H喿作期間啟動 針對各組（1 〇 [ A : D])，用於 (30-37 ;42-45)， )’用於同時連接所 料埠（24)，及一選擇 啟動所有該組（1 〇 [ A (30-37 ; 42-54 )更 (35 ; 45 )，其可反 於該寫入操作期間啟 ’於該讀取操作期間 耦該資料埠（2 4 )，及 該選擇平行轉換裝置 ·· D ])，一專用評估 比較出現於該被指定 具有一匯流排平行轉 有k組匯流排（1 3 平行轉換裝置（34 ; :D])之選擇裝置 包含下列： 應一檢驗模式設定訊 動該匯流排平行轉換 將所有該組匯流排 於該寫入操作及該讀 (34 ; 44 )； 裝置（30[A : D] ; 50 組匯流排（1 3 [ A :

第24頁 1222649 六、申請專利範圍 D ])之η項取貧料及代表先知被寫入該目前被選擇之記情 胞元群之該寫入資料之一參考資訊項，及用於提供包含1 m n/k位元之一結果資訊項，其各位元係指示從該11讀取資 料之m子集被精確指定至其之子集，是否對應被精確指定 至該子集之參考資訊項之一部份。 2·如申請專利範圍第1項之RAM記憶電路，其特徵在於每一 個該k評估裝置（30[A ·· D] ; 50[A : D])包含m比較器 (3 1 ; 5 1 - 5 4 )，其各具有複數個訊號輸入，用於接收被 精確指定至其之n讀取資料之一子集，及一參考輸入，用 於接收一參考位元，及一輸出，用於提供一結果位元以指 不是否所有於該訊號輸入被接收之該讀取資料均對應該參 考位元。 3 ·如申請專利範圍第2項之ram記憶電路，其特徵在於該輔 助檢驗裝置（30-37 ;42-54)係包含第一連接裝置（37 ; 47)，用於將各全部瓜外比較器（31 ;5卜54)之輸出連接 至被精確指定至其之該資料埠（24)之該η轉換頻道之樣 〇 4·如申請專利範圍第3項之RAM記憶電路，其特徵在於m*k η/2 ’且該輔助檢驗裝置（3〇 — 37)包含第二連接裝置 (36):用於將各該比較器（31)之參考輸入連接至 不被該第一連接裝置（37)影響之被精確指定至其之該資 料埠（24j之這些轉換頻道之樣本。 5·如_申請專利範圍第3項之RAM記憶電路，其特徵在於 m*k —n ’且該輔助檢驗裝置（ 42-54 )包含一參考位元發

第25頁 1222649 六、申請專利範圍 送器（48 )，用於該讀取操作 所有k評估裝置（50[A ·. D1)中曰供參考位元給同時在 參考輸入。 L D])中之m比較器（5卜54)之該 6入；項之RAM記憶電路，其特徵在於該寫 元發送器（48)係可經由對該資料 所接收之兮京^ t連接（49 )而被設定至於該轉換頻道 所接收之該寫入貧料之被選擇位元之該二進位值。 ^如先前申請專利範圍任一項之RAM記憶電路，各組（1〇 驻D ])之該記憶胞元係被以列及欄方式安置，且各該選 選^i 2 [ A · D ])係被設計使四卫記憶胞元經由共同欄 k擇控制線而被選擇於各例中， 其特徵在於 於各2集之基數等於4，I該資料之各子集係分別 、合例中被精確地指定至該四工記憶胞元。