CN100394513C - 动态随机存取存储器存储芯片的测试方法及电路 - Google Patents

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Abstract

提供了一种用于一DRAM存储芯片的存储单元的测试方法。该DRAM存储芯片在一多芯片存储模块中与一非易失存储芯片配置在一起，并且，该多芯片存储模块被并入一装置，特别是一移动电话或一笔记型计算机中。该方法为，当无法在该装置的一运作操作模式中存取该DRAM存储芯片的该存储单元时，该DRAM存储芯片被进行一自我测试，而在该自我测试期间，检测该存储单元的功能性。本发明也提供了实行该方法的装置。

Description

动态随机存取存储器存储芯片的测试方法及电路
技术领域
本发明涉及在多芯片存储模块中测试DRAM(动态随机存取存储器)存储芯片的方法以及电路。
背景技术
在一个外罩中结合一DRAM存储芯片(易失存储)以及一快闪芯片(非易失存储)的多芯片存储模块，正在作为例如移动电话或笔记型计算机的移动应用装置的存储元件方面获得越来越多的市场占有率。当该快闪芯片储存必须被保留的程序以及数据的同时，甚至是当操作电压被关闭时，该DRAM存储芯片用于确保在一装置的运作操作模式中快速地存取数据部分(program parts)以及程序。
一个新兴的趋势是在所谓的高良率晶粒(KGD，Known-Good Die)商业模块的背景中的多芯片存储模块生产，它确保未被覆盖的存储芯片可以满足与被覆盖的存储芯片相同的品质标准。在KGD商业模块的背景中，已经在芯片层次被测试的DRAM存储芯片以及快闪芯片被包装在一多芯片存储模块中，并且如果适当，在一短路组件测试后，被供给，而该多芯片存储模块的已预期的早期故障率(early failure rate)的问题在此状况中增加，快闪芯片的制造在没有额外电应力(electricalstress)的状况下，由晶圆的纯热应力(pure thermal stress)而部分地解决此一问题，结果造成该快闪芯片的早期故障会被加速。
习惯上降低DRAM存储芯片的该早期故障率的方法在于一烧入(burn-in)持续数个小时(2至20小时)，该操作的持续时间取决于技术的状态、存储器尺寸、以及所追求的生产品质。在此状况下，每一个个别的DRAM存储芯片在一上升的温度下暴露于连续的电应力之下。而此方法在晶圆层次的仿真与相当多的成本以及技术问题有关，例如，举例而言，在晶圆上的所有芯片对同时接触连接的需要，因此，在某些情况下，采用了大大缩短的测试时间，并且，以一较不利的方式，接受了相对高的DRAM存储芯片早期故障率。
DRAM存储芯片典型的应用，举例而言，相关于已提及的装置的图形应用，例如，举例而言，移动电话的显示器的影像存储。在这些应用中，少数的像素缺陷不会造成应用功能性的关键减损。然而，DRAM存储芯片亦用作为程序部分(program parts)以及数据的缓冲存储器，在此状况下，该DRAM存储芯片的存储单元的故障具有极不利的影响，结果，一高早期故障率可能大大地减损该DRAM存储芯片的可靠度，并因此代表一不可忽略的缺点。
发明内容
是以，本发明的目的在于提供可用于增加在多芯片存储模块中DRAM存储芯片的可靠度的方法以及电路，而该多芯片存储模块被并入移动应用的装置之中。
而此目的由本发明的方法、以及由本发明的电路而加以实现。
本发明较佳地发展详细说明于从属权利要求之中。
根据本发明的方法对一DRAM存储芯片的存储单元提供测试，其中该DRAM存储芯片在一多芯片存储模块中与一非易失存储芯片配置在一起，并且，该多芯片存储模块被并入一装置，特别是一移动电话或一笔记型计算机中。当无法在该装置的一运作操作模式中存取该DRAM存储芯片的该存储单元时，该DRAM存储芯片被进行一自我测试，而在该自我测试期间，该存储单元的功能性被进行检测。
因此，根据本发明的方法有利地提供了该DRAM存储芯片的额外的操作模式。该额外的操作模式分阶段实现该DRAM存储芯片的一自我测试，其中该装置并非用于移动应用装置(例如，一充电式电池的充电操作、或该移动电话或笔记型计算机的较长的待机时间)，通常在此状况下，会因而具有对在制造过程中用于一般测试该DRAM存储芯片的集成电路的依赖。
优选地，根据本发明的方法将该DRAM存储芯片的一数据总线以及该非易失存储芯片的一数据总线加以连接，以用于在该非易失存储芯片中储存缺陷存储单元的缺陷地址。而这有利地支持了对在该DRAM存储芯片中的该缺陷存储单元的识别。
根据本发明的方法的另一较佳实施例是，一配置于该DRAM存储芯片中的自我测试控制装置用于选择该DRAM存储芯片的地址，以及一中央处理单元用于选择该非易失存储芯片的地址，而这有利地支持了该DRAM存储芯片在该自我测试控制装置的帮助下，独立自主地寻址一内接存储单元结构的事实。而该中央处理单元因此免除了寻址该DRAM存储芯片的该存储单元的职责，或者，不需要再被通知有关该DRAM存储芯片的该内接存储单元结构的信息。
根据本发明的方法较佳地的为，在该DRAM存储芯片中的已由该自我测试而被识别的该缺陷存储单元被冗余存储单元所取代，而这使得在制造该DRAM存储芯片的工序中按标准生产的冗余存储单元可以被使用，而当该DRAM存储芯片被启动时，借助于软熔丝读取了该冗余存储单元的地址。因此，在以修复该缺陷存储单元为目的的一般制造工序之后，也可以使用出现在该DRAM存储芯片上的冗余存储器。
根据本发明方法的另一较佳实施例为，在一充电式电池的充电操作期间、及/或该装置的一待命时间期间使用该自我测试。这表示，可以将该装置未被操作使用的时间较有利地用于测试该DRAM存储芯片。
附图说明
为了使人更好地理解本发明，随后以所伴随的附图做为参考而做详细的叙述，其中：
第1图：其显示根据本发明电路的示范性实施例的多芯片存储模块的基本方块电路图；以及
第2图：其显示使用根据本发明的方法的电路的基本示意图。
具体实施方式
根据本发明的电路的一较佳实施例举例说明于第1图中。该举例说明显示一多芯片存储模块1的简化方块图，该多芯片存储模块1具有一DRAM存储芯片2以及一具有终端的非易失存储芯片3，而这些终端与根据本发明的电路有关。可以具有另外的功能终端，但是，对根据本发明所呈现的原则而言并不具有任何的影响力，因此，其未被举例说明。该方块图由具有一自我测试控制装置5的测试装置的组件而加以扩充。在该多芯片存储模块1中，可区分出两种操作模式：
--功能性模式(由破折线所描绘的组件在此模式中为不作用)
--自我测试模式(由破折线所描绘的组件在此模式中为有效)
通过自我测试控制装置5，根据本发明的方法可由一配置于该多芯片存储模块1外面的中央处理单元11(未显示于第1图中)而加以启动。
正如已经从传统存储芯片所得知的，包括该DRAM存储芯片2以及该非易失存储芯片3的该多芯片存储模块1的终端可被分类为三个群组：
--控制终端(这些一般而言为输入端，而一个所谓的就绪/忙碌(ready/busy)输出端则常常被提供于该非易失存储芯片3中，该就绪/忙碌(ready/busy)输出端指示该非易失存储芯片3的可利用性)，
--地址终端(输入端)，其由该DRAM存储芯片2以及由该非易失存储芯片3而部分地联合用于该多芯片存储模块1中，以及
--数据终端(双方向)，其一般由该DRAM存储芯片2以及由该非易失存储芯片3而联合地用于该多芯片存储模块1中。
紧接着的表一显示与根据本发明的方法有关的在DRAM存储芯片2的终端以及在非易失存储芯片3的终端的列表。
  接脚/接脚群组   功能性模式   自我测试模式
  F-RST/STI(输入)   快闪重设(输入)(Flash Reset)   自我测试电路的时钟，若适当的话，中断/终结自我测试(输入)
  F-CS   快闪芯片选择(输入)(Flash Chip Select)   不作用
  F-OE   快闪输出使能(输入)(Flash OutputEnable)   不作用
  F-WE   快闪写入使能(输入)(Flash WriteEnable)   不作用
  D-CS   DRAM芯片选择(输入)(DRAM-Chip Select)   不作用
  D-OE   DRAM输出使能(输入)(DRAM-OutputEnable)   不作用
  D-WE   DRAM写入使能(输入)(DRAM Write Enable)   不作用
  F RDY/STO   快闪就绪/忙碌(输出)   自我测试运作/结束/需要
  (Flash Ready/Busy)   下一个快闪地址(输出)(running/ended/nextflash addressrequired)
  A[0:n]   共同地址总线快闪/DRAM(输入)(Common Address BusFlash/DRAM)   DRAM地址的地址总线快闪(输入)不作用
  DQ[0:m]   共同数据总线快闪/DRAM(双方向性)(Common Data BusFlash/DRAM)   关闭(Hi-Z)。若使用表二中的解决方案No.1：输出DA
表一
此表表明，所列的在DRAM存储芯片以及在非易失存储芯片3处的终端在该多芯片存储模块1的功能性模式以及在自我测试模式中具有不同的功能。在自我测试模式中(最好在其中并入了多芯片存储模块1的该装置的充电式电池的充电操作期间进行)，根据本发明的具有自我测试的方法由该中央处理单元11所发出的一相对应模式寄存器指令进行触发。
从这个时间点开始，该自我测试控制装置5控制在该非易失存储芯片3的终端F-CS(快闪芯片选择)、F-OE(快闪输出使能)、以及F-WE(快闪写入使能)，以及在该DRAM存储芯片2的终端D-CS、D-OE、以及D-WE。需要在该多芯片存储模块1中的额外的焊接连接才能驱动终端F-CS、F-OE、以及F-WE。在借助于该自我测试装置5的帮助而触发该自我测试之后，刚才提到的六个终端便无法再通过关断电子切换装置(如驱动级，图1中未示出)从多芯片存储模块的外部加以驱动。而且，该非易失存储芯片3处的内接数据总线F-DQ连接至该DRAM存储芯片2处的一数据总线T-DQ，以及外接终端DQ[0:m]借助于一切换装置7而被切换至高阻抗，并且从该多芯片存储模块1的外面被关闭。该自我测试控制装置5也在根据本发明的方法的执行期间控制在该DRAM存储芯片2处的地址D-A，再者，在该非易失存储芯片3处的地址F-A更进一步由该中央处理单元11而加以选择。连接至该自我测试控制装置5的连接线，如第1图中的破折线所示，指示了这些部分是在该自我测试模式中操作的。而为了清楚表示，电压或电流源的图示在此被省略，在该多芯片存储模块1中朝向外面前进的终端以虚线表示。
对于根据本发明的测试方法而言，该DRAM存储芯片2在内部被分割成N个测试区域，举例而言，储存体(bank)，这些区域未被图示。这些测试区域的每一个被分配一个或多个该非易失存储模块3的地址，以储存有关有效存储单元4的信息。该信息可包括，例如，一缺陷地址及/或该DRAM存储芯片2的软熔丝设置(soft fuse setting)。
根据本发明的方法的一时间序列最好以如下的方式出现：
一时钟信号由该中央处理单元11而被施加至该终端STI，只要该时钟信号在超过一至二个周期的时间内没有在该终端STI出现，则该多芯片存储模块1即离开功能性模式，结果造成该终端被切换至高电平并且此信号到达该中央处理单元11，从而自我测试控制装置5被起动，与此同时，该中央处理单元11选择该非易失存储芯片3的地址，其中如果适当，可以在上述地址中储存有关第一测试区域的测试结果。
该自我测试控制装置5于是经由一地址译码电路6a、6b而进行对该DRAM存储芯片2的该存储单元4的寻址，并且与该存储单元4一起实行测试算法以及内接电源电压与时间的测试设置。在该自我测试控制装置5中的测试算法最好被配置成传统的BIST(Built-In Self-Test，嵌入式自我测试)实施形式。数据的写入通过该DRAM存储芯片2的该数据总线D-DQ，以及该非易失存储芯片3的一数据总线F-DQ而进行，并由该自我测试控制装置5进行控制。终端STO处的持续一至二个时钟周期的低脉冲会造成该中央处理单元11将一个地址施加给该DRAM存储芯片2的下一个测试区域。在该终端STO处的N个低脉冲之后，整个测试操作结束。
取决于对该已检测的缺陷地址(见表二)的选择的处理，接着，由该自我测试控制装置5所控制的另一操作(例如，设置软熔丝)有可能在该DRAM芯片2中进行。该终端STO处的最后的低脉冲通知该中央处理单元11该自我测试已结束且该多芯片存储模块1已切换回功能性模式。
在该装置的该电源电压被关断之后，既然该多芯片存储模块1无法储存先前自我测试的与缺陷相关的信息(例如，有缺陷的及已修复的存储单元，未使用的缺陷地址等)，则有必要在其每次被启动时将该多芯片存储模块1切换至该自我测试模式，以在该DRAM存储芯片2中重新建立先前测试的与缺陷相关的信息。一另外的模式寄存器指令可用于此目的，并造成该自我测试控制装置5不实行或仅实行一非常短的初始自我测试。
如下的表二用于举例说明根据本发明的方法实现在该自我测试中识别的对缺陷存储单元4进行的处理的方法。
  编号   叙述   DRAM   中央处理单元
  1   遮蔽DA   无额外的测量   该DA通过该中央处理单元从快闪读取，并且未被使用。
  2   该DA由测试电路在启动期间从快闪读取，一相对应的DA由该地址译码电路略过。   无额外的测量
  3   对DRAM的冗余组件的使用   每一DRAM单元(如：储存体)保留1-2条(已测试的)冗余字线，并且，如果适当，在启动(取决于快闪的内容)期间，由软熔丝读取这些字线。   无额外的测量
DA：缺陷地址(defect address)
表二
该表表明，原则上，对该自我测试中所识别的缺陷存储单元4的处理而言，存在两种不同的可能性。一方面，可以遮蔽已经被识别的有效地址，亦即，可以将它们排除在使用的范围之外(编号1、编号2)，另一方面，可以用冗余存储元件4取代这些缺陷存储单元(编号3)。
再一次，当遮蔽该缺陷地址时，可想象有两种不同的可能性。一方面，该中央处理单元11可以读出储存于该非易失存储芯片3中的该缺陷地址，以使在该多芯片存储模块1的操作模式中不再使用它们；而另一方面，对该缺陷地址的处理可直接在该DRAM存储芯片2中进行，其中，在启动期间由该自我测试控制装置5从该非易失芯片3读取该缺陷地址，而该地址译码电路6a、6b略过一个已被寻址的缺陷地址。结果，可以将对该缺陷地址的处理完全放在该DRAM存储芯片2中进行，而这有利地导致了增加的顾客和用户友好度，所述友好度可降低该DRAM存储芯片2处的可利用的储存密度。
处理该缺陷地址的第二个主要可能性在于利用该DRAM存储芯片2的冗余组件。为此目的，在该DRAM存储芯片的单元(如，储存体)中存在一条或两条已测试的冗余字线或存储单元，并且，如果适当，在该多芯片存储模块1的启动期间，取决于该非易失存储芯片3的内容，由软熔丝读取这些字线或存储单元的地址。以这种方式，在生产中的修复过程之后，通过读取或设置该软熔丝而修复个别的缺陷存储单元是可能的。
当使用该冗余组件时，必须要考虑的是，该DRAM存储芯片2此时已经经历对晶圆而言惯用的测试，而这通常包括修复，亦即，由冗余组件永久取代该缺陷存储单元。因此，由上述的自我测试所发现的缺陷单元的数量相对地很小，大约每个存储器储存体计有一至二个单元或地址。类似该软熔丝，出现在表二的编号3的该冗余组件(额外的字线以及行)一般而言呈现为该DRAM存储芯片2的加倍。
作为总结，根据本发明的方法可因此根据下述的标准而进行分类：
a)在该自我测试期间被换至该中央处理单元11的工作的范围；以及
b)在该DRAM存储芯片2中，借助于在该DRAM存储芯片2中的自我测试逻辑或该中央处理单元11对该有效存储单元4进行的处理。
根据本发明的解决方案有利于应用，从而使得用户无法利用测试该DRAM存储芯片2所需的电路逻辑。所以，该解决方案排除了那些由该中央处理单元11激励该多芯片存储模块1以进行测试的配置，根据本发明的解决方案有利地提供了对在该DRAM存储芯片2上的BIST电路的使用，当今，这样的电路被DRAM存储芯片2的许多制造商采用，以用于DRAM测试晶圆和器件的常规测试。此外，此电路还可借助该DRAM存储芯片2上的其他电路来调整内接电源电压以及时序。因此，根据本发明的方法有利地允许重复使用已存在的测试结构。
根据本发明的方法的极高的灵活性源于实际上无需中央处理单元11的这一事实。该中央处理单元仅需启动，以及如果适当，终止或中断该自我测试。这一般会增加硬件(芯片面积、设计、范围)方面的花费。
根据本发明所提出的方法考虑到被并入如，举例而言，移动电话及/或笔记型计算机等应用装置中的多芯片存储模块1的两个现有的典型特征：
--在运作操作模式以及充电模式之间的频繁的变更
--用于储存以及读出数据的集成型非易失闪
而且，根据本发明的方法基于这样的假设，由用于移动应用的装置的电路板上的中央处理单元(处理器或控制器)驱动多芯片存储模块1。
可用于控制特定数量的根据本发明的自我测试的时间排程最好储存在该非易失存储芯片3中，结果，在某一时间之后，可以以有利的方式永久地停止运作该自我测试。考虑到在这一时间点处已排除了存储单元的大部份早期故障，这样做是合理的。
根据本发明的电路的另一优选实施例也可在该非易失存储芯片3上提供自我测试控制装置5，从而，可以有利地增加该DRAM存储芯片2处的可用芯片面积。
第2图显示用于根据本发明的电路中的装置的基本方块图。一装置8(举例而言，一移动电话或笔记型计算机)包括该多芯片存储模块1，一可充电式电池9，以及一识别装置10。该可充电式电池连接至该多芯片存储模块1并且供给该多芯片存储模块1一适当的操作电压，该充电式电池9更进一步地被连接至该识别装置10，该识别装置10可以识别该可充电式电池9的充电、或充电式电池的变更、或该装置8相对较长的待命时间。一中央处理单元11连接至该识别装置10以及该多芯片存储模块1。借助于该识别装置10，可以通过该中央处理单元启动根据本发明的方法。而在该充电操作期间，该可充电式电池9一般保持在该装置8之中，从而，根据本发明的方法所需要的时间不会缩短该装置的该运作操作时间。
根据本发明的方法也可被这些场合：专门以外部的方式向装置8中使用的可充电式电池充电。在这种情况下，可以依照储存在该非易失存储芯片3中的时间排程，在每次更换可充电式电池或在将装置8断电后执行该自我测试。
符号列表
1多芯片存储模块
2DRAM存储芯片
3非易失存储芯片
4存储单元
5自我测试控制装置
6a，6b地址译码电路
7切换装置
8装置
9充电式电池
10识别装置
11中央处理单元

Claims (20)

1.一种用于一DRAM存储芯片(2)的存储单元(4)的测试方法，其中该DRAM存储芯片(2)在一多芯片存储模块(1)中与一非易失存储芯片(3)配置在一起，该多芯片存储模块(1)被并入一装置(8)，其中：
当无法在该装置(8)的一运作操作模式中存取该DRAM存储芯片(2)的该存储单元(4)时，该DRAM存储芯片(2)被进行一自我测试，而在该自我测试期间，检测该存储单元(4)的功能性。
2.根据权利要求第1项所述的方法，其中该自我测试由配置于该装置(8)内的该多芯片存储模块(1)外面的一中央处理单元启动。
3.根据权利要求第1项所述的方法，其中该DRAM存储芯片(2)的一数据总线以及该非易失存储芯片(3)的一数据总线被连接，以用于在该非易失存储芯片(3)中储存该DRAM存储芯片(2)的缺陷存储单元(4)的地址。
4.根据权利要求第1项所述的方法，其中一切换装置(7)用于停止运作在该多芯片存储模块(1)之外的该DRAM存储芯片(2)以及该非易失存储芯片(3)的一共同数据总线。
5.根据权利要求第1至4项其中之一所述的方法，其中在该DRAM存储芯片(2)的控制输入以及在该非易失存储芯片(3)的控制输入由一自我测试控制装置(5)而加以驱动，因此，无法再从该多芯片存储模块(1)的外面驱动该控制输入。
6.根据权利要求第1项所述的方法，其中一配置于该DRAM存储芯片(2)中的自我测试控制装置(5)用于选择该DRAM存储芯片(2)的地址，以测试存储单元。
7.根据权利要求第1项所述的方法，其中一中央处理单元(11)用于选择该非易失存储芯片(3)的地址，以用于储存缺陷存储单元(4)的地址。
8.根据权利要求第7项所述的方法，其中该缺陷存储单元(4)的该地址由在该DRAM存储芯片(2)的该运作操作模式中的该中央处理单元从该非易失存储芯片(3)中读取，并且，未被寻址，其中数据被输入至该存储单元(4)之中、或自该存储单元(4)被输出。
9.根据权利要求第1项所述的方法，其中在该DRAM存储芯片(2)的该运作操作模式期间，由该DRAM存储芯片(2)的一地址译码电路(6a、6b)略过缺陷地址。
10.根据权利要求第1项所述的方法，其中在该DRAM存储芯片(2)中的已由该自我测试而被辨识的缺陷存储单元(4)被冗余存储单元(4)所取代。
11.根据权利要求第1至4项及第6至10项其中一项所述的方法，其中在一充电式电池的充电操作期间、及/或在该装置(8)的一待命时间期间使用该自我测试，及/或当一充电式电池被变更时、及/或在该装置(8)被关闭之后，执行该自我测试。
12.根据权利要求第1至4项及第6至10项其中一项所述的方法，其中该自我测试根据储存在该非易失存储芯片(3)之中的一时间排程而加以实行。
13.根据权利要求第1项所述的方法，其中该装置(8)是一移动电话或一笔记型计算机。
14.一种用于一DRAM存储芯片(2)的存储单元(4)的测试电路，其中该DRAM存储芯片(2)在一多芯片存储模块(1)中与一非易失存储芯片(3)配置在一起，该多芯片存储模块(1)并入一装置(8)，其中：
一自我测试控制装置(5)配置于该DRAM存储芯片(2)或该非易失存储芯片(3)内，其中当无法在一运作操作模式中存取该DRAM存储芯片(2)的该存储单元(4)时，该自我测试控制装置(5)用于实行该DRAM存储芯片(2)的一自我测试，而在该自我测试期间，检测该存储单元(4)的功能性。
15.根据权利要求第14项所述的电路，其中提供一中央处理单元(11)，其配置于该多芯片存储模块(1)的外面，以用于输出对该DRAM存储芯片(2)的控制指令，该中央处理单元(11)连接至该自我测试控制装置(5)，以及该中央处理单元(11)启动该测试的执行。
16.根据权利要求第15项所述的电路，其中在该自我测试期间，该DRAM存储芯片(2)的一数据总线以及该非易失存储芯片(3)的一数据总线在该多芯片存储模块(1)内加以连接，以用于在该非易失存储芯片(3)中储存该DRAM存储芯片(2)的缺陷存储单元(4)的地址。
17.根据权利要求第14至16任一项所述的电路，其中提供一切换装置(7)，其用于停止运作在该多芯片存储模块(1)外面的该DRAM存储芯片(2)以及该非易失存储芯片(3)的一共同数据总线。
18.根据权利要求第14至16任一项所述的电路，其中在该DRAM存储芯片(2)的控制输入以及在该非易失存储芯片(3)的控制输入可由该自我测试控制装置(5)而加以驱动，因而使得在该DRAM存储芯片(2)以及在该非易失存储芯片(3)的该控制输入无法再通过关闭一电子切换装置而从该多芯片存储模块(1)的外面进行驱动。
19.根据权利要求第14至16项其中之一所述的电路，其中通过该自我测试，在该DRAM存储芯片(2)中的该缺陷存储单元(4)被冗余存储单元(4)所取代。
20.根据权利要求第14项所述之电路，其中该装置(8)是一移动电话或一笔记型计算机。
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