CN1339163A - 集成半导体存储器存储单元的功能检测法 - Google Patents
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Abstract
在集成半导体存储器的存储单元(MC)的一种功能检测法内,测试存储单元的一个第一组。对每个检测的存储单元独立的检测结果(A,B)用至少三次拷贝暂存在存储单元(MC)的一个第二组内。在每次检测结果(A,B)的拷贝之间进行比较并进行分析处理。第二组(2)的有关存储单元的地址,通过地址转换(T)确定。该地址转换(T)是如此设计的,使得在存储单元(MC)的有故障的第二组(2)内的功能故障的大量累积不影响检测法的结果。
Description
本发明涉及集成半导体存储器存储单元的功能检测法。
为了检测集成半导体存储器存储单元有关其功能作用，众所周知有各种检测方法。在检测存储单元的这种测试工作期间，例如把测试数据写入每一个存储单元并且又读出。在写入和重新读出的数据之间的比较给出是否存在功能故障的说明。
为了在必须传输较大数据量的这种功能检测情况下，数据传输率并不受限于可供支配的存储器的连接头的数量，在存在存储器的同一集成电路上，提供进行功能检测的测试电路也是众知的。这种也称为“机内自测试”(BIST)的实现方案可由DE19725581.7得到。在文中描述的方法规定：首先只测试集成存储器的存储单元的一个第一组，并且在把它向存储器外输出前，把那时产生的结果暂存在存储单元的一个第二组内。如果两组是一个共同存储器的组成部分，则因此测试结果输出的时间点与其产生无关，并且功能检测可以更快实现。为了为存储测试结果不必提供例如作为测试电路的组成部分的附加存储器，把测试结果暂存在也应测试的存储单元的一个第二组内。因为这组还未进行功能检测，因此在暂存测试结果时出现差错是可能的。这可以通过在暂存测试结果时，例如应用纠错码的方法避免。因此在暂存时出现的差错在从存储单元读出或分析处理测试结果时被识别，在必要时被校正。
这里，上述故障纠正法利用把测试结果各自以多次执行方式中间储存在第二组的存储单元内，并在读出测试结果时在每个测试结果的拷贝之间进行比较的方法。在从存储单元读出时在拷贝内最频繁出现的那个数值被看作“准确的”测试结果。然而这样一种方法只在带有故障的存储单元区内多次出现的功能故障在统计上均匀分布时工作才是可靠的，因此不能确定功能故障的大量累积。在这方面可靠意味着，故障纠正法能以原来打算给它的概率达到正确的测试结果。
与此相反，在存储单元连接到各一行线和一列线上的具有故障的存储单元区内，在出现多次功能故障情况下，沿着列线或行线功能故障的大量累积是可以确定的。所以，例如在有缺陷的读放大器情况下，以其功能作用涉及连接到读放大器的行或列线，并因此涉及共同连接其上的存储单元。如果现在将测试结果的拷贝沿着行线或列线的相继的存储单元上存放，则在这种情况下涉及功能差错的所有拷贝，并且“正确的”测试结果可能不再通过多数逻辑判断重建。
本发明的任务是：提供一种集成半导体存储器存储单元的功能检测法，其中基于多数逻辑判断的故障纠正法是可以可靠地应用的。
本发明通过权利要求1所述的方法解决。其有利的发展和扩展在从属权利要求内表示。
本发明的方法规定：在存储单元的第一组测试后，测试结果以至少3次执行方式存放在第二组的存储单元内。其中存放了测试结果之一拷贝的存储单元的地址或部分地址，从被测试的存储单元的地址的相应部分出发，通过地址转换确定。地址转换是如此设计的，使得在尚未测试的、带有故障的存储单元的第二组内的功能故障的大量累积不影响测试方法的结果。因此甚至没有各种类型的半导体存储器的专门的故障形态(Fehlerbild)知识(功能故障的累积)，可以实现可靠的功能测试，或通过地址变换，存储器已知的专用的故障形态知识以其影响故障纠正法的方式成为无效，该故障纠正法从功能故障的统计上的平均分布出发。
一种实施结构规定，其中存放测试结果之一拷贝的第二组的有关存储单元的地址的地址位彼此关连。所以地址序列，例如线性序列，被转换为随机序列。通过具有测试结果的拷贝的存储单元随机地在第二组的存储单元区上分布，功能故障的累积不影响故障纠正方法的结果。每次存在的专门的故障形态的知识是不必要的。
另一实施结构的出发点是，具有分别连接到各一行线和列线的存储单元的有故障的存储器内的功能故障，沿着正是这些行线或列线累积。为了从第二组的存储单元，借助多数判断得到“正确的”测试结果，具有测试结果拷贝的存储单元是如此安排的，使得其行地址和列地址相互区分。即沿着一行线或一列线的功能故障总是只涉及测试结果的一个拷贝，并且“正确的”测试结果可以通过多数重建。
接着的实施结构指出测试结果在第二组的存储单元区上是如何分布的，即，用彼此相等的、按地址的间隔，以及如何求出相应的地址或地址部分。
本发明依靠附图详细说明如下。即：
图1示出具有地址转换装置的存储单元区的一段，
图2示出地址转换单元的示范的实现方案，
图3示出用各自多次执行方式把多个测试结果储存其中的一组存储单元，
图4示出地址转换单元的另一示范的实现方案，
图5示出属于图4的连接表，
图6示出在按照图5转变规范前后用多次执行方式把测试结果储存其中的一组存储单元，
图7示出存储单元地址图。
图1示出具有地址转换装置T的存储单元区的一段。在测试法步骤中测试在这里连接在各一列线C和行线R上的第一组的存储单元MC。对每一测试的存储单元分开地将测试结果用至少三次执行，中间储存在尚未测试的第二组2的存储单元MC内，(一种也称为“三次模块冗余”方法)。通过在每一测试结果的拷贝之间的比较，“正确的”测试结果可通过多数判断重建。随后将给出关于第一组1存储单元MC的功能作用的这些测试结果输送给分析处理，以便进行例如被测试存储单元的余冗分析。为了在确定其中存放测试结果之一的拷贝的第二组2的存储单元MC时，与存在的专用的故障形态的影响无关，确定经地址转换单元T的这些存储单元MC的地址总线12上的地址。这是这样设计的，使得存在的故障形态不影响测试方法的结果。
经其对存储单元存取的地址，通常可以拆开为多个地址部分。在图7示出地址的一个示范性图。用于对图1示出的存储单元MC存取的地址，由地址位a0到aj组成。在组1和组2内的地址，用地址位a0到ai-1注明。紧接着的较高的地址位ai到aj用于各按照例如借助一个解码器的安排来选择存储单元MC的组之一(1或2)。在这里，地址ai到aj称为第一地址部分ADR1，和地址位a0到ai-1称为第二地址部分ADR2。
在存放测试结果拷贝步骤中，现在从第一组1的有关测试的存储单元的地址求出其中存放拷贝的第二组2存储单元的地址。第一地址部分ADR1是如此确定的，使得选择第二组2的存储单元MC。第二地址部分ADR2，从第一组1各被测试的存储单元的第二地址部分ADR2出发，通过地址转换T产生。
图2表示这样一种地址转换单元T的示范性的实现方案。图1的存储单元区，沿着各条行线R或列线C具有例如功能故障的大量累积，正如前面已经说明的那样。为了避免一次测试结果的多数拷贝连接在同一条行线R或列线C上，相应地选择包含一个测试结果的拷贝的存储单元地址的间距。根据图2可以实现，通过对地址20的第二地址部分ADR2，它相当于第一组1各被测试存储单元的第二地址部分ADR2，并且例如由一控制器或测试电路经地址总线提供使用，借助加法器50加上地址间距31和32。包含测试结果第一拷贝的存储单元的地址21的第二地址部分ADR2这时相当于相应的地址20的第二地址部分。包含测试结果的第二拷贝的存储单元的地址22相应地由添加包含地址间距30(或31)的地址20的第二地址部分ADR2产生。包含第3拷贝的存储单元的地址23由地址20的第二地址部分和经乘法器60形成的间距值30(32)的两倍值计算。在另外应存放的拷贝情况下相应地另外处理。
在图3示出了存储单元MC的第二组2，在应用上述地址转换下，通过各自多次执行把多个测试结果A，B储存其中。A(1)在这里意味测试结果A的第一拷贝，B(2)意味着测试结果B的第二拷贝等。在这强烈简化的例子中选择行线R+1的数作为地址间距30(沿着列线C的上升序列)。如果人们把地址细分为列和行地址(它们在解码器CDEC和RDEC内解码)，则人们认识到：包含测试结果A或B拷贝的第二组2存储单元的列地址和行地址是不同的。如果行线R应当跳过，例如因为典型地多个并排相处的行线R具有功能故障，则地址间隔30相应地增大。因此，间隔值30在功能检测开始时是以有利地方式可以可变地调整的。从图3的例子应推断出，在沿着列线C或行线R出现功能故障时(通过各一箭头F表示)，“正确”的测试结果通过多数判断是可以重建的，因为只有测试结果A，B的一个拷贝(在例子A(3)，B(2)或A(3)，B(3)中)涉及这类故障。
图4示出地址转换单元T的另一实现方案。地址位a0到a3和b0到b3这时形成有关地址40或41的第二地址部分ADR2。地址40的各个地址位a0到a3经连接元件70这样彼此连接，使得产生地址位b0到b3的随机的占位。地址位b0到b3确定其内存放测试结果的一个拷贝的第二组2内有关存储单元。因此，例如也像在上述例子中受控制器或测试电路所提供支配的地址序列被转换为地址41的随机序列。在这里连接元件70作为具有“异或”逻辑的门执行。
随机性的类型依靠图5的表一目了然，该表描述了根据图4的装置信号的连接关系：地址位a0到a3的排序的序列被转换为地址位b0到b3的非排序的序列，人们把这种关系解释为随机序列。这样一种随机序列在这里按照伪随机序列理解为它原则上如由例如通常已知的随机数发生器产生的。据此也可以改变地址转换单元T的执行。
在图6上部示出了存储单元MC的第二组2，其中沿着列线C在相继的地址上存放测试结果A的拷贝。在各行和列线的边缘上的数0或1标明有关位线a0到a3被“1og.0”或“1og.1”占据。如果位线a0到a3在存放测试结果前输入图4的地址转换单元T，则测试结果A的拷贝随机地分布在存储单元区上存放在存储单元MC的第二组2内(具有位线b0到b3占据的图6下部)
通过这种类型的地址转换，在第二组2的有故障的存储单元区内的功能故障，从应用角度看统计上均匀分布，因此通过从功能故障统计上均匀分布出发的故障纠正法是可以重新可靠地应用的。典型的故障形态的类型这时并不施加影响，并因此一定也是不知道的。为了确实在评估储存在第二组2内的测试结果时，单义地能够重建第一组1各个被研究的存储单元MC的测试结果，对每个地址40(a0到a3)至少给出一个分配给地址40的转换地址41(b0到b3)。或者换句话说，不允许多于一个地址40映象到已变换的地址41上，因为否则单义的重建不再是可能的。这遵照图4的地址变换单元T得到保证。
本发明的方法及其实施结构可以通过固定连接的逻辑电路，例如以附图的地址转换单元T的形式或编程控制地实现。在后一种情况，例如一只控制器或测试电路，例如以图5类型的转换表为基础，在为此准备的读存储器内完成相应的测试程序。在存储器中应用实现功能检测的这两种方案，这对于实现“内部自测试”的专业人员是熟知的。
Claims (6)
1.集成半导体存储器的存储单元(MC)功能检测法，其中，
-检测存储单元(MC)的一个第一组(1)，
-对于每一被测试存储单元的测试结果(A、B)分别地用至少三次拷贝的方式中间储存在存储单元(MC)的一个第二组(2)内，
-在每一个测试结果(A、B)的拷贝之间进行比较，
-依据对拷贝的比较求出关于第一组(1)存储单元(MC)的功能作用的信息和
-借助地址对存储单元(MC)进行存取，其特征为，
-存储单元(MC)的地址包含第一地址部分(ADR1)，经其对存储单元(MC)有关组(1，2)存取，以及包含第二地址部分(ADR2)，经其对有关组(1，2)内的存储单元(MC)存取，
-存储单元(MC)的地址包含地址位(a0；a3)的数目以及
-从第一组(1)的各被测试的存储单元的相应的第二地址部分(ADR2)出发，第二组(2)的一个存储单元(MC)的第二地址部分(ADR2)，经地址转换(T)通过至少改变一个地址位(a0；a3)产生。
2.根据权利要求1所述的存储单元(MC)功能检测法，其特征为，
地址位(a0；a3)经地址转换(T)彼此连接，以便从地址序列(40)得到转换的地址(41)的随机的序列。
3.根据权利要求1所述的集成半导体存储器的存储单元(MC)的功能检测法，其中存储单元(MC)连接到各一行线(R)和各一列线(C)，并对行地址和列地址内的地址解码，其特征为，
通过对第一组(1)的被测试存储单元的第二地址部分(ADR2)添加间距值(31，32)的方式，求出具有检测结果(A，B)一个拷贝的第二组(2)的一个存储单元的地址，使得具有检测结果(A，B)之一的拷贝的第二组(2)的存储单元的列地址和行地址相互区分。
4.根据权利要求3所述的存储单元(MC)的功能检测法，其特征为：
其中存放测试结果(A、B)之一的拷贝的第二组(2)的有关存储单元，用彼此相等的按地址的间隔进行安排。
5.根据权利要求3或4之一所述的存储单元(MC)的功能检测法，其特征为：在功能检测开始时，间隔值(31，32)是可变地调整的。
6.根据权利要求3到5之一所述的存储单元(MC)的功能检测法，其特征为；
包含测试结果(A，B)的第一拷贝的第二组(2)存储单元的地址(21)的第二地址部分(ADR2)是与第一组(1)的被测试的存储单元地址(20)相应的第二地址部分(ADR2)相同的，并且从该存储单元地址(20)的第二地址部分(ADR2)出发，求出包含有关测试结果的另外拷贝的存储单元地址(22，23)。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |