DE10134090A1

DE10134090A1 - Speicher und Verfahren zum Ersetzen von fehlerhaften Speicherzellen in demselben

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Publication number: DE10134090A1
Application number: DE10134090A
Authority: DE
Inventors: Peter Poechmueller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-07-13
Filing date: 2001-07-13
Publication date: 2003-01-30
Also published as: US20030012066A1

Abstract

Ein Speicher, bei dem fehlerhafte Speicherzellen ersetzt werden können, umfasst eine erste Speicherregion (A) mit zumindest einer Speicherzelle mit einer zugeordneten Bitleitung (CSL¶A¶), eine zweite Speicherregion (B) mit zumindest einer Speicherzelle mit einer zugeordneten Bitleitung (CSL¶B¶) und eine Wortleitung (WL), die zumindest der Speicherzelle der ersten Speicherregion (A) und der Speicherzelle der zweiten Speicherregion (B) zugeordnet ist. Ferner ist zumindest eine redundante Speicherzelle mit einer zugeordneten Bitleitung (CSL¶1¶, CSL¶2¶, CSL¶3¶, CSL¶4¶) sowie eine Einrichtung (410A, 410B) vorgesehen, um die Bitleitung (CSL¶1¶, CSL¶2¶, CSL¶3¶, CSL¶4¶) der redundanten Speicherzelle wahlweise mit der Bitleitung (CSL¶A¶) der Speicherzelle der ersten Speicherregion (A) oder mit der Bitleitung (CSL¶B¶) der Speicherzelle der zweiten Speicherregion (B) zu koppeln, um eine fehlerhafte Speicherzelle (X) in der ersten Speicherregion (A) oder eine fehlerhafte Speicherzelle (X) in der zweiten Speicherregion (B) zu ersetzen.

Description

Die vorliegende Erfindung bezieht sich auf einen Speicher und auf ein Verfahren zum Ersetzen von fehlerhaften Speicherzellen in demselben und insbesondere auf einen Speicher und ein Verfahren, bei dem redundante Speicherzellen vorgesehen sind, um fehlerhafte Speicherzellen zu ersetzen.
Heutige Halbleiterbausteine, wie beispielsweise DRAM- Halbleiterbausteine (DRAM = Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) sind immer schwieriger herzustellen. Der Grund hierfür liegt hauptsächlich darin, dass immer mehr Aufwand erforderlich ist, um in den Halbleiterbausteinen fehlerfreie Speicherzellen zu realisieren. Trotz des Aufwands, der bei der Herstellung der Halbleiterbausteine eingesetzt wird, ist es nicht möglich, vollständig fehlerfreie Halbleiterbausteine herzustellen. Aus diesem Grund haben heutige DRAM-Halbleiterbausteine eine massive Redundanz, d. h. Ersatzspeicherzellen werden in der Form redundanter Zeilen und/oder redundanter Spalten bereitgestellt, um mit diesen gegebenenfalls defekte Speicherzellen zu ersetzen.
Wird in einem Halbleiterbaustein eine Speicherzelle als fehlerhaft klassifiziert, so wird, abhängig von einem gewählten Ersetzungsschema, entweder eine Zeile, die diese fehlerhafte Speicherzelle enthält, oder eine Spalte, die diese fehlerhafte Speicherzelle enthält, ersetzt, indem eine der vorgesehenen redundanten Speicherzellen oder vielmehr eine vorgesehene redundante Zeile bzw. eine vorgesehene redundante Spalte mit entsprechenden Speicherzellen aktiviert wird, so dass bei einer Adressierung der ursprünglichen, als fehlerhafte erkannten Speicherzelle nicht auf diese zugegriffen wird, sondern die entsprechend vorgesehene redundante Zeile bzw. redundante Spalte aktiviert wird. Diese Aktivierung der redundanten Zellen erfolgt üblicherweise über eine Programmierung durch vorgesehene Laserstrukturen oder elektrische "Fuse"-Strukturen, bei denen beispielsweise eine Metallbahn durch einen Laserbeschuss aufgetrennt wird.
In Fig. 1 ist eine schematische Darstellung einer ersten bekannten Speicherkonfiguration gezeigt, welche mehrere Speicherregionen aufweist, denen jeweils redundante Bitleitungen zugewiesen sind. In Fig. 1 ist ein Speicher 100 gezeigt, der in einen Speicherbereich A und in einen Speicherbereich B unterteilt ist, wie dies durch die gestrichelte Linie 102 angedeutet ist.
In der nachfolgenden Beschreibung sind ähnliche oder ähnlich wirkende Elemente in den jeweiligen Speicherregionen A und B mit gleichen Bezugszeichen versehen, weisen jedoch abhängig von deren Zugehörigkeit entweder zusätzlich den Buchstaben "A" oder "B" auf.
Die erste Speicherregion A umfasst eine Speicherzelle 104A sowie eine redundante Speicherzelle 106A. Der Speicherzelle 104A ist eine Bitleitung BL_1A zugeordnet und der redundanten Speicherzelle 106A ist eine Bitleitung BL_2A zugeordnet. Die Bitleitungen BL_1A und BL_2A sind mit einem lokalen Datenbus 108A verbunden, der über einen Verstärker 110A mit einem globalen Datenbus oder Ausgangsdatenbus 112A verbunden ist.
Die zweite Speicherregion B umfasst eine Speicherzelle 104B und eine redundante Speicherzelle 106B. Der Speicherzelle 104B ist eine Bitleitung BL_1B zugeordnet und der redundanten Speicherzelle 106B ist eine Bitleitung BL_2B zugeordnet. Die Bitleitungen BL_1B und BL_2B sind mit einem lokalen Datenbus 108B verbunden, der über einen Verstärker 110B mit dem globalen Datenbus oder Ausgangsdatenbus 112B verbunden ist. Da auf die Bereiche A und B gleichzeitig zugegriffen wird, sind die zwei Ausgangsbusse 112A und 112B vorgesehen.
Der Speicher umfasst ferner eine Wortleitung WL, die den Speicherzellen 104A, 104B, 106A und 106B zugeordnet ist.
Jede der Speicherzellen enthält ein Bit, so dass beim Auslesen der Speicherzellen ein Bit auf den lokalen Datenbussen 108A und 108B ist, so dass deren Breite 1 Bit beträgt, wie dies angedeutet ist. Ebenso beträgt die Breite der Datenbusse 112A bzw. 112B 1 Bit.
Wird festgestellt, dass die Speicherzellen 104A und 104B vollständig funktionsfähig, also nicht fehlerhaft, sind, so werden bei einer Aktivierung der Wortleitung WL und einer Aktivierung der Bitleitungen BL_1A bzw. BL_1B die in den Speicherzellen 104A oder 104B gespeicherten Bits über die Datenbusse 108A und 108B auf die Ausgangsdatenbusse 112A und 112B ausgelesen. Für den Fall, dass die Speicherzelle 104A in der ersten Speicherregion A fehlerhaft ist, erfolgt eine entsprechende Aktivierung der redundanten Speicherzelle 106A. In diesem Fall wird bei einer Aktivierung anstelle der Speicherzelle 104A die Speicherzelle 106A verwendet, und deren Speicherinhalt wird auf den Datenbus 108A und weiter auf den Datenbus 112A ausgegeben. Entsprechend erfolgt eine Ersetzung einer fehlerhaften Speicherzelle in der zweiten Speicherregion B.
Der Nachteil der in Fig. 1 beschriebenen Speicherkonfiguration besteht darin, dass diese lediglich die Reparatur bzw. das Ersetzen von fehlerhaften Speicherzellen mittels einer redundanten Speicherzelle in einer der Speicherregionen A und B ermöglicht, da sonst Datenkonflikte auftreten könnten. Die redundante Speicherzelle 106B kann z. B. nicht verwendet werden, um die Speicherzelle 104A zu reparieren, da die Daten gar nicht auf dem Ausgangsdatenbus 112A erscheinen würden.
In Fig. 2 ist eine zweite bekannte Speicherkonfiguration dargestellt, bei der in dem Speicher mehrere Speicherzellen durch sogenannte Spaltenauswahlleitungen ausgewählt und gleichzeitig ausgelesen werden, wobei einzelnen Speicherbereichen redundante Spaltenauswahlleitungen zugeordnet sind.
Die in Fig. 2 dargestellte Speicherkonfiguration umfasst, ähnlich wie in Fig. 1, einen Speicher 200, der in eine erste Speicherregion A und in eine zweite Speicherregion B unterteilt ist, wie dies durch die gestrichelte Linie 202 angedeutet ist.
Der Speicher 200 umfasst eine Mehrzahl von Wortleitungen WL, wobei aus Gründen der Übersichtlichkeit lediglich eine Wortleitung WL gezeigt ist. Der Speicherbereich A umfasst eine Mehrzahl von Auswahlleitungen CSL (CSL = Column Select Line = Spaltenauswahlleitung), wobei aus Gründen der Übersichtlichkeit nur drei solcher Spaltenauswahlleitungen in jedem der Bereiche A und B in Fig. 2 gezeigt ist.
Der Speicherbereich A umfasst eine erste Spaltenauswahlleitung CSL_1A. Ferner sind der Speicherregion A zwei redundante Spaltenauswahlleitungen CSL_2A und CSL_3A zugeordnet.
Mit dem Bezugszeichen 204A ist ein Ausschnitt bezeichnet, der die Konfiguration unter Verwendung der Spaltenauswahlleitungen verdeutlicht. Gemäß dem in Fig. 2 beschriebenen Beispiel sind jeder Spaltenauswahlleitung eine Mehrzahl von Bitleitungen BL, bei dem gezeigten Beispiel vier Bitleitungen, zugeordnet. Über eine Aktivierung der Wortleitung WL und der Auswahlleitung CSL_1A werden die im Abschnitt 204A durch Rechtecke gekennzeichneten Speicherzellen aktiviert und deren Inhalt wird ausgelesen.
Wird nun festgestellt, dass einer der Bitleitungen, welche durch eine gemeinsame Spaltenauswahlleitung ausgewählt wird, eine fehlerhafte Speicherzelle zugeordnet ist, wie dies beispielhaft in Fig. 2 mit "X" bezeichnet ist, so wird beispielsweise unter Verwendung der redundanten Spaltenauswahlleitung CSL_2A eine entsprechende Ersetzung der Spaltenauswahlleitung mit der fehlerhaften Speicherzelle durchgeführt. Die Struktur der Ersatzspaltenauswahlleitungen ist zu der Struktur der Spaltenauswahlleitungen identisch (siehe Ausschnitt 204A), umfasst also eine Mehrzahl von Bitleitungen BL und eine Mehrzahl von Speicherzellen.
Die zweite Speicherregion B umfasst ebenfalls eine Vielzahl von Spaltenauswahlleitungen, wobei aus Gründen der Übersichtlichkeit lediglich beispielhaft eine Spaltenauswahlleitung CSL_1B dargestellt ist. Ähnlich dem Speicherbereich A ist auch dem Speicherregion B eine erste Ersatzspaltenauswahlleitung CSL_2B und eine zweite Ersatzspaltenauswahlleitung CSL_3B zugeordnet. Der Ausschnitt 204B zeigt die Spaltenauswahlleitung CSL3B, der eine Mehrzahl von Bitleitungen BL, bei dem gezeigten Beispiel vier Bitleitungen, zugeordnet sind. Über eine Aktivierung der Wortleitung WL und der Auswahlleitung CSL_3B werden die im Abschnitt 204B durch Rechtecke gekennzeichneten Speicherzellen aktiviert und deren Inhalt wird ausgelesen.
Der Ausschnitt 204C stellt schematisch eine mögliche Anordnung von fehlerhaften Speicherzellen im Speicherbereich B dar, die, wie durch die Pfeile angedeutet ist, durch die zwei Ersatzspaltenauswahlleitungen CSL_2B und CSL_3B korrigiert werden.
Die Spaltenauswahlleitungen der Speicherregion A sind mit einem ersten lokalen Datenbus 208A verbunden, der aufgrund der in Fig. 2 gezeigten Konfiguration eine Breite von 4 Bit aufweist, wie dies schematisch gezeigt ist. Über einen Erfassungsverstärker 210A ist der Datenbus 208A mit einem ersten Abschnitt 212A eines Ausgangsdatenbusses über einen globalen Datenbus 212 verbunden.
Entsprechend sind die Spaltenauswahlleitungen des Speicherbereichs B mit einem lokalen, 4 Bit breiten Datenbus 208B verbunden, der seinerseits über einen Erfassungsverstärker 210B mit einem zweiten Abschnitt 212B des globalen Datenbusses 212 verbunden ist.
Die in Fig. 2 dargestellte Konfiguration umfasst das Speicherzellenfeld 200, welches Wortleitungen WL und Bitleitungen BL aufweist. Nach Aktivierung einer Wortleitung WL und der zugehörigen Bitleitungen BL wird eine vorbestimmte Anzahl von Bits, die durch die Spaltenadresse bestimmt sind, auf die lokalen Datenbusse 208A bzw. 208B ausgelesen. Hierzu werden die "normalen" Spaltenauswahlleitungen CSL_1A und CSL_1B aktiviert. Bei dem in Fig. 2 gezeigten Beispiel resultiert die Aktivierung einer Spaltenauswahlleitung in der Auslesung von vier zugehörigen Bitleitungen.
Zur Reparatur bzw. zum Ersetzen fehlerhafter Speicherzellen, die in Fig. 2 entweder durch ein "X" oder ein schwarz ausgefülltes Rechteck dargestellt sind, wird auf die redundanten Spalten zurückgegriffen. Hierbei handelt es sich um sogenannte Ersatzspaltenauswahlleitungen CSL_2A, CSL_3A, CSL_2B und CSL_3B. Bei dem in Fig. 2 gezeigten Beispiel stellt eine Ersatzspaltenauswahlleitung eine Gruppe von vier Bitleitungen BL dar, die gemeinsam ersetzt werden. Dies bedeutet, dass in diesem Fall auch bei Vorliegen einer einzelnen defekten Speicherzelle immer vier Bitleitungen gleichzeitig zur Reparatur dieses Defekts eingesetzt werden.
Bei der in Fig. 2 dargestellten Speicherarchitektur erfolgt die Reparatur immer nur innerhalb der Speicherregionen oder Reparaturregionen A und B. Dies ist daher erforderlich, da zum Auslesen von 8 Datenbits in jeder Region eine normale Spaltenauswahlleitung aktiviert werden muss. Eine Reparatur ist nur innerhalb einer Reparaturregion möglich, da ansonsten Datenkonflikte auftreten würden.
Der Nachteil der anhand der Fig. 2 beschriebenen beispielhaften Speicherkonfiguration besteht darin, dass diese Ersatzspaltenauswahlleitungen aufweist, die nur innerhalb einer der Speicherregionen A oder B eingesetzt werden kann, woraus ein unflexibler, starrer Aufbau resultiert. Ein weiterer Nachteil besteht darin, dass mittels der Ersatzspaltenauswahlleitungen lediglich eine Reparatur innerhalb einer Region durchgeführt werden kann. Dies ist insbesondere dann nachteilhaft, wenn die betreffende Region keine oder weniger Fehler als Ersatzspaltenauswahlleitungen aufweist, da in diesem Fall die verbleibenden Ersatzstrukturen bzw. Ersatzspaltenauswahlleitungen nicht für eine Reparatur in anderen Bereichen herangezogen werden können, so dass sich der wiederum weitere Nachteil ergibt, dass in anderen Bereichen fehlerhafte Speicherzellen, die aufgrund der verfügbaren Gesamtanzahl von Ersatzleitungen in der Speicherkonfiguration zwar ersetzbar wären, aufgrund der den einzelnen Regionen zugeordneten Ersatzleitungen jedoch nicht ersetzt werden können. Eine weitere Ausbeuteerhöhung aufgrund des Vorsehens der redundanten Leitungen bzw. redundanten Speicherzellen ist daher aufgrund der bereichsgebundenen Zuordnung der einzelnen Ersatzstrukturen nicht möglich.
Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, einen verbesserten Speicher sowie ein verbessertes Verfahren zum Ersetzen von fehlerhaften Speicherzellen in einem Speicher zu schaffen, die eine weitere Ausbeuteerhöhung ermöglichen.
Diese Aufgabe wird durch einen Speicher gemäß Anspruch 1 und durch ein Verfahren gemäß Anspruch 14 gelöst.
Die vorliegende Erfindung schafft einen Speicher mit einer ersten Speicherregion mit zumindest einer Speicherzelle mit einer zugeordneten Bitleitung, einer zweiten Speicherregion mit zumindest einer Speicherzelle mit einer zugeordneten Bitleitung, einer Wortleitung, die zumindest der Speicherzelle der ersten Speicherregion und der Speicherzelle der zweiten Speicherregion zugeordnet ist, zumindest einer redundanten Speicherzelle mit einer zugeordneten Bitleitung, und eine Einrichtung, um die Bitleitung der redundanten Speicherzelle wahlweise mit der Bitleitung der Speicherzelle der ersten Speicherregion oder mit der Bitleitung der Speicherzelle der zweiten Speicherregion zu koppeln, um eine fehlerhafte Speicherzelle in der ersten Speicherregion oder eine fehlerhafte Speicherzelle in der zweiten Speicherregion zu ersetzen.
Die vorliegende Erfindung schafft ein Verfahren zum Ersetzen von fehlerhaften Speicherzellen in einem Speicher, der eine erste Speicherregion mit einer Speicherzelle mit einer zugeordneten Bitleitung, eine zweite Speicherregion mit einer Speicherzelle mit einer zugeordneten Bitleitung, eine Wortleitung, die zumindest der Speicherzelle der ersten Speicherregion und der Speicherzelle der zweiten Speicherregion zugeordnet ist, und zumindest eine redundante Speicherzelle mit einer zugeordneten Bitleitung umfasst, wobei das Verfahren den Schritt des Koppelns der Bitleitung der redundanten Speicherzelle wahlweise mit der Bitleitung der Speicherzelle der ersten Speicherregion oder mit der Bitleitung der Speicherzelle der zweiten Speicherregion umfasst, um eine fehlerhafte Speicherzelle in der ersten Speicherregion oder eine fehlerhafte Speicherzelle in der zweiten Speicherregion zu ersetzen.
Gemäß der vorliegenden Erfindung wird ein neuartiger Ansatz beschrieben, um die Ausbeute bei Halbleiterspeicherbausteinen aufgrund der Verwendung einer modifizierten Zeilen- und/oder Spaltenredundanz zu verbessern.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass eine Verbesserung der Ausbeute bei Halbleiterspeicherbausteinen durch eine Vergrößerung der oben beschriebenen Reparaturregionen und durch eine gleichzeitige Reparatur in beiden Regionen durch gleiche Ersatzstrukturen erreicht werden kann.
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfasst der Speicher eine Mehrzahl von redundanten Speicherzellen, und die Speicherregionen umfassen ebenfalls jeweils eine Mehrzahl von redundanten Speicherzellen. Die Speicherzellen haben jeweils entsprechend zugeordnete Bitleitungen. Eine vorbestimmte Anzahl der Mehrzahl von Speicherzellen ist zusammengefasst, um gleichzeitig ausgelesen zu werden, wobei die Aktivierung dieser zusammengefassten Speicherzellen durch zugeordnete gemeinsame Aktivierungsleitungen, sogenannte Spaltenauswahlleitungen, erfolgt. Die Koppeleinrichtung ist in diesem Zusammenhang wirksam, um die Bitleitungen der zusammengefassten Speicherzellen wahlweise mit den Bitleitungen der zusammengefassten Speicherzellen der ersten Speicherregion oder mit den Bitleitungen der zusammengefassten Speicherzellen der zweiten Speicherregion zu koppeln. Die Daten der jeweiligen Regionen werden auf entsprechende lokale Datenbusse, und die Daten der redundanten Speicherzellen werden auf einen zugeordneten lokalen Datenbus ausgelesen, und die Koppeleinrichtung koppelt auswahlweise entweder die lokalen Datenbusse oder den Datenbus, der den redundanten Speicherzellen zugeordnet ist, auf einen Ausgangsdatenbus oder globalen Datenbus.
Gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, bei dem die Speicherkonfiguration derart ist, dass über Spaltenauswahlleitungen bei Aktivierung derselben eine Mehrzahl von Bitleitungen und zugeordnete Speicherzellen aktiviert und ausgelesen werden, werden für den Fall, dass zwei Speicherbereiche gleichzeitig aktiviert werden und für den Fall, dass die zwei gleichzeitig aktivierten Spaltenauswahlleitungen unterschiedliche Bitleitungen mit fehlerhaften Speicherzellen aufweisen, eine Reparatur unter Verwendung einer einzelnen Ersatzspaltenauswahlleitung erfolgen, wobei in einem nachfolgenden Auswahlschritt auswahlweise die Bitleitungen der normalen Spaltenauswahlleitungen mit funktionsfähigen Speicherzellen und eine Ersatzbitleitung der zugeordneten Ersatzspaltenauswahlleitung zum Ersatz der fehlerhaften Bitleitung auf den Ausgang geschaltet werden.
Der Vorteil dieser Vorgehensweise besteht darin, dass hierdurch Zellenausfälle bei zukünftigen Prefetch-Architekturen, bei denen solche Zellenausfälle vermehrt bei gleicher Spaltenadresse auftreten, wirkungsvoll kompensiert werden können, da die Wahrscheinlichkeit, dass auf der gleichen Bitleitung die fehlerhaften Speicherzellen vorhanden sind, nur sehr gering ist.
Bevorzugte Weiterbildungen der vorliegenden Anmeldung sind in den Unteransprüchen definiert.
Nachfolgend werden anhand der beiliegenden Zeichnungen bevorzugte Ausführungsbeispiele der vorliegenden Erfindung näher erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung einer ersten bekannten Speicherkonfiguration mit mehreren Speicherbereichen, denen jeweils eine redundante Bitleitung zugeordnet ist;
Fig. 2 eine schematische Darstellung einer zweiten bekannten Speicherkonfiguration, die mehrere unter Verwendung von Spaltenauswahlleitungen auslesbare Speicherbereiche mit den Speicherbereichen zugeordneten redundanten Spaltenauswahlleitungen aufweist;
Fig. 3 eine schematische Darstellung eines ersten Ausführungsbeispiels einer Speicherkonfiguration gemäß der vorliegenden Erfindung;
Fig. 4 eine schematische Darstellung eines zweiten Ausführungsbeispiels einer Speicherkonfiguration gemäß der vorliegenden Erfindung; und
Fig. 5 eine schematische Darstellung eines Ausführungsbeispiels, bei dem in einer Konfiguration gemäß Fig. 4 einzelne Bitleitungen der Ersatzspaltenauswahlleitungen mit Bitleitungen von Speicherzellen in dem ersten Speicherbereich und mit Bitleitungen von Speicherzellen in dem zweiten Speicherbereich gekoppelt werden.
Anhand der Fig. 3 wird nachfolgend ein erstes Ausführungsbeispiel einer Speicherkonfiguration gemäß der vorliegenden Erfindung näher erläutert. In Fig. 3 ist ein Speicher 300 gezeigt, der eine erste Speicherregion A und eine zweite Speicherregion B aufweist, die voneinander getrennt sind, wie dies schematisch durch die Linie 302 verdeutlicht ist.
Der erste Speicherbereich A umfasst eine Speicherzelle 302A, der eine Bitleitung BL_A zugeordnet ist.
Der zweite Speicherbereich B umfasst eine Speicherzelle 304B, der eine Bitleitung BL_B zugeordnet ist.
Der Speicher 300 umfasst eine redundante Speicherzelle 306, der ebenfalls eine Bitleitung BL₃₀₆ zugeordnet ist. Anders als bei den anhand der Fig. 1 und 2 beschriebenen Beispielen existiert bei der erfindungsgemäßen Speicherkonfiguration keine Zuordnung der redundanten Speicherzelle 306 zu einem der Speicherbereiche A oder B. Vielmehr ist die Speicherzelle 306 beiden Bereichen zugeordnet.
Der Speicher 300 umfasst ferner eine Wortleitung WL, welche den Speicherzellen 304A, 304B und 306 zugeordnet ist.
Die Bitleitung BL_A der Speicherzelle 304A ist mit einem ersten lokalen Datenbus 300A verbunden. Da aus der Speicherzelle 304A nur ein Bit ausgelesen wird, ist die Breite des lokalen Datenbusses 308A ebenfalls nur ein Bit, wie dies in Fig. 3 gezeigt ist. Die Speicherzelle 304B ist über die Bitleitung BL_B mit einem zweiten lokalen Datenbus 308B verbunden. Die redundante Speicherzelle 306 ist über die Bitleitung BL₃₀₆ mit einem dritten lokalen Bus 308C verbunden. Die lokalen Busse 308B und 308C haben, wie auch der Bus 308A, eine Breite von 1 Bit, wie dies angezeigt ist.
Der erste lokale Bus 308A und der dritte lokale Bus 308C sind mit zwei Eingängen eines ersten Umschalters 310A verbunden, dessen Ausgang mit einem ersten globalen Datenbus bzw. Ausgangsdatenbus 312A verbunden ist. Der zweite Datenbus 308B und der dritte Datenbus 308C sind mit Eingängen eines zweiten Umschalters 310B verbunden, dessen Ausgang mit einem zweiten globalen Datenbus 312B verbunden ist. Der erste Umschalter 310A empfängt an einem Steuereingang ein Signal S_A und der zweite Umschalter 310B empfängt an einem Steuereingang ein Signal S_B. Da auf die Bereiche A und B gleichzeitig zugegriffen wird, um zwei Bit auszulesen, sind die zwei Ausgangsbusse 312A und 312B vorgesehen.
Die Funktionsweise der Speicherkonfiguration, wie sie in Fig. 3 gezeigt ist, ist derart, dass die regionsorientierte Zuordnung der redundanten Speicherzellen gemäß der vorliegenden Erfindung aufgegeben wird, und statt dessen die Speicherzelle 306 als Ersatzspeicherzelle für beide Speicherregionen A und B bereitsteht.
Für den Fall, dass keine der Speicherzellen 304A und 304B fehlerhaft ist, werden diese normal verwendet, wobei in diesem Fall über die Steuersignale S_A und S_B an die Umschalter 310A und 310B signalisiert wird, dass die Datenbusse 308A bzw. 308B auf den globalen Datenbus 312A bzw. 312B durchgeschaltet werden.
Für den Fall, dass beispielsweise die Speicherzelle 304A fehlerhaft ist, wird diese durch die Speicherzelle 306 ersetzt, und in diesem Fall wird der erste Umschalter 310A über ein entsprechendes Steuersignal S_A angesteuert, um anstelle des ersten Datenbusses 308A nunmehr den dritten Datenbus 308C auf den globalen Datenbus 312A durchzuschalten. Der Datenbus 308B wird weiterhin, entsprechend dem anliegenden Steuersignal S_B, auf den globalen Datenbus 312B durchgeschaltet.
Der Vorteil der vorliegenden Erfindung gegenüber dem oben beschriebenen Stand der Technik besteht darin, dass nunmehr keine feste Zuordnung der Ersatzspeicherzelle gegeben ist, so dass sich ein flexiblerer Aufbau ergibt. Die redundante Speicherzelle 306 kann also verwendet werden, um die Speicherzelle 304A oder 304B zu reparieren, da die Daten, durch die erfindungsgemäße Konfiguration auf beiden Ausgangsdatenbussen 312A oder 312B erscheinen können.
Anhand der Fig. 4 wird nachfolgend ein weiteres bevorzugtes Ausführungsbeispiel der erfindungsgemäßen Speicherkonfiguration näher erläutert, wobei die Speicherkonfiguration in Fig. 4 hinsichtlich der Adressierung einzelner Bits ähnlich derjenigen ist, wie sie anhand der Fig. 2 beschrieben wurde, nämlich dass durch Spaltenauswahlleitungen eine vorbestimmte Anzahl von Speicherzellen bzw. deren zugeordneter Bitleitungen zusammengefasst wird, und gleichzeitig aktivierbar sind, so dass mit Aktivieren einer Spaltenauswahlleitung beispielsweise zwei oder mehr, vorzugsweise vier Bitleitungen aktiviert werden, so dass am Ausgang eines Speicherbereichs bei Aktivierung einer Leitung 4 Bits anliegen.
In Fig. 4 ist eine Speicherkonfiguration 400 gezeigt, die einen ersten Speicherbereich A und einen davon getrennten Speicherbereich B aufweist, wie dies durch die Linie 402 verdeutlicht ist. Der Speicherbereich 400 umfasst eine Mehrzahl von Wortleitungen WL, wobei aus Gründen der Übersichtlichkeit lediglich eine Wortleitung WL dargestellt ist. Der Speicherbereich A umfasst eine Mehrzahl von Spaltenauswahlleitungen, wobei aus Gründen der Übersichtlichkeit lediglich eine Spaltenauswahlleitung CSL_A gezeigt ist. Über die Spaltenauswahlleitung CSL_A werden bei deren Aktivierung gleichzeitig z. B. vier Bitleitungen aktiviert, und diesbezüglich wird auf die Beschreibung der Fig. 2, insbesondere des Abschnitts 204A, verwiesen.
Der Speicherbereich B umfasst ebenfalls eine Mehrzahl von Spaltenauswahlleitungen, wobei auch hier aus Gründen der Übersichtlichkeit lediglich eine Spaltenauswahlleitung CSL_B gezeigt ist. Der Speicher 400 umfasst ferner bei dem gezeigten Ausführungsbeispiel vier Ersatzspaltenauswahlleitungen CSL₁, CSL₂, CSL₃ und CSL₄. Anders als bei der anhand der Fig. 2 beschriebenen Speicherkonfiguration, ist bei dem in Fig. 4 dargestellten Ausführungsbeispiel die Zuordnung der Ersatzspaltenauswahlleitungen zu den einzelnen Speicherbereichen A und B aufgehoben, und die Ersatzspaltenauswahlleitungen CSL₁ bis CSL₄ können jedem der Bereiche A und B frei zugeordnet werden. Die Zuordnung erfolgt ähnlich wie im Stand der Technik, nämlich dass "normale" Spaltenauswahlleitungen, die Bitleitungen mit fehlerhaften Speicherzellen aufweisen, wie dies in Fig. 4 durch den Buchstaben "X" gezeigt ist, durch die Ersatzspaltenauswahlleitungen ersetzt werden. Nachdem gemäß der vorliegenden Erfindung die fest Zuordnung zu den einzelnen Speicherregionen A und B aufgehoben ist, muss sichergestellt werden, dass beim Aktivieren bzw. Auslesen von Daten keine Datenkonflikte auftreten.
Um dies sicherzustellen, sind die "normalen" Spaltenauswahlleitungen des Speicherbereichs A einem ersten lokalen Datenbus 408A zugeordnet, wie dies durch die Verbindung der Spaltenauswahlleitung CSL_A mit dem ersten lokalen Datenbus 408A gezeigt ist. Ebenso sind die "normalen" Spaltenauswahlleitungen des zweiten Bereichs B einem zweiten lokalen Datenbus 408B zugeordnet. Die Ersatzspaltenauswahlleitungen CSL₁ bis CSL₄ sind mit einem dritten lokalen Datenbus 408C verbunden.
Da bei dem dargestellten Ausführungsbeispiel durch die Aktivierung einer Spaltenauswahlleitung jeweils vier Bitleitungen aktiviert werden, werden durch die Aktivierung 4 Bit ausgelesen, so dass die lokalen Datenbusse 408A, 408B und 408C 4 Bit breit sind, wie dies angedeutet ist.
Der erste lokale Datenbus 408A und der dritte lokale Datenbus 408C sind mit zwei Eingängen eines ersten Umschalters 410A verbunden, dessen Ausgang mit einem ersten Abschnitt 412A eines globalen Datenbusses bzw. Datenausgangsbusses 412 verbunden sind. Der zweite Datenbus 408B und der dritte Datenbus 408C sind mit zwei Eingängen eines zweiten Umschalters 410B verbunden, dessen Ausgang bei dem in Fig. 4 gezeigten Ausführungsbeispiel mit einem zweiten Abschnitt 412B des globalen Datenbusses 412 verbunden ist.
Bei dem in Fig. 4 dargestellten Ausführungsbeispiel werden beide Speicherbereiche A und B gleichzeitig aktiviert, um so aus beiden Bereichen jeweils 4 Bit breite Datenwörter auszulesen, um auf dem Ausgangsdatenbus 412 abschließend ein 8 Bit breites Datenwort auszugeben. Alternativ kann die Konfiguration auch derart sein, dass die Speicherbereiche A und B nicht gleichzeitig ausgelesen werden, und dass lediglich ein 4 Bit breites Datenwort über die lokalen Datenbusse zu dem globalen Datenbus 412 ausgegeben wird, wobei in diesem Fall die Umschalter 410A und 410B mit den gleichen Leitungen des Datenbusses 412 verbunden werden.
Die Besonderheit der in Fig. 4 dargestellten Architektur besteht darin, dass der zusätzliche, dritte Datenbus 408C und die Umschalter 410A und 410B, welche beispielsweise durch Multiplexer gebildet sein können, vorgesehen sind. Der dritte Datenbus 408C dient ausschließlich zur Führung der Daten, welche bei einem Zugriff über eine der Ersatzspaltenauswahlleitungen ausgelesen werden. Die Ersatzspaltenauswahlleitungen der zwei Speicherregionen bzw. Reparaturregionen A und B sind, wie in Fig. 4 zu sehen ist, zusammengefasst und dienen nun zur Reparatur von fehlerhaften Speicherzellen des gesamten Speicherzellenfeldes 400. Durch diese Verdoppelung der Größe der Reparaturregion (vergleiche mit Fig. 2) kann die Ausbeute, also die Reparatur von fehlerhaften Speicherzellen in dem Feld 400 gesteigert werden.
Der dritte Datenbus 408C muss allerdings über die Umschalter 410A und 410B, z. B. den Multiplexer oder eine andere Logikschaltung mit entsprechender Funktionalität, beim Auftreten eines Redundanzfalles einen der lokalen Datenbusse 408A oder 408B ersetzen. Dies erfolgt durch Ansteuerung über eine sogenannte Fuse-Logik 414A bzw. 414B, die die Ansteuersignale S_A bzw. S_B bereitstellen. In der Fuse-Logik 414A, 414B werden die für den Redundanzfall erforderlichen Adress- und Fuse- Informationen verarbeitet.
Tritt beispielsweise im Speicherbereich A im Bereich des dort mit "X" gekennzeichneten Bereichs eine fehlerhafte Speicherzelle auf, so wird die dieser Speicherzelle zugeordnete Spaltenauswahlleitung beispielsweise durch die Ersatzspaltenauswahlleitung CSL₁ ersetzt. Dieses Ersetzen und die entsprechende Umprogrammierung wird in der Fuse-Logik 414A abgelegt, so dass im Fall, dass auf die fehlerhafte Spaltenauswahlleitung zugegriffen werden soll, über die Logikschaltung 414A das Ansteuersignal S_A in dem ersten Umschalter 410A bereitgestellt wird, der dann für diesen Fall den Datenbus 408C auf den ersten Abschnitt 412A durchschaltet und somit die durch die Aktivierung der Ersatzspaltenauswahlleitung CSL₁ ausgelesenen Bits auf den Datenausgangsbus 412 ausgibt. Analog erfolgt eine entsprechende Ersetzung von fehlerhaften Speicherzellen im Speicherbereich B, wobei hier die Logikschaltung 414B das entsprechende Ansteuersignal S_B bereitstellt.
Gegenüber den im Stand der Technik bekannten Ansätzen hat die vorliegende Erfindung den Vorteil, dass diese aufgrund des Zusammenfassens der redundanten Speicherzellen bzw. Ersatzspaltenauswahlleitungen für beide Speicherbereiche A und B ein flexibler Aufbau ermöglicht wird, der einen freien Einsatz der verfügbaren redundanten Speicherzellen im gesamten Speicherzellenfeld 400 ermöglicht, so dass beispielsweise für den Fall, dass im Speicherbereich A nur ein Fehler oder gar kein Fehler vorliegt, bis zu drei bzw. vier Fehler im Speicherbereich B korrigiert werden können. Aufgrund dieses flexiblen Einsatzes der Ersatzspaltenauswahlleitungen kann die Anzahl der reparierten Speicherzellen erhöht werden, wodurch sich wiederum die Ausbeute erhöht.
Ein Problem kann bei der in Fig. 4 dargestellten Konfiguration jedoch dann auftreten, wenn bei einer gleichzeitigen Adressierung der Speicherbereiche A und B zur Auslesung des 8 Bit breiten Datenworts auf dem Ausgangsdatenbus 412 festgestellt wird, dass ein Fehler auf zwei gleichzeitig aktivierten "normalen" Spaltenauswahlleitungen vorliegt. Dieses Beispiel ist in Fig. 4 durch die mit "X" gekennzeichneten Speicherzellen schematisch dargestellt, denen jeweils eine Spaltenauswahlleitung mit der gleichen Adresse "x" zugeordnet ist, wie durch die Bezugszeichen CSL_Ax und CSL_Bx verdeutlicht ist. Beim Auslesen eines Datenworts aus dem Speicherfeld 400 kann in dieser Situation gleichzeitig die Spaltenauswahlleitung CSL_Ax im Speicherbereich A und die Spaltenauswahlleitung CSL_Bx im Speicherbereich B aktiviert werden. Durch das anhand der Fig. 4 beschriebene Konzept könnte in diesem Fall über den dritten Datenbus 308C jedoch nur ein Ausfall repariert werden, da während eines solchen Zugriffs der Datenbus 408C entweder über den ersten Umschalter 410A mit dem Datenausgangsbus 412 oder über den zweiten Umschalter 410B mit dem Datenbus 412 verbunden sein kann.
Ein solches Problem wird sich in zukünftigen Prefetch- Architekturen verstärken, da hier massiv parallel Daten mit jeder angelegten Adresse ausgelesen werden. In diesem Fall erhöht sich die Wahrscheinlichkeit gleichzeitig auftretender Bitfehler bei gleicher Speicheradresse.
Das erfindungsgemäße Reparaturkonzept kann jedoch auch in den gerade beschriebenen Situationen erfolgreich eingesetzt werden, indem, allgemein gesprochen, von der Weiterschaltung vollständiger Spaltenauswahlleitungen über die Umschalter Abstand genommen wird und statt dessen die Bitleitungen, die den einzelnen normalen Spaltenauswahlleitungen und den einzelnen Ersatzspaltenauswahlleitungen zugeordnet sind, wahlweise über die Umschalter weitergeleitet werden. Diese Erweiterung des funktionellen Konzepts der vorliegenden Erfindung wird anhand der Fig. 5 näher erläutert.
In Fig. 5 ist vergrößert die oben beschriebene Situation, wie sie schematisch in Fig. 4 gezeigt war, dargestellt, und die Spaltenauswahlleitungen CSL_Ax und CSL_Bx sind vergrößert dargestellt. Es sei angenommen, dass zur Korrektur der fehlerhaften Speicherzellen 500 und 502 die Ersatzspaltenauswahlleitung CSL₁ herangezogen wird. Wie aus Fig. 5 bereits zu erkennen ist, ist damit zu rechnen, dass die Einzelbitfehler 500 und 502 bei der Ersetzung eines Clusters von jeweils 4 Bitleitungen nur mit sehr geringer Wahrscheinlichkeit auf die gleiche Bitleitung fallen. In Fig. 5 ist gezeigt, dass im Fall der Spaltenauswahlleitung CSL_Ax die fehlerhafte Speicherzelle der ersten Bitleitung zugeordnet ist, wohingegen im Fall der Spaltenauswahlleitung CSL_Bx die fehlerhafte Speicherzelle 502 der dritten Bitleitung zugeordnet ist. Wie schematisch durch die Pfeile gezeigt ist, können bei diesem Beispiel die einzelnen Fehler 500 und 502 durch eine Spaltenauswahlleitung CSL₁ gleichzeitig repariert werden, was lediglich mit einer Bereitstellung zusätzlicher Fuses und einer Abänderung der Fuse-Logik 414A, 414B (siehe Fig. 4) einhergeht, da nunmehr gleichzeitig unterschiedliche Bits des Datenbusses 408C über die beiden Multiplexer 410A und 410B auf den globalen Datenbus 412 weitergeleitet werden müssen. Mit anderen Worten ist kein vollständiges Abschalten einer der beiden lokalen Datenbusse 408A und 408B im Redundanzfall erforderlich.
Betrachtet man sich das anhand der Fig. 5 gezeigte Ausführungsbeispiel, so ist beispielsweise der erste Umschalter 410A derart ausgestaltet, dass dieser abhängig von dem anliegenden Ansteuersignal S_A auswählt, welche der bei dem Ausführungsbeispiel anliegenden Bitleitungen der normalen Spaltenauswahlleitung CSL_Ax und der Ersatzspaltenauswahlleitung CSL₁ auf die vier Ausgangsleitungen des ersten Umschalters 410A weitergeschaltet werden sollen. Die Auswahl erfolgt abhängig von den zu ersetzenden fehlerhaften Speicherzellen und würde bei dem in Fig. 5 dargestellten Ausführungsbeispiel dazu führen, dass die zweite, dritte und vierte Bitleitung der normalen Spaltenauswahlleitung CSL_Ax an die zweite, dritte und vierte Ausgangsleitung des Umschalters 410A weitergeleitet würde, und anstelle der ersten Bitleitung der normalen Spaltenauswahlleitung CSL_Ax, welche ja den fehlerhaften Speicher 510 enthält, würde über das Ansteuersignal S_A bewirkt, dass der Umschalter die erste Bitleitung der Ersatzspaltenauswahlleitung CSL₁ zu der ersten Bitleitung der Ausgangsleitungen des Umschalters 410A durchschaltet. Entsprechend würde der Umschalter 410B bewirken, dass die erste, die zweite und die vierte Bitleitung der normalen Spaltenauswahlleitung CSL_Bx an die erste, zweite und vierte Ausgangsleitung des Umschalters 410B weitergeleitet wird, und dass anstelle der dritten Bitleitung, welche die fehlerhafte Speicherzelle 502 enthält, die dritte Bitleitung der Ersatzspaltenauswahlleitung CSL₁ an die dritte Ausgangsleitung des Umschalters 410B durchgeschaltet wird.
Hinsichtlich der oben beschriebenen Ausführungsbeispiele wird darauf hingewiesen, dass die vorliegende Anmeldung nicht auf die dort beschriebenen speziellen Beispiele beschränkt ist, sondern dass auch weitere Ausgestaltungen, insbesondere im Zusammenhang mit der Speicherkonfiguration und der Anzahl der gleichzeitig auszulesenden Datenbits möglich sind. Anstelle der beschriebenen 4 Bits können auch mehr oder weniger Bits gleichzeitig ausgelesen werden. Bezugszeichenliste 100 Speicher
102 Linie
104A, 104B Speicherzelle
106A, 106B redundante Speicherzelle
108A, 108B lokaler Datenbus
110A, 110B Verstärker
112 globaler Datenbus
200 Speicher
202 Linie
204A, 204B, 204C Ausschnitte
208A, 208B lokaler Datenbus
210A, 210B Verstärker
212 globaler Datenbus
212A, 212B erster und zweiter Abschnitt des globalen Datenbusses
300 Speicher
302 Linie
304A, 304B Speicherzelle
306 redundante Speicherzelle
308A, 308B, 308C erster, zweiter, dritter lokaler Datenbus
310A, 310B erster und zweiter Umschalter
312 globaler Datenbus
400 Speicher
402 Linie
408A, 408B, 408C erster, zweiter, dritter lokaler Datenbus
410A, 410B erste und zweiter Umschalter
412 globaler Datenbus
412A, 412B erster und zweiter Abschnitt des globalen Datenbusses
414A, 414B Logikschaltung
500, 502 fehlerhafte Speicherzelle
A erster Speicherbereich
B zweiter Speicherbereich
X fehlerhafte Speicherzelle
BL_1A, BL_1B, BL_2A Bitleitung
BL_2B, BL_A, BL_1A Bitleitung
CSL_1B, CSL_2A, CSL_2B Spaltenauswahlleitung
CSL_3A, CSL_3B, CSL_A Spaltenauswahlleitung
CSL_B, CSL₁, CSL₂ Spaltenauswahlleitung
CSL₃, CSL₄, CSL_Ax Spaltenauswahlleitung
CSL_Bx Spaltenauswahlleitung
S_A, S_B Ansteuersignal
WL Wortleitung

Claims

1. Speicher mit
einer ersten Speicherregion (A) mit zumindest einer Speicherzelle (304A) mit einer zugeordneten Bitleitung (BL_A; CSL_A);
einer zweiten Speicherregion (B) mit zumindest einer Speicherzelle (304B) mit einer zugeordneten Bitleitung (BL_B; CSL_B);
einer Wortleitung, die zumindest der Speicherzelle der ersten Speicherregion (A) und der Speicherzelle der zweiten Speicherregion (B) zugeordnet ist;
zumindest einer redundanten Speicherzelle (306) mit einer zugeordneten Bitleitung (BL₃₀₆: CSL₁, CSL₂, CSL₃, CSL₄); und
einer Einrichtung (310A, 310B; 410A, 410B), um die Bitleitung (BL₃₀₆; CSL₁, CSL₂, CSL₃, CSL₄) der redundanten Speicherzelle (306) wahlweise mit der Bitleitung (BL_A; CSL_A) der Speicherzelle der ersten Speicherregion (A) oder mit der Bitleitung (BL_B, CSL_B) der Speicherzelle der zweiten Speicherregion (B) zu koppeln, um eine fehlerhafte Speicherzelle (X; 500) in der ersten Speicherregion (A) oder eine fehlerhafte Speicherzelle (X; 502) in der zweiten Speicherregion (B) zu ersetzen.

2. Speicher gemäß Anspruch 1, mit einer Ansteuereinrichtung (414A, 414B), die mit der Koppeleinrichtung wirksam verbunden ist, um ein Ansteuersignal (S_A, S_B) an die Koppeleinrichtung auszugeben, das das Koppeln der Bitleitung (BL₃₀₆; CSL₁, CSL₂, CSL₃, CSL₄) der redundanten Speicherzelle mit einer der Bitleitungen der Speicherzellen der Speicherregionen (A, B) steuert.

3. Speicher gemäß Anspruch 1 oder 2, mit
einem ersten Datenbus (308A; 408A), der der Bitleitung (BL_A; CSL_A) der Speicherzelle der ersten Speicherregion (A) zugeordnet ist;
einem zweiten Datenbus (308B; 408B), der der Bitleitung (BL_B; CSL_B) der Speicherzelle der zweiten Speicherregion (B) zugeordnet ist;
einem dritten Datenbus (308C; 408C), der der Bitleitung (BL₃₀₆; CSL₁, CSL₂, CSL₃, CSL₄) der redundanten Speicherzelle zugeordnet ist; und
einem vierten Datenbus (312), der Daten aus dem Speicher ausgibt;
wobei die Koppeleinrichtung (310A, 3108; 410A, 410B) wahlweise den ersten Datenbus (308A; 408A) oder den dritten Datenbus (308C; 408C) mit dem vierten Datenbus (312) koppelt oder wahlweise den zweiten Datenbus (308B; 408B) oder den dritten Datenbus (308C; 408C) mit dem vierten Datenbus (312) koppelt.

4. Speicher gemäß Anspruch 3, bei dem die Koppeleinrichtung einen ersten Umschalter (310A; 410A) und einen zweiten Umschalter (310B; 410B) aufweist,
wobei der erste Umschalter (310A; 410A) zwei Eingänge, die mit dem ersten Datenbus (308A; 408A) und mit dem dritten Datenbus (308C; 408C) verbunden sind, und einen Ausgang umfasst, der mit dem vierten Datenbus (312; 412) verbunden ist,
wobei der zweite Umschalter (310B; 410B) zwei Eingänge, die mit dem zweiten Datenbus (308B; 408B) und mit dem dritten Datenbus (312; 412) verbunden sind, und einen Ausgang umfasst, der mit dem vierten Datenbus (312; 412) verbunden ist,
wobei der erste und der zweite Umschalter (308A, 308B; 408A, 408B) das Ansteuersignal (S_A, S_B) empfangen und abhängig von demselben den ersten oder dritten Datenbus bzw. den zweiten oder dritten Datenbus mit dem vierten Datenbus verbinden.

5. Speicher gemäß Anspruch 4, bei dem die Ansteuereinrichtung eine erste Logikschaltung (414A) und eine zweite Logikschaltung (414B) umfasst,
wobei die erste Logikschaltung (414A) dem ersten Umschalter (410A) zugeordnet ist und ein erstes Ansteuersignal (S_A) an denselben ausgibt;
wobei die zweite Logikschaltung (414B) dem zweiten Umschalter (410B) zugeordnet ist und ein zweites Ansteuersignal (S_B) an denselben ausgibt.

6. Speicher gemäß einem der Ansprüche 1 bis 5, mit einer Mehrzahl von redundanten Speicherzellen mit zugeordneten Bitleitungen (CSL₁, CSL₂, CSL₃, CSL₄), wobei die erste und die zweite Speicherregion (A, B) jeweils eine Mehrzahl von Speicherzellen mit zugeordneten Bitleitungen (CSL_A, CSL_B) umfasst.

7. Speicher gemäß Anspruch 6, mit einer Mehrzahl von Wortleitungen (WL), die Speicherzellen der ersten Speicherregion (A) und Speicherzellen der zweiten Speicherregion (B) zugeordnet sind.

8. Speicher gemäß einem der Ansprüche 1 bis 7, bei dem die Speicherzellen in der ersten Speicherregion (A) und die Speicherzellen in der zweiten Speicherregion (B) gleichzeitig auslesbar sind, wobei Daten aus der ersten Speicherregion (A) und Daten aus der zweiten Speicherregion (B) zu einem gemeinsamen Datenwort zur Ausgabe aus dem Speicher zusammengefasst sind.

9. Speicher gemäß Anspruch 8, bei dem der vierte Datenbus (412) einen ersten Abschnitt (412A) aufweist, der mit der Koppeleinrichtung (410A, 410B) verbunden ist, um Daten von dem ersten Datenbus (408A) oder von dem dritten Datenbus (408C) zu empfangen, und wobei der vierte Datenbus (412) einen zweiten Abschnitt (412B) aufweist, der mit der Koppeleinrichtung (410A, 410B) verbunden ist, um Daten von dem zweiten Datenbus (408B) oder von dem dritten Datenbus (408C) zu empfangen.

10. Speicher gemäß Anspruch 9, bei dem der Ausgang des ersten Umschalters (400A) mit dem ersten Abschnitt (412A) des vierten Datenbusses (412) verbunden ist, und bei dem der Ausgang des zweiten Umschalters (410B) mit dem zweiten Abschnitt (412B) des vierten Datenbusses (412) verbunden ist.

11. Speicher gemäß einem der Ansprüche 6 bis 10, bei dem eine vorbestimmte Anzahl der Mehrzahl von Speicherzellen der ersten Speicherregion (A) zusammengefasst sind, bei dem eine vorbestimmte Anzahl der Mehrzahl von Speicherzellen der zweiten Speicherregion (B) zusammengefasst sind, und bei dem eine vorbestimmte Anzahl der Mehrzahl von redundanten Speicherzellen zusammengefasst sind, wobei die zusammengefassten Speicherzellen zum Auslesen von Daten gleichzeitig aktivierbar sind, wobei die Koppeleinrichtung (410A, 410B) die Bitleitungen (CSL₁, CSL₂, CSL₃, CSL₄) der zusammengefassten redundanten Speicherzellen wahlweise mit den Bitleitungen (CSL_A) der zusammengefassten Speicherzellen der ersten Speicherregion (A) oder mit den Bitleitungen (CSL_B) der zusammengefassten Speicherzellen der zweiten Speicherregion (B) koppelt.

12. Speicher gemäß Anspruch 11, bei dem den zusammengefassten Speicherzellen jeweils eine gemeinsame Aktivierungsleitung (CSL₁, CSL₂, CSL₃, CSL₄, CSL_A, CSL_B) zugeordnet ist.

13. Speicher gemäß Anspruch 11 oder 12, bei dem die Koppeleinrichtung wirksam ist, um einzelne Bitleitungen (BL) der zusammengefassten redundanten Speicherzellen (CSL₁) wahlweise mit einzelnen Bitleitungen (BL) der zusammengefassten Speicherzellen (CSL_Ax, CSL_Bx) der ersten Speicherregion (A) und der zweiten Speicherregion (B) zu koppeln.

14. Verfahren zum Ersetzen von fehlerhaften Speicherzellen (X; 500, 502) in einem Speicher, der eine erste Speicherregion (A) mit einer Speicherzelle (304A) mit einer zugeordneten Bitleitung (BL_A; CSL_A), eine zweite Speicherregion (B) mit einer Speicherzelle (304B) mit einer zugeordneten Bitleitung (BL_B, CSL_B), eine Wortleitung (WL), die zumindest der Speicherzelle der ersten Speicherregion und der Speicherzelle der zweiten Speicherregion zugeordnet ist, und zumindest eine redundante Speicherzelle (306) mit einer zugeordneten Bitleitung (BL₃₀₆; CSL₁, CSL₂, CSL₃, CSL₄) umfasst, wobei das Verfahren folgenden Schritt umfasst:
Koppeln der Bitleitung (BL₃₀₆; CSL₁, CSL₂, CSL₃, CSL₄) der redundanten Speicherzelle (306) wahlweise mit der Bitleitung (BL_A; CSL_A) der Speicherzelle der ersten Speicherregion (A) oder mit der Bitleitung (BL_B; CSL_B) der Speicherzelle der zweiten Speicherregion (B), um eine fehlerhafte Speicherzelle (X; 500) in der ersten Speicherregion (A) oder eine fehlerhafte Speicherzelle (X; 502) in der zweiten Speicherregion (B) zu ersetzen.