DE19808347A1 - Integrierter Speicher - Google Patents

Description

Die Erfindung betrifft einen integrierten Speicher mit an Kreuzungspunkten von Wortleitungen und Bitleitungen angeord­ neten Speicherzellen zum Speichern von Datenbits.

Bei derartigen Speichern sind mehrere Bits zu Bytes und meh­ rere Bytes zu jeweils einem Wort zusammengefaßt. Dabei ist ein Wort die Datenbreite des Speicher-Interfaces, das heißt, es können gleichzeitig Daten mit der Breite eines Speicher­ wortes in den Speicher hineingeschrieben bzw. aus ihm ausge­ lesen werden.

Bei Grafikanwendungen kommt es vor, daß ein Bildschirm ganz­ flächig ein- und dieselbe Farbe anzeigen soll. Dem Bildschirm ist ein integrierter Speicher zugeordnet, dessen Speicherin­ halt zur Erzeugung der Darstellung auf dem Bildschirm jeweils ausgelesen wird. Um auf dem Bildschirm ganz flächig dieselbe Farbe anzuzeigen, ist es erforderlich, an alle Adressen des Speichers dasselbe Speicherwort einzuschreiben. Hierzu ist es möglich, das entsprechende Wort dauerhaft dem Interface des Speichers zuzuführen und nacheinander durch entsprechende Adressierung den gesamten Speicher damit zu beschreiben. Al­ lerdings kann es erwünscht sein, bestimmte im Speicher ge­ speicherte Informationen dabei nicht zu überschreiben. Man spricht in diesem Zusammenhang von "Maskierung".

Im Datenblatt MT41LC256k32D4(S) der Firma Micron von Juli 1996, S. 21-23, ist ein 256k × 32 SGRAM (Synchronous Graphics RAM) beschrieben, das eine byteweise Maskierung über entspre­ chende Maskierungssignale zuläßt. Beim Einschreiben eines Da­ tenwortes können beliebige Bytes des Wortes durch die Maskie­ rungssignale maskiert werden, so daß nur die nicht-maskierten Bytes des Wortes in die entsprechenden Speicherzellen des Speichers eingeschrieben werden.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher mit der beschriebenen Maskierungsfunktion anzugeben, bei dem die Maskierung durch die Maskierungssignale auf ein­ fache Weise erfolgt.

Diese Aufgabe wird mit einem integrierten Speicher gemäß An­ spruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.

Der erfindungsgemäße integrierte Speicher weist an Kreuzungs­ punkten von Wort- und Bitleitungen angeordnete Speicherzellen zum Speichern von Bits auf, wobei jeweils mehrere der Bits ein Byte und mehrere der Bytes ein Wort bilden. Er weist wei­ terhin Byte-Auswahlleitungen zur Auswahl aller Bitleitungen je eines Bytes auf sowie Maskierungssignale, die je einem Byte in wenigstens einem der Worte zugeordnet sind. Ferner hat er einen Spaltendecoder mit Ausgängen, die mit je einer Wort-Auswahlleitung verbunden sind, von denen jede im adres­ sierten Zustand eine gleichzeitige Auswahl aller Byte- Auswahlleitungen eines der Worte bewirkt, sofern keines der Maskierungssignale aktiv ist, wobei jedes Maskierungssignal im aktivierten Zustand die Auswahl der dem entsprechenden Byte zugeordneten Byte-Auswahlleitung des entsprechenden Wor­ tes durch die adressierte Wort-Auswahlleitung verhindert.

Mittels der Maskierungssignale erfolgt also eine Maskierung jeweils eines der Bytes des über den Spaltendecoder adres­ sierten Wortes. Die Maskierung bewirkt, daß die Auswahl der entsprechenden Byte-Auswahlleitung unterdrückt wird. Auf die­ se Weise ist es möglich, bei einem in den Speicher einzu­ schreibenden Wort über die Maskierungssignale zu bestimmen, welche Bytes des Wortes in die entsprechenden Speicherzellen des Speichers geschrieben werden und welche nicht. Ist keines der Maskierungssignale aktiv, wird durch Adressierung über den Spaltendecoder jeweils ein komplettes Wort in den Spei­ cher geschrieben werden. Dadurch, daß jedem Byte eine Byte- Auswahlleitung zugeordnet ist, ist es möglich, über die Mas­ kierungssignale eine Auswahl der entsprechenden Bytes des je­ weils adressierten Wortes zu verhindern. Ein Wort kann dann nicht mehr komplett, sondern nur noch teilweise (nämlich sei­ ne durch die Maskierungssignale nicht maskierten Bytes) in den Speicher eingeschrieben werden. Die Erfindung sieht vor, daß die Maskierungssignale in die Spaltendecodierung direkt eingreifen. Hierdurch ergibt sich eine einfache Realisierung, die wenig Platz erfordert und eine schnelle Spaltendecodie­ rung sowohl bei aktiven als auch bei inaktiven Maskierungs­ signalen ermöglicht.

Nach einer Weiterbildung der Erfindung dient jede der Byte- Auswahlleitungen zur Aktivierung von lokalen Schreib-/Lese­ verstärkern, über die Daten von und zu den zugehörigen Bit­ leitungen übertragen werden. Dabei verhindert jedes Maskie­ rungssignal im aktivierten Zustand eine Aktivierung der dem entsprechenden Byte zugeordneten lokalen Schreib-/Lese­ verstärker über die jeweils adressierte Wort- Auswahlleitung durch Unterdrückung der Auswahl der entspre­ chenden Byte-Auswahlleitung.

In Abhängigkeit vom Maskierungssignal erfolgt also eine Deak­ tivierung der lokalen Schreib-/Leseverstärker des jeweils adressierten Wortes. Hierdurch können keine Daten mehr von den globalen Schreib-/Leseverstärkern zu den Bitleitungen und von dort in die entsprechenden Speicherzellen oder in umge­ kehrter Richtung übertragen werden.

Nach einer Weiterbildung weist der integrierte Speicher we­ nigstens eine redundante Byte-Auswahlleitung auf, über die redundante Bitleitungen eines Bytes auswählbar sind und die zum Ersetzen einer der Byte-Auswahlleitungen mit den zugehö­ rigen Bitleitungen dient. Der Speicher weist weiterhin einen redundanten Maskierungsdecoder zum Erzeugen eines redundanten Maskierungssignals auf, in dessen Abhängigkeit im Falle ihrer Adressierung eine Auswahl der redundanten Byte-Auswahlleitung verhindert wird. Dabei wird dem redundanter Maskierungsde­ coder wenigstens ein Teil der Maskierungssignale zugeführt. Der redundante Maskierungsdecoder gibt an seinem Ausgang das der zu ersetzenden Byte-Auswahlleitung zugeordnete Maskie­ rungssignal als redundantes Maskierungssignal für die redun­ dante Byte-Auswahlleitung aus.

Sollte eine der Byte-Auswahlleitungen bzw. eine der ihr zuge­ ordneten Bitleitungen defekt sein, kann sie durch die redun­ dante Byte-Auswahlleitung mit den entsprechenden redundanten Bitleitungen adressenmäßig ersetzt werden. Über die entspre­ chende Spaltenadresse wird dann statt der defekten Byte- Auswahlleitung die redundante Byte-Auswahlleitung selektiert. Das redundante Maskierungssignal, das erfindungsgemäß mit dem Maskierungssignal der ersetzten Byte-Auswahlleitung überein­ stimmt, ermöglicht es, daß die erfindungsgemäße Maskierung auch bei Einsatz der redundanten Byte-Auswahlleitung funktio­ niert.

Nach einer Weiterbildung sind jeweils mehrere der Worte zu Wortblöcken zusammengefaßt. Jedes Maskierungssignal ist je einem der Bytes einer bestimmten Position innerhalb jedes der Wortblöcke zugeordnet. Die redundante Byte-Auswahlleitung dient nur zum Ersetzen solcher Byte-Auswahlleitungen, die ei­ nen Byte an einer bestimmten Position innerhalb eines belie­ bigen der Worte zugeordnet sind. Dem redundanten Maskierungs­ decoder werden nur diejenigen Maskierungssignale zugeführt, die der bestimmten Byteposition innerhalb eines beliebigen der Worte zugeordnet sind.

Diese Weiterbildung hat den Vorteil, daß die Decodierung in­ nerhalb des redundanten Maskierungsdecoders, mittels derer aus den zugeführten Maskierungssignalen das redundante Mas­ kierungssignal generiert wird, weniger aufwendig ist, als wenn dem redundanten Maskierungsdecoder sämtliche Maskie­ rungssignale für alle Bytepositionen zugeführt würden. Diese Einschränkung auf eine bestimmte Byteposition bedeutet keinen Nachteil, da in der Praxis ohnehin eine Vielzahl von redun­ danten Byteauswahlleitungen notwendig sind.

Nach einer Weiterbildung weist der Speicher einen Redundanz­ decoder mit Speicherelementen zum Speichern der Adresse der durch die redundante Byte-Auswahlleitung zu ersetzenden Byte- Auswahlleitung auf. Dabei führt der redundante Maskierungsde­ coder die Zuordnung eines der ihm zugeführten Maskierungs­ signale zum redundanten Maskierungssignal unter Auswertung der durch die Speicherelemente gespeicherten Adresse durch.

Die Erzeugung des redundanten Maskierungssignals durch den redundanten Maskierungsdecoder erfolgt also in Abhängigkeit von der im Redundanzdecoder programmierten Adresse. Es muß also keine von der Programmierung des Redundanzdecoders unab­ hängige Programmierung des redundanten Maskierungsdecoders erfolgen. Es sind auch keine zusätzlichen Programmierschritte durch den Benutzer des Speichers notwendig, vielmehr "programmiert" sich der redundante Maskierungsdecoder selbst­ tägig.

Nach einer Weiterbildung erfolgt die Zuordnung der Maskie­ rungssignale zum redundanten Maskierungssignal durch den red­ undanten Maskierungsdecoder unter Auswertung nur derjenigen Bits der von den Speicherelementen gespeicherten Adresse, die angeben, innerhalb des wievielten Wortes innerhalb eines be­ liebigen der Wortblöcke eine Byte-Auswahlleitung durch die redundante Byte-Auswahlleitung jeweils ersetzt wurde.

Da dem redundanten Maskierungsdecoder nur diejenigen Maskie­ rungssignale zugeführt werden, die jeweils derselben Bytepo­ sition in jedem der Worte entsprechen, kann das jeweils zu­ treffende Maskierungssignal durch Identifikation desjenigen Wortes, dessen Byte zu ersetzen ist, zugeordnet werden. Hier­ für sind die genannten Adreßbits ausreichend. Es ergibt sich somit ein besonders einfacher Aufbau des redundanten Maskie­ rungsdecoders.

Nach einer Weiterbildung weist der Speicher für jede Bytepo­ sition innerhalb eines beliebigen der Worte wenigstens eine redundante Byte-Auswahlleitung und einen entsprechenden red­ undanten Maskierungsdecoder der beschriebenen Art auf, wobei jedem Generator jeweils nur die der jeweiligen Byteposition entsprechenden Maskierungssignale zugeführt werden.

Durch Wahl der entsprechenden redundanten Byte-Auswahlleitung läßt sich dann eine defekte Byte-Auswahlleitung mit beliebi­ ger Position innerhalb eines Wortes ersetzen. Es muß nur dar­ auf geachtet werden, daß die Bytepositionen jeweils überein­ stimmen, so daß dem redundanten Maskierungsdecoder die rich­ tigen Maskierungssignale zugeführt werden.

Nach einer Weiterbildung weisen die redundanten Maskierungs­ decodern flüchtige Speichereinheiten auf zum Speichern der Zuordnung des redundanten Maskierungssignals zu einem der je­ weils zugeführten Maskierungssignale nach erfolgter Auswer­ tung der von den Speicherelementen gespeicherten Adreßbits.

Dies hat den Vorteil, daß die Auswertung der von den Speiche­ relementen gespeicherten Adressen des Redundanzdecoders durch den redundanten Maskierungsdecoder nur jeweils einmal erfol­ gen muß und nicht bei jeder Adressierung der redundanten Byte-Auswahlleitung. Dies führt zu einem Zeitgewinn bei der Adressierung. Die einmalige Auswertung der im Redundanzde­ coder gespeicherten Adressen und das anschließende Speichern in den flüchtigen Speichereinheiten des redundanten Maskie­ rungsdecoders kann beispielsweise bei der Inbetriebnahme des Speichers im Rahmen einer Initialisierung erfolgen.

Nach einer Weiterbildung weist der Speicher globale Schreib-/Lese­ verstärkern auf, über die in einer ersten Betriebsart des Speichers jeweils Daten zwischen einem Anschluß des Spei­ chers und wenigstens einem lokalen Schreib-/Leseverstärker übertragen werden, über den die Daten jeweils zu einer der Bitleitungen übertragen werden. Unmittelbar benachbart zu je­ dem globalen Schreib-/Leseverstärker ist ein 1-Bit- Farbregister angeordnet, dessen Inhalt in einer zweiten Be­ triebsart des Speichers über den entsprechenden globalen Schreib-/Leseverstärker zu wenigstens einem der lokalen Schreib-/Leseverstärker übertragen wird.

Dies hat den Vorteil, daß die Signallaufzeiten beim Übertra­ gen des Inhalts der Farbregister über den entsprechenden glo­ balen Verstärker zu den Bitleitungen minimal sind.

Nach einer Weiterbildung ist unmittelbar benachbart zu jedem globalen Schreib-/Leseverstärker ein Maskierungsregister an­ geordnet zum Speichern eines Maskierungsbits, in dessen Ab­ hängigkeit der globale Schreib-/Leseverstärker beim Auslesen des entsprechenden Farbregisters deaktiviert wird, so daß dessen Inhalt nicht zu einem der lokalen Schreib-/Lese­ verstärker übertragen wird.

Im Gegensatz zu den Maskierungssignalen, die eine byteweise Maskierung ermöglichen, ermöglichen die Maskierungsbits eine bitweise Maskierung. Indem sie direkt auf die globalen Schreib-/Leseverstärker wirken, wird ein Zugriff auf die ent­ sprechenden Bitleitungen bzw. Speicherzellen unterbunden. Ebenso wie die 1-Bit-Farbregister hat die benachbarte topolo­ gische Anordnung der 1-Bit-Maskierungsregister zum jeweiligen globalen Verstärker den Vorteil, daß die Signallaufzeiten von ihnen zu den globalen Schreib-/Leseverstärkern, die sie gege­ benenfalls deaktivieren sollen, minimal sind.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert, die Ausführungsbeispiele der Erfindung zeigen. Es zeigen:

Fig. 1 ein Ausführungsbeispiel des integrierten Speichers,

Fig. 2 ein Detail aus Fig. 1, das die Spaltendecodierung betrifft,

Fig. 3 ein Detail aus Fig. 2, das einen Maskierungsde­ coder betrifft,

Fig. 4 einen Wortblock, der in einer Blockschreiben-Be­ triebsart gleichzeitig in den Speicher geschrieben wird,

Fig. 5 ein Detail aus Fig. 1, das die Auswahl einer red­ undanten Byte-Auswahlleitung betrifft,

Fig. 6 ein Detail aus Fig. 5, das einen redundanten Mas­ kierungsdecoder betrifft,

Fig. 7 die topologische Anordnung zweier globaler Schreib-/Lese­ verstärker und zugehöriger 1-Bit-Farb- und Maskierungsregister, und

Fig. 8 ein Detail aus Fig. 7, betreffend einen der globa­ len Schreib-/Leseverstärker.

Fig. 1 zeigt ein Ausführungsbeispiel des erfindungsgemäßen Speichers. Dieser weist Wortleitungen WL und Bitleitungen BL auf, an deren Kreuzungspunkten Speicherzellen MC angeordnet sind, die zum Speichern je eines Datenbits dienen. Die Wort­ leitungen WL sind über einen Zeilendecoder WDEC durch Anlegen von Zeilenadressen WADR adressierbar. Die Bitleitungen BL sind über einen Spaltendecoder CDEC durch Anlegen von Spal­ tenadressen CADR in einer Weise adressierbar, auf die weiter unten noch eingegangen wird. Der Übersichtlichkeit wegen sind lediglich nur zwei Wortleitungen WL sowie einige Bitleitungen BL dargestellt. Wegen der besseren Darstellbarkeit wurden in der Fig. 1 jeweils acht der Bitleitungen BL, die einem Byte B zugeordnet sind, zusammengefaßt dargestellt.

Jede Bitleitung BL ist mit einem lokalen Schreib-/Lesever­ stärker SA verbunden, der zum Verstärken von aus den Spei­ cherzellen MC ausgelesenen Signalen dient. Die jeweils acht Bitleitungen BL eines Bytes B sind über je eine Byte-Aus­ wahlleitung CLS0, CSL1, . . ., CSL35 gleichzeitig auswählbar. Sie liefern acht mal ein Bit aus den gleichzeitig über den Zei­ lendecoder WDEC adressierten Speicherzellen, also ein Byte.

In einer Normalbetriebsart können in den Speicher über exter­ ne Anschlüsse I/O und globale Schreib-/Leseverstärker SSA so­ wie externe Bitleitungen EBL jeweils 32 Bit, entsprechend ei­ nem Wort W, gleichzeitig in den Speicher eingeschrieben oder aus ihm ausgelesen werden. Hierzu weist der Speicher 32 ex­ terne Anschlüsse I/O und pro externem Anschluß je einen glo­ balen Schreib-/Leseverstärker SSA und je eine externe Bitlei­ tung EBL auf. Die übertragbare Datenwortbreite beträgt in der Normalbetriebsart somit 32 Bit, ein Speicherwort W besteht also aus 4 Bytes.

Die Bitleitungen BL sind zu Gruppen von je 32 zusammengefaßt. In der Normalbetriebsart werden durch eine Spaltenadresse CADR alle 32 Bitleitungen einer dieser Gruppen adressiert. Dies erfolgt dadurch, daß die entsprechenden Byte- Auswahlleitungen CSL0 . . . 3, CSL4 . . . 7, . . ., CSL32 . . . 35 der Gruppen von je 32 Bitleitungen in der Normalbetriebsart jeweils gleichzeitig aktiv werden. Dies wird anhand von Fig. 2 wei­ ter unten noch weiter erläutert.

Um Worte der Breite 32 Bit von und zum Speicher übertragen zu können, ist jede externe Bitleitung EBL mit je einem lokalen Schreib-/Leseverstärker SA aus jeder Bitleitungsgruppe von jeweils 32 Bitleitungen verbunden. Welche der Bitleitungs­ gruppen beim Lesen ein Datenwort W liefert bzw. in welche Bitleitungsgruppe beim Schreiben ein Datenwort W eingeschrie­ ben wird, wird durch die Spaltenadresse CADR festgelegt. Ab­ hängig von dieser wird über den Spaltendecoder CDEC eine der jeweiligen Bitleitungsgruppe zugeordnete Wortauswahlleitung W0, W1, . . ., W8 ausgewählt. Die Wortauswahlleitungen sind mit je einem Maskierungsdecoder 10 verbunden, an dessen Ausgängen die Byte-Auswahlleitungen CSL0 . . . 35 angeschlossen sind. Allen Maskierungsdecodern 10 wird ein Blockschreiben-Signal BW zu­ geführt, welches bestimmt, ob sich der Speicher in der Nor­ malbetriebsart oder in einer Blockschreiben-Betriebsart be­ findet.

In der Normalbetriebsart werden bei Auswahl einer der Wort- Auswahlleitungen alle zugehörigen Byte-Auswahlleitungen aus­ gewählt. Beispielsweise werden bei Auswahl der ersten Wort- Auswahlleitung W0 die zugehörigen Byte-Auswahlleitungen CSL0, 1, . . . 3 ausgewählt. Ist eine Byte-Auswahlleitung ausge­ wählt, bewirkt dies eine Aktivierung aller acht lokalen Schreib-/Leseverstärker SA des jeweiligen Bytes, so daß über diese Daten zwischen den externen Bitleitungen EBL und den Bitleitungen BL übertragen werden können.

Den Maskierungsdecodern 10 werden außerdem jeweils vier Mas­ kierungssignale DQ0 . . . 3, DQ4 . . . 7, . . ., DQ28 . . . 31 zugeführt. Fig. 4 zeigt, daß beim integrierten Speicher dieses Ausführungs­ beispiels jeweils vier Byte B, die jeweils acht ausgewählten Bitleitungen BL zugeordnet sind, zu einem Wort W zusammenge­ faßt sind. Vier der Worte, also zweiunddreißig Bytes B bilden einen Wortblock WB. Jedem der Bytes B innerhalb des Wort­ blocks WB ist eines der zweiunddreißig Maskierungssignale DQ0 . . . 31 zugeordnet.

In Fig. 1 ist ebenfalls die Zuordnung der jeweils acht Bit­ leitungen BL zu einem Byte B, von vier Bytes B zu einem Wort W und von jeweils acht Worten W zu einem Wortblock WB einge­ zeichnet. Diese Zuordnung setzt sich mit aufsteigenden Spal­ tenadressen CADR fort. Die zweiunddreißig Maskierungssignale DQ0 . . . 31 sind je einem der Byte-Auswahlleitungen CSL0 . . . 31 in jedem der Wortblöcke WB zugeordnet. So sind die ersten vier Maskierungssignale DQ0 . . . 3 sowohl den ersten vier Bytes B des ersten Wortblockes WB bzw. den entsprechenden Byte-Auswahl­ leitungen CSL0 . . . 3 zugeordnet als auch den ersten vier Bytes innerhalb des zweiten Wortblocks WB bzw. den entsprechenden Byte-Auswahlleitungen CSL32 . . . 35.

Ist eines der Maskierungssignale DQ0 . . . 31 in der Blockschrei­ ben-Betriebsart (auf die weiter unten noch eingegangen wird) aktiviert, bewirkt dies bei Auswahl der entsprechenden Wort- Auswahlleitung W0 . . . 8, daß die diesem Maskierungssignal zuge­ ordnete Byte-Auswahlleitung CS0 . . . 35 nicht ausgewählt wird. Die zugehörigen lokalen Schreib-/Leseverstärker SA werden dann nicht aktiviert, so daß keine Daten von den externen Bitleitungen EBL zu den entsprechenden Bitleitungen BL dieses Bytes übertragen werden können. Dieser Vorgang der Maskierung wird im folgenden anhand der Fig. 2 genauer erläutert.

Fig. 2 zeigt eine der Wortleitungen WL und die Bitleitungen BL der ersten beiden Bytes B des ersten Wortblockes WB sowie den ihnen zugeordneten Maskierungsdecoder 10 aus Fig. 1. Dem Maskierungsdecoder 10 wird vom Spaltendecoder CDEC das Wort- Auswahlleitung W0 zugeführt. Außerdem wird ihm das Block­ schreiben-Signal BW, das zur Festlegung der Betriebsart dient, sowie die drei ersten Maskierungssignale DQ0 . . . 3 zuge­ führt. Als Ausgangssignale liefert er die ersten vier Byte- Auswahlleitungen CSL0 . . . 3. Am Kreuzungspunkt der Wortleitung WL mit den Bitleitungen BL ist je eine DRAM-Speicherzelle MC an­ geordnet. Jede Speicherzelle MC weist einen Auswahltransistor T, dessen Gate mit der Wortleitung WL verbunden ist und einen zwischen dem Auswahltransistor T und Masse angeordneten Spei­ cherkondensator C auf. Jede der Bitleitungen BL weist eine große Zahl derartiger Speicherzellen MC an Kreuzungspunkten mit weiteren Wortleitungen WL auf, die in Fig. 2 nicht dar­ gestellt sind.

Jede Bitleitung BL ist über einen der lokalen Schreib-/Lese­ verstärker SA mit je einer der externen Bitleitungen EBL und über diese und je einem der globalen Schreib-/Lese­ verstärker SSA mit einem der externen Anschlüsse I/O verbun­ den. Alle acht lokalen Schreib-/Leseverstärker SA, die den Bitleitungen BL eines Bytes B zugeordnet sind, wird eine der Byte-Auswahlleitungen CSL0 . . . 3 zugeführt, wobei dies in Fig. 2 nur für die beiden ersten Byte-Auswahlleitungen CSL0, CSL2 dargestellt wurde. Die jeweilige Byte-Auswahlleitung bewirkt eine Aktivierung der lokalen Schreib-/Leseverstärker SA, so­ bald sie über die Wort-Auswahlleitung W0 ausgewählt wird. An­ sonsten ist der lokale Verstärker deaktiviert.

Fig. 3 ist ein Teil des Maskierungsdecoders 10 aus Fig. 2 zu entnehmen. Dargestellt ist, wie die ersten beiden Byte- Auswahlleitungen CSL0, CSL1 in Abhängigkeit des Blockschrei­ ben-Signals BW und der ihnen zugeordneten Maskierungssignale DQ0, DQ1 von der Wort-Auswahlleitung W0 ausgewählt werden. Hat das Blockschreiben-Signal BW einen niedrigen Pegel (Masse), befindet sich der Speicher in der Normalbetriebsart. In der Normalbetriebsart werden alle der über den Spaltende­ coder CDEC ausgewählten Wort-Auswahlleitung W0 zugeordneten Byte-Auswahlleitungen CSL0, CSL1 ausgewählt, und zwar unab­ hängig vom Zustand der ihnen zugeordneten Maskierungssignale DQ0, DQ1. Befindet sich der Speicher dagegen in der Block­ schreiben-Betriebsart, hat das Blockschreiben-Signal BW einen hohen Pegel und es werden bei Auswahl der Wort-Auswahlleitung W0 nur diejenigen zugehörigen Byte-Auswahlleitungen CSL0, CSL1 ausgewählt, deren Maskierungssignal DEQ0, DEQ1 nicht ak­ tiv ist. Dabei ist bei diesem Ausführungsbeispiel ein Maskie­ rungssignal aktiv, wenn es einen niedrigen Pegel, also Masse­ pegel, aufweist.

Um die soeben beschriebene logische Funktion zu realisieren, weist der in Fig. 3 ausschnittsweise dargestellte Maskie­ rungsdecoder 10 für jede Byte-Auswahlleitung CSL0, CSL1 ein ODER-Gatter OR0, OR1 auf, mit dessen Ausgang es verbunden ist. Ein erster Eingang jedes ODER-Gatters OR0, OR1 ist mit dem Ausgang je eines UND-Gatters AND0, AND1 verbunden. Ein erster Eingang jedes UND-Gatters ist mit der Wort- Auswahlleitung W0 verbunden, ein zweiter Eingang mit dem Blockschreiben-Signal BW und ein dritter Eingang mit dem je­ weiligen Maskierungssignal DQ0, DQ1. Ein zweiter Eingang je­ des ODER-Gatters OR0, OR1 ist mit dem Ausgang eines weiteren UND-Gatters AND2 verbunden. Ein erster Eingang des weiteren UND-Gatters AND2 ist mit der Wort-Auswahlleitung W0 verbun­ den. Einem zweiten Eingang des weiteren UND-Gatters AND2 wird das über einen Inverter I invertierte Blockschreiben-Signal BW zugeführt.

Nachdem vorstehend auf die Erzeugung der Signale auf den Byte-Auswahlleitungen CSL0 . . . 35 bzw. deren Auswahl eingegangen wurde, sollen nun noch weitere Einzelheiten des Speichers aus Fig. 1 beschrieben werden. In der Blockschreiben-Betriebsart ist es möglich, ein auf den zweiunddreißig externen Bitlei­ tungen EBL befindliches Datenwort W gleichzeitig in alle acht Worte W eines der Wortblöcke WB einzuschreiben. Dies ge­ schieht dadurch, daß bei Anlegen einer Spaltenadresse CADR deren drei niedrigwertigste Adreßbits nicht durch den Spal­ tendecoder CDEC ausgewertet werden, sofern er anhand des ihm ebenfalls zugeführten Blockschreiben-Signals BW erkennt, daß sich der Speicher in der Blockschreiben-Betriebsart befindet. Die drei niedrigwertigsten Bits einer Spaltenadresse CADR er­ möglichen gerade die Unterscheidung der einzelnen Worte W in­ nerhalb eines Wortblocks WB. Dementsprechend werden bei ihrer Unterdrückung auf einmal alle sieben Wort-Auswahlleitungen W0 . . . 7 eines der Wortblöcke WB durch den Spaltendecoder CDEC ausgewählt. Ist dann keines der Maskierungssignale DQ0 . . . 31 aktiv, werden über die acht Wort-Auswahlleitungen W0 . . . 7 alle zweiunddreißig Byte-Auswahlleitungen CSL0 . . . 31 des ersten Wortblockes WB ausgewählt. Auf diese Weise kann ein über die globalen Schreib-/Leseverstärker SSA auf die externen Bitlei­ tung EBL übertragenes Datenwort W gleichzeitig in acht Spei­ cherworte W des Speichers geschrieben werden.

Die zweiunddreißig Maskierungssignale DQ0 . . . 31 ermöglichen es, beliebige Bytes B innerhalb jedes der Wortblöcke WB zu mas­ kieren. Die Maskierung bewirkt, das die entsprechenden Spei­ cherzellen MC nicht mit dem maskierten Byte auf den externen Bitleitungen EBL überschrieben wird.

Wie im folgenden anhand der Fig. 7 und 8 erläutert, werden in der Blockschreiben-Betriebsart die zweiunddreißig externen Anschlüsse I/O nicht zur Zuführung des einzuschreibenden Da­ tenwortes benötigt. Sie dienen in der Blockschreiben- Betriebsart statt dessen der Zuführung der zweiunddreißig Maskierungssignale DQ0 . . . 31, deren Zuführung in der Normalbe­ triebsart überflüssig ist. Somit sind keine zusätzlichen ex­ ternen Anschlüsse für die Zuführung der Maskierungssignale notwendig.

Fig. 7 ist zu entnehmen, daß jedem globalen Schreib-/Lese­ verstärker SSA, der einerseits mit einem der externen Anschlüsse I/O, und andererseits mit einer der externen Bit­ leitungen EBL verbunden ist, ein 1-Bit-Farbregister C0; C1 und ein 1-Bit-Maskierungsregister M1; M1 zugeordnet ist. Fig. 7 zeigt die topologische Anordnung dieser Register und der zugehörigen globalen Schreib-/Leseverstärker SSA für zwei der zweiunddreißig globalen Schreib-/Leseverstärker SSA. Die Register C0, M0; C1, M1 sind dem jeweiligen globalen Schreib-/Lese­ verstärker SSA unmittelbar benachbart, so daß Si­ gnallaufzeiten zwischen den Registern und dem Verstärker praktisch zu vernachlässigen sind.

Anhand Fig. 8 wird nun für einen der globalen Schreib-/Lese­ verstärker SSA die Funktion des Farbregisters C0 und des Mas­ kierungsregisters M0 erläutert. Der globale Schreib-/Lesever­ stärker SSA ist einerseits über einen Multiplexer MUX mit ei­ nem der externen Anschlüsse I/O und mit dem Farbregister C0 und andererseits mit einer der externen Bitleitungen EBL ver­ bunden. Der Multiplexer MUX wird über das Blockschreiben- Signal BW gesteuert. In der Normalbetriebsart können Daten über den Multiplexer MUX zwischen dem externen Anschluß I/O und dem Verstärker SSA übertragen werden. In der Blockschrei­ ben-Betriebsart, wenn das Blockschreiben-Signal BW einen ho­ hen Pegel aufweist, kann der Inhalt des Farbregisters C0 über den Multiplexer zum globalen Verstärker SSA übertragen wer­ den. Ein Aktivierungseingang AKT des globalen Schreib-/Lese­ verstärkers SSA ist mit dem Ausgang eines ODER-Gatters OR verbunden. Ein erster Eingang des ODER-Gatters OR ist über einen Inverter I mit dem Blockschreiben-Signal BW verbunden und ein zweiter Eingang mit einem Ausgang des Maskierungsre­ gisters M0.

Befindet sich der Speicher in der Normalbetriebsart, das heißt das Blockschreiben-Signal BW hat einen niedrigen Pegel, ist der Pegel am Aktivierungseingang AKT hoch und der globale Schreib-/Leseverstärker SSA somit aktiviert. Er kann dann vom Multiplexer gelieferte Daten zur externen Bitleitung EBL übertragen. Befindet sich der Speicher dagegen in der Block­ schreiben-Betriebsart, bei der das Blockschreiben-Signal BW einen hohen Pegel aufweist, ist der Verstärker SSA nur akti­ viert, wenn im Maskierungsregister M0 eine "1" gespeichert ist. In diesem Fall kann das im Farbregister C0 gespeicherte Bit über den Multiplexer MUX und den Verstärker SSA zur ex­ ternen Bitleitung EBL übertragen werden. Ist dagegen im Mas­ kierungsregister M0 eine logische "0" gespeichert, ist der globale Verstärker SSA in der Blockschreiben-Betriebsart ständig deaktiviert, so daß der Inhalt des Farbregisters C0 nicht zur externen Bitleitung EBL übertragen werden kann. Die gleichzeitig über den Spaltendecoder CDEC ausgewählte Bitlei­ tung BL erhält in diesem Fall also kein neu einzuschreibendes Datum, so daß der Inhalt der jeweils selektierten Speicher­ zelle MC erhalten bleibt und durch den lokalen Schreib-/Lese­ verstärker SA auf dem Fachmann bekannte Weise in die Speicherzelle verstärkt zurückgeschrieben wird.

Während also die Maskierungssignale DQ0 . . . 31 eine byteweise Maskierung in der Blockschreiben-Betriebsart ermöglichen, er­ möglichen die Maskierungsregister M0, M1 eine bitweise Mas­ kierung. Der Inhalt der Farbregister C0, C1 und Maskierungs­ register M0, M1 wird in diese zu Beginn der Blockschreiben- Betriebsart über die externen Anschlüsse I/O eingeschrieben.

Fig. 1 zeigt noch weitere Komponenten, auf die bisher noch nicht eingegangen wurde. Zum Ersetzen einer defekten, einem Byte B zugeordneten Bitleitungsgruppe von acht Bitleitungen BL weist der erfindungsgemäße Speicher acht redundante Bit­ leitungen RBL mit entsprechenden lokalen Schreib-/Lesever­ stärkern SA auf.

Bei Anlegen einer Spaltenadresse CADR einer defekten Byteaus­ wahlleitung wird über einen auf diese Adresse programmierten Redundanzdecoder RDEC eine redundante Byte-Auswahlleitung RCSL ausgewählt, die die lokalen Verstärker SA der redundan­ ten Bitleitungen RBL aktiviert. Gleichzeitig sorgt der Redun­ danzdecoder RDEC dafür, daß die Byte-Auswahlleitung CSL0, CSL4 . . . 28 mit der entsprechenden Adresse nicht durch den Spaltendecoder CDEC ausgewählt wird.

Eine derartige Spaltenredundanz, bei der eine oder mehrere Bitleitungen adressenmäßig durch redundante Leitungen ersetzt werden einschließlich der Gestaltung eines Redundanzdecoders sowie der Unterdrückung der Auswahl der jeweils zu ersetzen­ den Leitungen ist dem Fachmann hinlänglich bekannt. Im fol­ genden wird daher nur auf die für die Erfindung wesentlichen Eigenarten eingegangen.

Um auch im Redundanzfall, das heißt in dem Fall, in dem de­ fekte Bitleitungen BL durch die redundanten Bitleitungen RBL ersetzt werden, die zuvor beschriebene byteweise Maskierung in der Blockschreiben-Betriebsart vornehmen zu können, weist der Speicher in Fig. 1 einen redundanten Maskierungsdecoder 20 auf, dem das Ausgangssignal des Redundanzdecoder RDEC zu­ geführt wird. Dem redundanten Maskierungsdecoder 20 wird das Blockschreiben-Signal BW sowie die Maskierungssignale DQ0, DQ4, . . ., DQ28 zugeführt, die dem jeweils ersten Byte B inner­ halb der acht Worte W jedes Wortblockes WB zugeordnet sind.

Die Funktion des redundanten Maskierungsdecoders 20 wird wei­ ter unten anhand der Fig. 5 und 6 erläutert.

Die in Fig. 1 dargestellten redundanten Bitleitungen RBL dienen nur zum Ersetzen derjenigen Bitleitungen BL innerhalb eines beliebigen der Wortblöcke WB, die einem der dem redun­ danten Maskierungsdecoder 20 zugeführten Maskierungssignale DQ0, DQ4, . . ., DQ28 zugeordnet sind. Nicht dargestellt wurde, daß der Speicher eine große Zahl derartiger redundanter Bit­ leitungsgruppen mit zugehörigen redundanten Maskierungsde­ codern 20 enthält. In Wirklichkeit enthält der Speicher in Fig. 1 für jede der vier Bytepositionen innerhalb der Worte W wenigstens eine Gruppe von redundanten Bitleitungen RBL und einen zugehörigen redundanten Maskierungsdecoder 20, dem je­ weils die entsprechenden acht Maskierungssignale für diese Byteposition innerhalb der Worte W jedes Wortblockes WB zuge­ führt werden.

Bei Anlegen einer Wortadresse CADR, auf die der Redundanzde­ coder RDEC programmiert ist, wird das Signal RCSL am Ausgang des Redundanzdecoders aktiviert (sofern keine Maskierung er­ folgt). Dieses deaktiviert dann alle Byte-Auswahlleitungen CSL0, CSL4 . . . 28, die der entsprechenden Byteposition zugeord­ net ist. So wird verhindert, daß die zu ersetzende Byte- Auswahlleitung über den Spaltendecoder CDEC, an dem ebenfalls die Wortadresse CADR anliegt, ausgewählt wird. Diese Deakti­ vierung ist in Fig. 1 nicht dargestellt.

Fig. 5 zeigt den Redundanzdecoder RDEC aus Fig. 1 und den redundanten Maskierungsdecoder 20. Dem Redundanzdecoder RDEC wird die Spaltenadresse CADR zugeführt. Er enthält Speichere­ lemente F in Form von auftrennbaren Verbindungen, sogenannten Fuses, zur Einstellung der Spaltenadresse der jeweils zu er­ setzenden Bitleitungsgruppe. Der Redundanzdecoder RDEC weist eine Vergleichseinrichtung COMP auf, die einen Vergleich der jeweils anliegenden Spaltenadresse CADR mit der von den Spei­ cherelementen F gespeicherten Adresse durchführt. Erkennt die Vergleichseinrichtung COMP eine Übereinstimmung der beiden Adressen, aktiviert sie eine Leitung RCSL*. Diese ist über einen n-Kanal-Transistor T mit der redundanten Byte- Auswahlleitung RCSL verbunden. Das Gate des Transistors T ist mit einem redundanten Maskierungssignal RQ verbunden, das ein Ausgangssignal des redundanten Maskierungsdecoders 20 bildet. Auf diesen wird weiter unten noch bezüglich Fig. 6 eingegan­ gen. Die redundante Byte-Auswahlleitung RCSL wird maskiert, das heißt trotz Adressierung über die Spaltenadresse CADR nicht ausgewählt, wenn das redundante Maskierungssignal RQ einen niedrigen Pegel aufweist und somit der Transistor T sperrt. Erfindungsgemäß ist es vorgesehen, daß das redundante Maskierungssignal RQ mit demjenigen Maskierungssignal DQ0 . . . 31 übereinstimmt, daß der jeweils durch die redundante Byte- Auswahlleitung RCSL ersetzten Byte-Auswahlleitung CSL0 . . . 35 zugeordnet ist.

In Fig. 5 sind nur drei der Speicherelemente F dargestellt. Wie bereits erwähnt, sind bei diesem Ausführungsbeispiel die Speicherelemente F sogenannte Fuses. Das in Fig. 5 dunkel dargestellte Speicherelement F ist eine intakte Fuse, während die beiden hell dargestellten Speicherelemente F eine "geschossene" Fuse darstellen. Letztere Fuses sind bei der Programmierung des Redundanzdecoders RDEC mittels eines La­ serstrahls oder eines Überspannungsimpulses durchtrennt wor­ den. Die drei in Fig. 5 dargestellten Fuses sind den drei niedrigwertigsten Adreßbits A0, A1, A2 der Spaltenadresse CADR zugeordnet. Diese drei niedrigwertigsten Adreßbits geben an, innerhalb des wievielten Wortes W eines Wortblockes WB eine Ersetzung durch die redundanten Bitleitungen RBL vorge­ nommen worden ist. Wie im folgenden anhand Fig. 6 erläutert wird, wird diese Information dazu genutzt, innerhalb des red­ undanten Maskierungsdecoders 20 festzustellen, welches der diesem zugeführten Maskierungssignale DQ0, DQ4, . . ., DQ28 als redundantes Maskierungssignal RQ an seinem Ausgang ausgegeben wird.

Fig. 6 zeigt den redundanten Maskierungsdecoder 20 aus Fig. 5. Er liefert an seinem Ausgang das redundante Maskierungs­ signal RQ, dem ein ODER-Gatter OR vorgeschaltet ist. Ein er­ ster Eingang des ODER-Gatters OR ist über einen Inverter I mit dem Blockschreiben-Signal BW verbunden. Somit ist in der Normalbetriebsart, in der keine byteweise Maskierung durchge­ führt werden soll, der Pegel des redundanten Maskierungs­ signals RQ ständig hoch. Es ist somit inaktiv. In der Block­ schreiben-Betriebsart weist dagegen das Blockschreiben-Signal BW einen hohen Pegel auf, so daß der Pegel des redundanten Maskierungssignals RQ vom Pegel am zweiten Eingang des ODER- Gatters OR abhängt. Dieser ist über die leitende Strecke je eines ersten Transistors T1 mit je einem der dem redundanten Maskierungsdecoder 20 zugeführten Maskierungssignale DQ0, DQ4, . . ., DQ28 verbunden.

Die Zuordnung eines dieser Maskierungssignale zum redundanten Maskierungssignal RQ erfolgt nun auf folgende Weise: Der red­ undante Maskierungsdecoder 20 weist acht NANDs auf, die je­ weils drei Eingänge haben, denen die im Redundanzdecoder RDEC aus Fig. 5 gespeicherten drei niedrigwertigsten Adreßbits A0, A1, A2 zugeführt werden. Insgesamt handelt es sich dabei um einen 1-aus-8-Decoder, der über diese drei niedrigwertig­ sten Adreßbits gesteuert wird. Im in Fig. 5 dargestellten programmierten Zustand der Speicherelemente F, bei dem die Adreßbits die Werte A0=1, A1=0 und A2=0 haben, weist nur das zweite NAND von oben, bei dem nur die den Adressen A1 und A2 zugeordneten Eingänge invertiert werden, einen niedrigen Pe­ gel an seinem Ausgang auf.

Der Ausgang jedes NANDs ist über die leitende Strecke eines zweiten n-Kanal-Transistors T2 und eine Halteschaltung H mit den Gates der ersten n-Kanal-Transistoren T1 verbunden. Die Gates der zweiten Transistoren T2 sind mit einem Initialisie­ rungssignal INI verbunden, das nur in einer Initialisierungs­ phase des Speichers einen hohen Pegel aufweist. Während die­ ser Initialisierung wird das Ausgangssignal des jeweiligen NANDs in Abhängigkeit der Adreßbits A0, A1, A2 generiert, über den zweiten Transistor T2 zur Halteschaltung übertragen und von dieser gespeichert, woraufhin das Initialisierungs­ signal INI wieder einen niedrigen Pegel annimmt. Im vorlie­ genden Fall wird nur derjenige erste Transistor T1 leitend, der dem Maskierungssignal DQ4 des ersten Bytes B des zweiten Wortes W innerhalb des jeweiligen Wortblockes WB zugeordnet ist, da nur der Ausgang des ihm zugeordneten NANDs einen niedrigen Pegel aufweist.

Die Halteschaltung H sorgt dafür, daß die Auswertung der drei Adreßbits A0, A1, A2 nur einmal bei Initialisierung des Spei­ chers durchgeführt werden muß. Sie gewährleistet, daß der entsprechende erste Transistor T1 während des gesamten Be­ triebs des Speichers leitend geschaltet ist, so daß in der Blockschreiben-Betriebsart das redundante Maskierungssignal RQ immer den gleichen Pegel wie das ihm zugeordnete Maskie­ rungssignal DQ4 hat. Da das redundante Maskierungssignal RQ nicht erst bei Adressierung der redundanten Byte- Auswahlleitung RCSL generiert wird, sondern bereits bei der Initialisierung des Speichers, ist ein sehr schneller Redun­ danzzugriff gewährleistet.

Claims (10)

1. Integrierter Speicher

• - mit an Kreuzungspunkten von Wortleitungen (WL) und Bitlei­ tungen (BL) angeordneten Speicherzellen (MC) zum Speichern von Bits, wobei jeweils mehrere der Bits ein Byte (B) bil­ den und wobei jeweils mehrere der Bytes ein Wort (W) bil­ den,
• - mit Byteauswahlleitungen (CSL0 . . . 35) zur Auswahl aller Bit­ leitungen (BL) je eines Bytes,
• - mit Maskierungssignalen (DQ0 . . . 31), die je einem Byte (B) in wenigstens einem der Worte (W) zugeordnet sind,
• - mit einem Spaltendecoder (CDEC) mit Ausgängen, die mit je einer Wortauswahlleitung (W0, W1, . . ., W8) verbunden sind, von denen jede im adressierten Zustand eine gleichzeitige Aus­ wahl aller Byteauswahlleitungen (CSL0 . . . 31) eines der Worte (W) bewirkt, sofern keines der Maskierungssignale (DQ0 . . . 31) aktiv ist,
• - wobei jedes Maskierungssignal im aktivierten Zustand die Auswahl der dem entsprechenden Byte zugeordneten Byteaus­ wahlleitung (CSL0 . . . 31) des entsprechenden Wortes (W) durch die adressierte Wortauswahlleitung (W0 . . . W7) verhindert.

2. Speicher nach Anspruch 1,

• - bei dem jede der Byteauswahlleitungen (CSL0 . . . 35) zur Akti­ vierung von lokalen Schreib-/Leseverstärkern (SA) dient, über die Daten von und zu den zugehörigen Bitleitungen (BL) übertragen werden,
• - und bei dem jedes Maskierungssignal (DQ0 . . . 31) im aktivier­ ten Zustand eine Aktivierung der dem entsprechenden Byte zugeordneten lokalen Schreib-/Leseverstärker (SA) über die jeweils adressierte Wortauswahlleitung (W0 . . . W8) durch Un­ terdrückung der Auswahl der entsprechenden Byteauswahllei­ tung (CSL0 . . . 35) verhindert.

3. Speicher nach einem der vorstehenden Ansprüche,

• - mit wenigstens einer redundanten Byteauswahlleitung (RCSL), über die redundante Bitleitungen (RBL) eines Bytes auswähl­ bar sind, zum Ersetzen einer der Byteauswahlleitungen (CSL0 . . . 35) und der zugehörigen Bitleitungen (BL),
• - mit einem redundanten Maskierungsdecoder (20) zum Erzeugen eines redundanten Maskierungssignals (RQ), in dessen Abhän­ gigkeit im Falle ihrer Adressierung eine Auswahl der redun­ danten Byteauswahlleitung verhindert wird,
• - wobei dem redundanten Maskierungsdecoder wenigstens ein Teil der Maskierungssignale (DQ0, DQ4, . . ., DQ28) zugeführt wird und er an seinem Ausgang das der zu ersetzenden Byteauswahlleitung zugeordnete Maskierungssignal (DQ4) als redundantes Maskierungssignal (RQ) für die redundante Byteauswahlleitung (RCSL) aus gibt.

4. Speicher nach Anspruch 3,

• - bei dem jeweils mehrere der Worte (W) zu Wortblöcken (WB) zusammengefaßt sind,
• - bei dem jedes Maskierungssignal (DQ0 . . . 31) je einem der Bytes (B) einer bestimmten Position innerhalb jedes der Wortblöcke zugeordnet ist,
• - bei dem die redundante Byteauswahlleitung (RCSL) nur zum Ersetzen solcher Byteauswahlleitungen (CSL0, CSL4, . . ., CSL28) dient, die einem Byte (B) an einer bestimmten Posi­ tion innerhalb eines beliebigen der Worte (W) zugeordnet sind,
• - und bei dem dem redundanten Maskierungsdecoder (20) nur diejenigen Maskierungssignale (DQ0, DQ4, . . ., DQ28) zugeführt werden, die der bestimmten Byteposition innerhalb eines be­ liebigen der Worte (W) zugeordnet sind.

5. Speicher nach Anspruch 3 oder 4,

• - mit einem Redundanzdecoder (RDEC) mit Speicherelementen (F) zum Speichern einer Adresse der durch die redundante Byteauswahlleitung zu ersetzenden Byteauswahlleitung (CSL0, CSL4, . . ., CSL28),
• - bei dem der redundante Maskierungsdecoder (20) die Zuord­ nung eines der ihm zugeführten Maskierungssignale zum red­ undanten Maskierungssignal (RQ) unter Auswertung der durch die Speicherelemente (F) gespeicherten Adresse (A0, A1, A2) durchführt.

6. Speicher nach Anspruch 5, bei dem die Zuordnung der Maskierungssignale (DQ0, DQ4, . . ., DQ28) zum redundanten Maskierungssignal (RQ) durch den redundanten Maskierungsdecoder (20) unter Auswertung nur der­ jenigen Bits der von den Speicherelementen (F) gespeicherten Adresse (A0, A1, A2) erfolgt, die angeben, innerhalb des wie­ vielten Wortes (W) innerhalb eines beliebigen der Wortblöcke (WB) eine Byteauswahlleitung (CSL0 . . . 35) durch die redundante Byteauswahlleitung (RCSL) jeweils ersetzt wurde.

7. Speicher nach einem der Ansprüche 4 bis 6, der für jede Byteposition innerhalb eines beliebigen der Wor­ te (W) wenigstens eine redundante Byteauswahlleitung (RCSL) mit redundanten Bitleitungen (RBL) und einen entsprechenden Maskierungsignalgenerator (20) aufweist, wobei jedem Genera­ tor jeweils nur die der jeweiligen Byteposition entsprechen­ den Maskierungssignale (DQ0, DQ4, . . ., DQ28) zugeführt werden.

8. Speicher nach einem der Ansprüche 4 bis 7, dessen redundante Maskierungsdecoder (20) flüchtige Spei­ chereinheiten (H) enthalten zum Speichern der Zuordnung des redundanten Maskierungssignals (RQ) zu einem der jeweils zu­ geführten Maskierungssignale (DQ0, DQ4, . . ., DQ28) nach erfolg­ ter Auswertung der von den Speicherelementen (F) gespeicher­ ten Adresse (A0, A1, A2).

9. Speicher nach einem der vorstehenden Ansprüche,

• - mit globalen Schreib-/Leseverstärkern (SSA), über die in einer ersten Betriebsart des Speichers jeweils Daten zwi­ schen einem Anschluß (I/O) des Speichers und wenigstens ei­ nem lokalen Schreib-/Leseverstärker (SA) übertragen werden, über den die Daten jeweils zu einer der Bitleitungen (BL) übertragen werden,
• - bei dem unmittelbar benachbart zu jedem globalen Schreib-/Lese-­ verstärker (SSA) ein 1-Bit-Farbregister (C0; C1) ange­ ordnet ist, dessen Inhalt in einer zweiten Betriebsart des Speichers über den entsprechenden globalen Schreib-/Lese­ verstärker (SSA) zu wenigstens einem der lokalen Schreib-/Leseverstärker (SA) übertragen wird.

10. Speicher nach Anspruch 9, bei dem unmittelbar benachbart zu jedem globalen Schreib-/Lese­ verstärker (SSA) ein Maskierungsregister (M0; M1) ange­ ordnet ist zum Speichern eines Maskierungsbits, in dessen Ab­ hängigkeit der globale Schreib-/Leseverstärker (SSA) beim Auslesen des entsprechenden Farbregisters (C0; C1) deakti­ viert wird, so daß dessen Inhalt nicht zu einem der lokalen Schreib-/Leseverstärker (SA) übertragen wird.