JP2002334595A - 半導体記憶装置及びそのテスト方法 - Google Patents
半導体記憶装置及びそのテスト方法Info
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- JP2002334595A JP2002334595A JP2001139804A JP2001139804A JP2002334595A JP 2002334595 A JP2002334595 A JP 2002334595A JP 2001139804 A JP2001139804 A JP 2001139804A JP 2001139804 A JP2001139804 A JP 2001139804A JP 2002334595 A JP2002334595 A JP 2002334595A
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Abstract
(57)【要約】
【課題】 冗長置換前の冗長メモリセル動作試験機能に
冗長プログラム手段使用の有無を判別可能とさせること
により、より置換効率の高い冗長置換試験を可能とし、
生産性向上を図ることである。 【解決手段】 冗長プログラム手段の使用の有無を検出
する冗長検出回路３０を設け、冗長メモリセルテスト時
に、冗長プログラム手段１６の使用有無に応じて冗長メ
モリセルデコーダ１５の動作を制御する。また冗長メモ
リセルテスト時に、冗長メモリセルデコーダ１５によ
り、既に冗長置換に使用されている冗長メモリセルに強
制的に不良帯を発生させ、当該半導体記憶装置の実効的
な冗長メモリセル搭載数を検査装置/検査プログラムに
対して認識させる。
冗長プログラム手段使用の有無を判別可能とさせること
により、より置換効率の高い冗長置換試験を可能とし、
生産性向上を図ることである。 【解決手段】 冗長プログラム手段の使用の有無を検出
する冗長検出回路３０を設け、冗長メモリセルテスト時
に、冗長プログラム手段１６の使用有無に応じて冗長メ
モリセルデコーダ１５の動作を制御する。また冗長メモ
リセルテスト時に、冗長メモリセルデコーダ１５によ
り、既に冗長置換に使用されている冗長メモリセルに強
制的に不良帯を発生させ、当該半導体記憶装置の実効的
な冗長メモリセル搭載数を検査装置/検査プログラムに
対して認識させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びそのテスト方法に関し、特に冗長記憶領域を備えた半
導体記憶装置及びそのテスト方法に関する。
びそのテスト方法に関し、特に冗長記憶領域を備えた半
導体記憶装置及びそのテスト方法に関する。
【０００２】
【従来の技術】従来の冗長記憶領域を備えた半導体記憶
装置には、特開平７−２２６１００号公報に開示された
装置（以下、従来技術と呼ぶ。）が知られている。以
下、上記従来技術についてその構成と動作を詳細に説明
する。
装置には、特開平７−２２６１００号公報に開示された
装置（以下、従来技術と呼ぶ。）が知られている。以
下、上記従来技術についてその構成と動作を詳細に説明
する。
【０００３】図６において、メモリセル１１とそのデコ
ーダ１２が正規のメモリセルとその選択手段である。ま
た、冗長メモリセル１４ａと冗長デコーダ15が予備のメ
モリセルとその選択手段である。デコーダ１２ならびに
冗長デコーダ１５は通常ロウデコーダとカラムデコーダ
によって一つのメモリセルを選択するが、図６ではこれ
らを一つにブロックに簡略化して表している。また説明
の簡単のため図６では２ロウ(又は２カラム)分の 冗長
デコーダ/メモリセルを記載している。
ーダ１２が正規のメモリセルとその選択手段である。ま
た、冗長メモリセル１４ａと冗長デコーダ15が予備のメ
モリセルとその選択手段である。デコーダ１２ならびに
冗長デコーダ１５は通常ロウデコーダとカラムデコーダ
によって一つのメモリセルを選択するが、図６ではこれ
らを一つにブロックに簡略化して表している。また説明
の簡単のため図６では２ロウ(又は２カラム)分の 冗長
デコーダ/メモリセルを記載している。
【０００４】冗長デコーダ１５はプログラム手段１６を
備えている。このプログラム手段１６は正規メモリセル
１１中の不良メモリセルを冗長メモリセル１４ａへ置換
する手段を提供するものである。不良メモリセルのアド
レスが外部より入力された時に、当該不良メモリセルへ
のアクセスを禁止する信号１０６を発生することによ
り、デコーダ１２の出力１０４を非活性化し、同時に冗
長デコーダ１５の出力１０５を活性化して冗長メモリセ
ルへのアクセスを行なう。
備えている。このプログラム手段１６は正規メモリセル
１１中の不良メモリセルを冗長メモリセル１４ａへ置換
する手段を提供するものである。不良メモリセルのアド
レスが外部より入力された時に、当該不良メモリセルへ
のアクセスを禁止する信号１０６を発生することによ
り、デコーダ１２の出力１０４を非活性化し、同時に冗
長デコーダ１５の出力１０５を活性化して冗長メモリセ
ルへのアクセスを行なう。
【０００５】図７に冗長デコーダ１５の回路構成の一例
を示す。図７の冗長メモリセルアレイは簡単のため２ロ
ウ(または２カラム)からなるものとする。図中の２０ａ
Ｔ〜２０ｃＴ，２０ａＮ〜２０ｃＮはヒューズを表す。
図示のごとくソース部が接地されゲート部がアドレス信
号線に接続されたＭＯＳトランジスタのドレイン部がそ
れぞれ対応するヒューズに接続されている。又、選択さ
れた冗長メモリセルに対して書き込み又は読み出しを実
行するコントロール回路１３を有する。尚、回路ブロッ
ク２１ｂは、回路ブロック２１ａと同じ構成であるた
め、その回路構成は図示しない。
を示す。図７の冗長メモリセルアレイは簡単のため２ロ
ウ(または２カラム)からなるものとする。図中の２０ａ
Ｔ〜２０ｃＴ，２０ａＮ〜２０ｃＮはヒューズを表す。
図示のごとくソース部が接地されゲート部がアドレス信
号線に接続されたＭＯＳトランジスタのドレイン部がそ
れぞれ対応するヒューズに接続されている。又、選択さ
れた冗長メモリセルに対して書き込み又は読み出しを実
行するコントロール回路１３を有する。尚、回路ブロッ
ク２１ｂは、回路ブロック２１ａと同じ構成であるた
め、その回路構成は図示しない。
【０００６】次に、図７を参照して上記した構成の半導
体記憶装置の冗長選択動作について説明する。アドレス
信号１０１ａＴ〜１０１ｃＴ，１０１ａＮ〜１０１ｃＮ
は半導体記憶装置の外部から入力されるアドレス信号に
応じて高レベル(以下ハイレベル)又は低レベル(以下ロ
ウレベル)が決定される。これによって任意のメモリセ
ルが選択される。なおアドレス信号末尾の“Ｔ”，
“Ｎ”は論理の反転を表しており１０１ａＴと１０１ａ
Ｎとは一方がハイレベルならもう一方はロウレベルとい
ういわゆる相補の関係にある。これは１０１ｂＴと１０
１ｂＮ、１０１ｃＴと１０１ｃＮも同様である。
体記憶装置の冗長選択動作について説明する。アドレス
信号１０１ａＴ〜１０１ｃＴ，１０１ａＮ〜１０１ｃＮ
は半導体記憶装置の外部から入力されるアドレス信号に
応じて高レベル(以下ハイレベル)又は低レベル(以下ロ
ウレベル)が決定される。これによって任意のメモリセ
ルが選択される。なおアドレス信号末尾の“Ｔ”，
“Ｎ”は論理の反転を表しており１０１ａＴと１０１ａ
Ｎとは一方がハイレベルならもう一方はロウレベルとい
ういわゆる相補の関係にある。これは１０１ｂＴと１０
１ｂＮ、１０１ｃＴと１０１ｃＮも同様である。
【０００７】まず制御信号１０３ａによって接点２０１
をハイレベルにプリチャージしておく。次にアドレス信
号１０１ａＴ〜１０１ｃＴ，１０１ａＮ〜１０１ｃＮの
電位が外部アドレス信号によって決定すると、選択され
たＭＯＳトランジスタが導通し、ヒューズ２０ａＴ〜２
０ｃＴ，２０ａＮ〜２０ｃＮが溶断されていなければ接
点２０１の電位はロウレベルとなる。この状態で制御信
号１０３ｂをハイレベルに活性化すると、２入力ＮＡＮ
Ｄ素子２０５の出力はロウレベルにマスクされ、冗長デ
コーダ２１ａの出力信号１０５ａと不良メモリセルへの
アクセス禁止信号１０６はロウレベルとなって非活性と
なり、正規メモリセルアレイが選択される。
をハイレベルにプリチャージしておく。次にアドレス信
号１０１ａＴ〜１０１ｃＴ，１０１ａＮ〜１０１ｃＮの
電位が外部アドレス信号によって決定すると、選択され
たＭＯＳトランジスタが導通し、ヒューズ２０ａＴ〜２
０ｃＴ，２０ａＮ〜２０ｃＮが溶断されていなければ接
点２０１の電位はロウレベルとなる。この状態で制御信
号１０３ｂをハイレベルに活性化すると、２入力ＮＡＮ
Ｄ素子２０５の出力はロウレベルにマスクされ、冗長デ
コーダ２１ａの出力信号１０５ａと不良メモリセルへの
アクセス禁止信号１０６はロウレベルとなって非活性と
なり、正規メモリセルアレイが選択される。
【０００８】ここで冗長プログラム規則(例:置換対象ア
ドレスが１０１ａＴ，１０１ｂＴ，１０１ｃＴがハイレ
ベル、１０１ａＮ，１０１ｂＮ，１０１ｃＮがロウレベ
ルで表される場合はヒューズ２０ａＴ，２０ｂＴ，２０
ｃＴを溶断)に従って溶断されている場合、アドレス信
号１０１ａＴ〜１０１ｃＴ，１０１ａＮ〜１０１ｃＮの
電位がただ一つの組み合わせの場合に限って(上述の例
では１０１ａＴ，１０１ｂＴ，１０１ｃＴがハイレベ
ル、１０１ａＮ，１０１ｂＮ，１０１ｃＮがロウレベ
ル)、接点２０１をロウレベルに引き抜く信号経路がな
くなるため、不良メモリセルへのアクセス禁止信号１０
６がハイレベルとなり不良メモリセルへのアクセスが禁
止され、出力信号１０５ａで活性化される冗長メモリセ
ルがアクセスされる。
ドレスが１０１ａＴ，１０１ｂＴ，１０１ｃＴがハイレ
ベル、１０１ａＮ，１０１ｂＮ，１０１ｃＮがロウレベ
ルで表される場合はヒューズ２０ａＴ，２０ｂＴ，２０
ｃＴを溶断)に従って溶断されている場合、アドレス信
号１０１ａＴ〜１０１ｃＴ，１０１ａＮ〜１０１ｃＮの
電位がただ一つの組み合わせの場合に限って(上述の例
では１０１ａＴ，１０１ｂＴ，１０１ｃＴがハイレベ
ル、１０１ａＮ，１０１ｂＮ，１０１ｃＮがロウレベ
ル)、接点２０１をロウレベルに引き抜く信号経路がな
くなるため、不良メモリセルへのアクセス禁止信号１０
６がハイレベルとなり不良メモリセルへのアクセスが禁
止され、出力信号１０５ａで活性化される冗長メモリセ
ルがアクセスされる。
【０００９】次に、図７を参照して上記した構成の半導
体記憶装置の冗長メモリセルテスト動作について説明す
る。冗長メモリセルテスト時のポインタ信号１０１ｄは
あらかじめ冗長メモリセルのアドレスと一対一対応させ
ておく。当該テストモード時にはテストモード信号１１
０をハイレベル(活性化)とし先のポインタ信号１０１ｄ
を指定することにより冗長デコーダの出力１０５ａを強
制的に活性化する。これにより冗長メモリセルへのアク
セスを行ない、その良否を判定することができる。
体記憶装置の冗長メモリセルテスト動作について説明す
る。冗長メモリセルテスト時のポインタ信号１０１ｄは
あらかじめ冗長メモリセルのアドレスと一対一対応させ
ておく。当該テストモード時にはテストモード信号１１
０をハイレベル(活性化)とし先のポインタ信号１０１ｄ
を指定することにより冗長デコーダの出力１０５ａを強
制的に活性化する。これにより冗長メモリセルへのアク
セスを行ない、その良否を判定することができる。
【００１０】以上説明した半導体記憶装置のメモリセル
のテストから冗長メモリセル置換までの工程を表すフロ
ーチャートを図８に示す。図８において、まず正規メモ
リセルのテストが行なわれ(ステップ６１１)、続いて冗
長メモリセルのテストが行なわれる(ステップ６１２)。
ステップ６１１にて正規メモリセルに欠陥があった場
合、その発生規模(不良ビット数など)と、当該半導体記
憶装置の冗長メモリセルの搭載数との比較から冗長メモ
リセルによる救済が可能かどうかの判定を行なう。この
とき、ステップ６１２の結果から冗長メモリセルの実効
的な搭載数が判り、欠陥の無い冗長メモリセルだけを冗
長置換の対象とすることができる。この後、ステップ６
１３にて冗長プログラム規則に従ってヒューズの溶断を
行ない、ステップ６００において最終的な良品/不良品
を選別する。
のテストから冗長メモリセル置換までの工程を表すフロ
ーチャートを図８に示す。図８において、まず正規メモ
リセルのテストが行なわれ(ステップ６１１)、続いて冗
長メモリセルのテストが行なわれる(ステップ６１２)。
ステップ６１１にて正規メモリセルに欠陥があった場
合、その発生規模(不良ビット数など)と、当該半導体記
憶装置の冗長メモリセルの搭載数との比較から冗長メモ
リセルによる救済が可能かどうかの判定を行なう。この
とき、ステップ６１２の結果から冗長メモリセルの実効
的な搭載数が判り、欠陥の無い冗長メモリセルだけを冗
長置換の対象とすることができる。この後、ステップ６
１３にて冗長プログラム規則に従ってヒューズの溶断を
行ない、ステップ６００において最終的な良品/不良品
を選別する。
【００１１】
【発明が解決しようとする課題】第１の問題点は、すで
に冗長置換が行われたメモリデバイスに対し、未使用の
冗長メモリセルを利用するために再度冗長検査を行なう
際、当該冗長メモリセルを試験動作させる為の冗長デコ
ーダに冗長プログラム手段使用の有無を検出する機能が
ない為に、当該冗長メモリセルの動作が冗長置換に使用
されているか否かに依存せず、検査装置/検査プログラ
ムに対して当該冗長メモリセルを冗長置換に使用可能か
否かを認識させる事ができないことである。
に冗長置換が行われたメモリデバイスに対し、未使用の
冗長メモリセルを利用するために再度冗長検査を行なう
際、当該冗長メモリセルを試験動作させる為の冗長デコ
ーダに冗長プログラム手段使用の有無を検出する機能が
ない為に、当該冗長メモリセルの動作が冗長置換に使用
されているか否かに依存せず、検査装置/検査プログラ
ムに対して当該冗長メモリセルを冗長置換に使用可能か
否かを認識させる事ができないことである。
【００１２】図８及び図９において既にヒューズ溶断に
より冗長置換がなされているデバイスに対して再度冗長
置換を行なおうとした場合（図８のステップ６２１，６
２２，６２３)、既に冗長置換に使用されている冗長メ
モリセル(図８のステップ６２１，６２２，６２３にお
ける冗長メモリセル２)を置換使用の対象から外さなけ
ればならないにもかかわらず、その使用可否を判断する
ための冗長メモリセルの良否判定試験において、他の未
使用領域と同様に当該使用済冗長メモリセルも動作して
しまう(図８のステップ６２２，図９のステップ７２２)
ことから、冗長メモリセルの実効的な搭載数を検査装置
/検査プログラムに対して認識させる事ができない(図８
のステップ６２３，図９のステップ７２３)。
より冗長置換がなされているデバイスに対して再度冗長
置換を行なおうとした場合（図８のステップ６２１，６
２２，６２３)、既に冗長置換に使用されている冗長メ
モリセル(図８のステップ６２１，６２２，６２３にお
ける冗長メモリセル２)を置換使用の対象から外さなけ
ればならないにもかかわらず、その使用可否を判断する
ための冗長メモリセルの良否判定試験において、他の未
使用領域と同様に当該使用済冗長メモリセルも動作して
しまう(図８のステップ６２２，図９のステップ７２２)
ことから、冗長メモリセルの実効的な搭載数を検査装置
/検査プログラムに対して認識させる事ができない(図８
のステップ６２３，図９のステップ７２３)。
【００１３】本発明の目的は、冗長置換前の冗長メモリ
セル動作試験機能に冗長プログラム手段使用の有無を判
別可能とさせることにより、より置換効率の高い冗長置
換試験を可能とし、生産性向上を図ることである。
セル動作試験機能に冗長プログラム手段使用の有無を判
別可能とさせることにより、より置換効率の高い冗長置
換試験を可能とし、生産性向上を図ることである。
【００１４】
【課題を解決するための手段】冗長メモリセルの選択を
行う冗長デコーダに、当該冗長デコーダプログラム手段
の使用/未使用を検出する冗長検出回路を付加し、冗長
プログラム手段使用の有無に応じて冗長メモリセルの動
作を制御するテストモードを実現可能とさせる。
行う冗長デコーダに、当該冗長デコーダプログラム手段
の使用/未使用を検出する冗長検出回路を付加し、冗長
プログラム手段使用の有無に応じて冗長メモリセルの動
作を制御するテストモードを実現可能とさせる。
【００１５】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して詳細に説明する。図１に本発明の実
施の形態を示す。当該テストモード時にはそのポインタ
信号を指定することにより、冗長デコーダ１５の出力を
活性化する。冗長デコーダ１５はあらかじめポインタ信
号と冗長メモリセルのアドレスとを一対一対応させてお
き、このポインタ信号とテストモード信号１１０に基い
てメモリセルアレイ１１の出力を非活性化する信号１０
６を発生する。
いて図面を参照して詳細に説明する。図１に本発明の実
施の形態を示す。当該テストモード時にはそのポインタ
信号を指定することにより、冗長デコーダ１５の出力を
活性化する。冗長デコーダ１５はあらかじめポインタ信
号と冗長メモリセルのアドレスとを一対一対応させてお
き、このポインタ信号とテストモード信号１１０に基い
てメモリセルアレイ１１の出力を非活性化する信号１０
６を発生する。
【００１６】また、冗長プログラム手段が使用されてい
るか否か(当該冗長デコーダが置換に使用されているか
否か)を検出する冗長検出回路３０を設け、ポインタ信
号で指定された冗長メモリセルがすでに冗長使用されて
いた場合、冗長検出回路３０が冗長デコーダ１５の出力
を非活性化する信号３０５を発生する。このようにして
冗長メモリセルの良否テストを可能とするアクセス経路
を、冗長プログラム手段使用の有無に応じて変化させ
る。
るか否か(当該冗長デコーダが置換に使用されているか
否か)を検出する冗長検出回路３０を設け、ポインタ信
号で指定された冗長メモリセルがすでに冗長使用されて
いた場合、冗長検出回路３０が冗長デコーダ１５の出力
を非活性化する信号３０５を発生する。このようにして
冗長メモリセルの良否テストを可能とするアクセス経路
を、冗長プログラム手段使用の有無に応じて変化させ
る。
【００１７】図２に冗長デコーダ１５ならびに冗長検出
回路３０の一実施の形態を示す。冗長メモリセルへのア
クセスは図６及び図７を参照して説明した上記従来技術
と同じ方式を想定している。図２の回路はテストモード
時に活性化するテストモード信号１１０、ポインタ信号
１０１ｄ、ならびに冗長検出回路の出力３０５により信
号１０５ａと１０６を強制的に活性化し、冗長メモリセ
ルへのアクセスを可能としている。
回路３０の一実施の形態を示す。冗長メモリセルへのア
クセスは図６及び図７を参照して説明した上記従来技術
と同じ方式を想定している。図２の回路はテストモード
時に活性化するテストモード信号１１０、ポインタ信号
１０１ｄ、ならびに冗長検出回路の出力３０５により信
号１０５ａと１０６を強制的に活性化し、冗長メモリセ
ルへのアクセスを可能としている。
【００１８】アドレス信号１０１ｍＴは、半導体記憶装
置の外部から入力されるアドレス信号群１０１ａＴ〜１
０１ｃＴから任意に抜き出された一の信号であり、アド
レス信号１０１ｍＮも同様にアドレス信号群１０１ａＮ
〜１０１ｃＮから任意に抜き出された一信号である。末
尾の“Ｔ”,“Ｎ”は１０１ｍＴと１０１ｍＮは相補の
関係にある対であることを表す。
置の外部から入力されるアドレス信号群１０１ａＴ〜１
０１ｃＴから任意に抜き出された一の信号であり、アド
レス信号１０１ｍＮも同様にアドレス信号群１０１ａＮ
〜１０１ｃＮから任意に抜き出された一信号である。末
尾の“Ｔ”,“Ｎ”は１０１ｍＴと１０１ｍＮは相補の
関係にある対であることを表す。
【００１９】同様にヒューズ対２０ｍＴ，２０ｍＮは各
々、ヒューズ群２０ａＴ〜２０ｃＴ，２０ａＮ〜２０ｃ
Ｎから任意に抜き出された対である。なお、本実施の形
態における冗長検出回路３０では、説明を簡潔にするた
めに１対分のアドレス信号，ヒューズを使用している
が、２対以上のアドレス信号，ヒューズによる適用も可
能である。又、選択された冗長メモリセルに対して書き
込み又は読み出しを実行するコントロール回路１３を有
する。尚、回路ブロック２２ｂは、回路ブロック２２ａ
と同じ構成であるため、その回路構成は図示しない。
々、ヒューズ群２０ａＴ〜２０ｃＴ，２０ａＮ〜２０ｃ
Ｎから任意に抜き出された対である。なお、本実施の形
態における冗長検出回路３０では、説明を簡潔にするた
めに１対分のアドレス信号，ヒューズを使用している
が、２対以上のアドレス信号，ヒューズによる適用も可
能である。又、選択された冗長メモリセルに対して書き
込み又は読み出しを実行するコントロール回路１３を有
する。尚、回路ブロック２２ｂは、回路ブロック２２ａ
と同じ構成であるため、その回路構成は図示しない。
【００２０】次に、図２を参照して本実施の形態に係る
冗長メモリセル１４の未使用領域におけるテスト動作に
ついて説明する。ここでは、ヒューズ２０ａＴ〜２０ｃ
Ｔ，２０ｍＴ，２０ａＮ〜２０ｃＮ，２０ｍＮが溶断さ
れていない場合のテスト動作について説明する。冗長検
出回路２２ａにおいて、テストモード信号１１０によっ
てＭＯＳトランジスタへの入力１０１ｍＴ，１０１ｍＮ
双方がハイレベルとなり、接点３０２ａと３０２ｂの電
位はロウレベルとなる。これを入力とする２入力ＸＯＲ
素子３０１ａの出力３０４がロウレベルとなり、２入力
ＮＡＮＤ素子３０３の出力３０５が冗長未使用を示すハ
イレベルになる。
冗長メモリセル１４の未使用領域におけるテスト動作に
ついて説明する。ここでは、ヒューズ２０ａＴ〜２０ｃ
Ｔ，２０ｍＴ，２０ａＮ〜２０ｃＮ，２０ｍＮが溶断さ
れていない場合のテスト動作について説明する。冗長検
出回路２２ａにおいて、テストモード信号１１０によっ
てＭＯＳトランジスタへの入力１０１ｍＴ，１０１ｍＮ
双方がハイレベルとなり、接点３０２ａと３０２ｂの電
位はロウレベルとなる。これを入力とする２入力ＸＯＲ
素子３０１ａの出力３０４がロウレベルとなり、２入力
ＮＡＮＤ素子３０３の出力３０５が冗長未使用を示すハ
イレベルになる。
【００２１】冗長デコーダ２１ａは、図７に示す従来例
における冗長デコーダと同様に、テストモード信号１１
０及び冗長メモリセルテストモード時のポインタ信号１
０１ｄにより２入力ＮＡＮＤ素子２０５の出力を強制的
にハイレベルとする。これと先の冗長検出信号３０５を
入力とする２入力ＡＮＤ素子３０４の一方の入力は、冗
長検出信号３０５によりハイレベルになっているので、
信号１０５ａ，１０６は冗長活性化を示すハイレベルと
なる。
における冗長デコーダと同様に、テストモード信号１１
０及び冗長メモリセルテストモード時のポインタ信号１
０１ｄにより２入力ＮＡＮＤ素子２０５の出力を強制的
にハイレベルとする。これと先の冗長検出信号３０５を
入力とする２入力ＡＮＤ素子３０４の一方の入力は、冗
長検出信号３０５によりハイレベルになっているので、
信号１０５ａ，１０６は冗長活性化を示すハイレベルと
なる。
【００２２】次に、冗長メモリセル使用済領域のテスト
動作について図２を参照して説明する。即ち、ヒューズ
２０ａＴ〜２０ｃＴ，２０ｍＴ，２０ａＮ〜２０ｃＮ，
２０ｍＮが溶断されている場合のテスト動作について説
明する。なお、ここでは説明を簡潔にするため、ヒュー
ズ２０ａＴ〜２０ｃＴ，２０ｍＴが冗長プログラム規則
に従って溶断されている場合のテスト動作について説明
する。
動作について図２を参照して説明する。即ち、ヒューズ
２０ａＴ〜２０ｃＴ，２０ｍＴ，２０ａＮ〜２０ｃＮ，
２０ｍＮが溶断されている場合のテスト動作について説
明する。なお、ここでは説明を簡潔にするため、ヒュー
ズ２０ａＴ〜２０ｃＴ，２０ｍＴが冗長プログラム規則
に従って溶断されている場合のテスト動作について説明
する。
【００２３】冗長検出回路２２ａにおいて、テストモー
ド信号１１０によってＭＯＳトランジスタへの入力１０
１ｍＴ，１０１ｍＮ双方がハイレベルとなり、接点３０
２ｂの電位はロウレベルとなるが、ヒューズ２０ｍＴが
溶断されているので接点３０２ａの電位はハイレベルに
保持され、これを入力とする２入力XOR素子３０１ａの
出力３０４がハイレベルとなり、２入力ＮＡＮＤ素子３
０３の出力３０５が冗長使用済を示すロウレベルにな
る。この信号３０５によって信号１０５ａは強制的に冗
長非活性化を示すロウレベルとなり、冗長メモリセルへ
のアクセスが禁止される。
ド信号１１０によってＭＯＳトランジスタへの入力１０
１ｍＴ，１０１ｍＮ双方がハイレベルとなり、接点３０
２ｂの電位はロウレベルとなるが、ヒューズ２０ｍＴが
溶断されているので接点３０２ａの電位はハイレベルに
保持され、これを入力とする２入力XOR素子３０１ａの
出力３０４がハイレベルとなり、２入力ＮＡＮＤ素子３
０３の出力３０５が冗長使用済を示すロウレベルにな
る。この信号３０５によって信号１０５ａは強制的に冗
長非活性化を示すロウレベルとなり、冗長メモリセルへ
のアクセスが禁止される。
【００２４】次に図２を参照して、不良メモリセルから
冗長メモリセルへの置換動作、すなわちヒューズ溶断後
の非テストモード下での通常動作を説明する。通常動作
時においてテストモード信号１１０はロウレベルとさ
れ、３入力ＡＮＤ素子２０２の出力は常にハイレベルで
あり、ヒューズ２０ａＴ〜２０ｃＴ，２０ａＮ〜２０ｃ
Ｎの溶断によりプログラムされたアドレスがアクセスさ
れた場合接点２０１ａはハイレベルとなる。
冗長メモリセルへの置換動作、すなわちヒューズ溶断後
の非テストモード下での通常動作を説明する。通常動作
時においてテストモード信号１１０はロウレベルとさ
れ、３入力ＡＮＤ素子２０２の出力は常にハイレベルで
あり、ヒューズ２０ａＴ〜２０ｃＴ，２０ａＮ〜２０ｃ
Ｎの溶断によりプログラムされたアドレスがアクセスさ
れた場合接点２０１ａはハイレベルとなる。
【００２５】また２入力ＯＲ素子３０６ａ，３０６ｂが
単なるバッファとして機能しアドレス信号の一部である
信号１０１ｍＴ，１０１ｍＮがＭＯＳトランジスタへ伝
達される事からこれがヒューズ２０ｍＴ，２０ｍＮの溶
断によりプログラムされたアドレスと一致した場合 接
点２０１ｂはハイレベルとなる。
単なるバッファとして機能しアドレス信号の一部である
信号１０１ｍＴ，１０１ｍＮがＭＯＳトランジスタへ伝
達される事からこれがヒューズ２０ｍＴ，２０ｍＮの溶
断によりプログラムされたアドレスと一致した場合 接
点２０１ｂはハイレベルとなる。
【００２６】信号２０１ａ，２０１ｂがともにハイレベ
ルとなる場合、すなわち入力アドレス１０１ａＴ〜１０
１ｃＴ，１０１ｍＴ，１０１ａＮ〜１０１ｃＮ，１０１
ｍＮがヒューズ２０ａＴ〜２０ｃＴ，２０ｍＴ，２０ａ
Ｎ〜２０ｃＮ，２０ｍＮの溶断によりプログラムされた
アドレスと一致した場合のみ２入力ＡＮＤ素子３００の
出力２０１はハイレベルとなり、正規メモリセルのデコ
ーダは不活性化され、冗長メモリセルがアクセスされ
る。以上説明した回路構成例の動作を示す真理値表を図
４にまとめる。
ルとなる場合、すなわち入力アドレス１０１ａＴ〜１０
１ｃＴ，１０１ｍＴ，１０１ａＮ〜１０１ｃＮ，１０１
ｍＮがヒューズ２０ａＴ〜２０ｃＴ，２０ｍＴ，２０ａ
Ｎ〜２０ｃＮ，２０ｍＮの溶断によりプログラムされた
アドレスと一致した場合のみ２入力ＡＮＤ素子３００の
出力２０１はハイレベルとなり、正規メモリセルのデコ
ーダは不活性化され、冗長メモリセルがアクセスされ
る。以上説明した回路構成例の動作を示す真理値表を図
４にまとめる。
【００２７】以上説明した半導体記憶装置のメモリセル
テストから冗長メモリセル置換までのフロー、特に既に
冗長置換が行なわれている半導体記憶装置を再度冗長置
換する場合のフローを図３及び図８にまとめる。まず正
規メモリセルのテストが行なわれ(図３のステップ８２
１，図８のステップ６２１)、続いて冗長メモリセルの
テストが行なわれる(図３のステップ８２２，図８のス
テップ６２２)。図３のステップ８２１(および図８のス
テップ６２１)にて正規メモリセルに欠陥があった場
合、その発生規模(不良ビット数など)と当該半導体記憶
装置の冗長メモリセルの搭載数との比較から冗長メモリ
セルによる救済が可能かどうかの判定を行なう。
テストから冗長メモリセル置換までのフロー、特に既に
冗長置換が行なわれている半導体記憶装置を再度冗長置
換する場合のフローを図３及び図８にまとめる。まず正
規メモリセルのテストが行なわれ(図３のステップ８２
１，図８のステップ６２１)、続いて冗長メモリセルの
テストが行なわれる(図３のステップ８２２，図８のス
テップ６２２)。図３のステップ８２１(および図８のス
テップ６２１)にて正規メモリセルに欠陥があった場
合、その発生規模(不良ビット数など)と当該半導体記憶
装置の冗長メモリセルの搭載数との比較から冗長メモリ
セルによる救済が可能かどうかの判定を行なう。
【００２８】このとき図８のステップ８２２に示す通
り、使用済みの冗長メモリセルに対して意図的に不良帯
を発生させることにより検査装置/検査プログラムに当
該冗長メモリセルの実効的な搭載数を認識させることが
でき、欠陥の無い冗長メモリセルだけを冗長置換の対象
とすることができる。この後、図３のステップ８２３，
図８のステップ６２３にて、冗長プログラム規則に従っ
てヒューズの溶断を行ない、図８のステップ６００にお
いて最終的な良品/不良品を選別する。
り、使用済みの冗長メモリセルに対して意図的に不良帯
を発生させることにより検査装置/検査プログラムに当
該冗長メモリセルの実効的な搭載数を認識させることが
でき、欠陥の無い冗長メモリセルだけを冗長置換の対象
とすることができる。この後、図３のステップ８２３，
図８のステップ６２３にて、冗長プログラム規則に従っ
てヒューズの溶断を行ない、図８のステップ６００にお
いて最終的な良品/不良品を選別する。
【００２９】次に、本発明の他の実施の形態について図
５を参照して説明する。図３は本発明の他の実施の形態
を示した図である。本実施の形態に基く回路構成は、冗
長テストモード信号１１０の代わりに信号１１０から独
立して制御される第２の冗長テストモード信号１１１に
よって冗長検出回路（図２符号２２ａ，２２ｂ、図５の
符号３０）を制御する点が上記一実施の形態と異なる。
５を参照して説明する。図３は本発明の他の実施の形態
を示した図である。本実施の形態に基く回路構成は、冗
長テストモード信号１１０の代わりに信号１１０から独
立して制御される第２の冗長テストモード信号１１１に
よって冗長検出回路（図２符号２２ａ，２２ｂ、図５の
符号３０）を制御する点が上記一実施の形態と異なる。
【００３０】この構成は、冗長メモリセルの良否を検査
する冗長テストモードと冗長プログラム手段使用の有無
を検出する冗長検出テストモードを分離する事により、
上記一実施の形態と同様の冗長プログラム手段の使用有
無に応じて冗長デコード手段の動作を制御するテストモ
ードと、冗長プログラム手段使用の有無に依存しない冗
長置換を前提としない冗長メモリセルそのものの良否を
調査/評価する為の冗長テストモードを選択可能とする
ことを特徴とする。
する冗長テストモードと冗長プログラム手段使用の有無
を検出する冗長検出テストモードを分離する事により、
上記一実施の形態と同様の冗長プログラム手段の使用有
無に応じて冗長デコード手段の動作を制御するテストモ
ードと、冗長プログラム手段使用の有無に依存しない冗
長置換を前提としない冗長メモリセルそのものの良否を
調査/評価する為の冗長テストモードを選択可能とする
ことを特徴とする。
【００３１】なお、上記各実施の形態では説明を簡潔に
するために２ロウまたは２カラムのからなる冗長メモリ
セルアレイに基いて説明したが、本発明は３ロウ以上ま
たは３カラム以上からなる冗長メモリセルアレイにも同
様にして適用できる。また図２に示した冗長デコーダは
回路構成の一例を示したものであり、本発明はこれらの
実施態様にのみ限定されるものではなく、本発明の原理
に準ずる各種実施態様を含むものである。
するために２ロウまたは２カラムのからなる冗長メモリ
セルアレイに基いて説明したが、本発明は３ロウ以上ま
たは３カラム以上からなる冗長メモリセルアレイにも同
様にして適用できる。また図２に示した冗長デコーダは
回路構成の一例を示したものであり、本発明はこれらの
実施態様にのみ限定されるものではなく、本発明の原理
に準ずる各種実施態様を含むものである。
【００３２】
【発明の効果】本発明によれば、すでに冗長置換済のデ
バイスを再度冗長検査を行なう場合に、当該冗長メモリ
セルが冗長置換に使用されているかの情報を含めた形
で、冗長メモリセル部の良否検査を実現できる。
バイスを再度冗長検査を行なう場合に、当該冗長メモリ
セルが冗長置換に使用されているかの情報を含めた形
で、冗長メモリセル部の良否検査を実現できる。
【００３３】その理由は、外部入力アドレス不問で冗長
メモリセルの良否検査を行なうための冗長デコーダ論理
に、当該冗長デコーダの冗長プログラム手段がすでに使
用されている否かを検出する冗長検出回路を付加したこ
とによる。
メモリセルの良否検査を行なうための冗長デコーダ論理
に、当該冗長デコーダの冗長プログラム手段がすでに使
用されている否かを検出する冗長検出回路を付加したこ
とによる。
【図１】本発明の一実施の形態に係る半導体記憶装置の
構成を示したブロック図である。
構成を示したブロック図である。
【図２】図１の半導体記憶装置内の冗長メモリセルデコ
ーダの構成を示した回路図である。
ーダの構成を示した回路図である。
【図３】図１の半導体記憶装置のメモリセルテストから
冗長メモリセル置換までの工程を示したフローチャート
である。
冗長メモリセル置換までの工程を示したフローチャート
である。
【図４】図２に示した冗長メモリセルデコーダの動作を
示す真理値表である。
示す真理値表である。
【図５】本発明の他の実施の形態に係る半導体記憶装置
の構成を示したブロック図である。
の構成を示したブロック図である。
【図６】従来の半導体記憶装置の構成を示したブロック
図である。
図である。
【図７】図６の半導体記憶装置内の冗長メモリセルデコ
ーダの構成を示した回路図である。
ーダの構成を示した回路図である。
【図８】半導体記憶装置の動作テストから冗長メモリセ
ル置換工程を示したフローチャートである。
ル置換工程を示したフローチャートである。
【図９】従来の半導体記憶装置の動作テストから冗長メ
モリセル置換までの工程を示したフローチャートであ
る。
モリセル置換までの工程を示したフローチャートであ
る。
１１ 正規メモリセルアレイ １２ 正規メモリセルアレイのデコーダ １３ 制御信号を発生するコントロール回路 １４ａ，１４ｂ 冗長メモリセル １５ 冗長デコーダ １６ 冗長プログラム手段 ２１ａ，２１ｂ 冗長メモリセルデコーダの１ロウま
たは１カラム分の回路ブロック ２２ａ，２２ｂ 冗長検出回路の１ロウまたは１カラ
ム分の回路 １０１ｄ ポインタ信号 １０１ｅ ポインタ信号 １０２ データ信号線のまとまり １０３ 制御信号線のまとまり １０３ａ，１０３ｂ 冗長メモリセルデコーダの制御
信号 １０５ 冗長メモリセルのデコード信号 １０５ａ，１０５ｂ 冗長メモリセルのデコード信号 １０６ 正規メモリセルのデコード禁止信号 １１０ テストモード信号１ １１１ テストモード信号２ ２０２ ３入力ＮＡＮＤ素子 ２０３ ２入力ＯＲ素子 ２０４ ２入力ＮＡＮＤ素子 ２０５ ２入力ＮＡＮＤ素子 ３００ ２入力ＡＮＤ素子 ３０３ ２入力ＮＡＮＤ素子 ３０１ａ ２入力ＸＯＲ素子 ３０１ｂ ２入力ＡＮＤ素子 ３０４ ２入力ＡＮＤ素子 ３０６ａ，３０６ｂ ２入力ＯＲ素子 ２０ａＴ，２０ｂＴ，２０ｃＴ，２０ｍＴ ヒューズ ２０ａＮ，２０ｂＮ，２０ｃＮ，２０ｍＮ ヒューズ １０１ａＴ，１０１ｂＴ，１０１ｃＴ，１０１ｍＴ
アドレス信号線 １０１ａＮ，１０１ｂＮ，１０１ｃＮ，１０１ｍＮ
アドレス信号線
たは１カラム分の回路ブロック ２２ａ，２２ｂ 冗長検出回路の１ロウまたは１カラ
ム分の回路 １０１ｄ ポインタ信号 １０１ｅ ポインタ信号 １０２ データ信号線のまとまり １０３ 制御信号線のまとまり １０３ａ，１０３ｂ 冗長メモリセルデコーダの制御
信号 １０５ 冗長メモリセルのデコード信号 １０５ａ，１０５ｂ 冗長メモリセルのデコード信号 １０６ 正規メモリセルのデコード禁止信号 １１０ テストモード信号１ １１１ テストモード信号２ ２０２ ３入力ＮＡＮＤ素子 ２０３ ２入力ＯＲ素子 ２０４ ２入力ＮＡＮＤ素子 ２０５ ２入力ＮＡＮＤ素子 ３００ ２入力ＡＮＤ素子 ３０３ ２入力ＮＡＮＤ素子 ３０１ａ ２入力ＸＯＲ素子 ３０１ｂ ２入力ＡＮＤ素子 ３０４ ２入力ＡＮＤ素子 ３０６ａ，３０６ｂ ２入力ＯＲ素子 ２０ａＴ，２０ｂＴ，２０ｃＴ，２０ｍＴ ヒューズ ２０ａＮ，２０ｂＮ，２０ｃＮ，２０ｍＮ ヒューズ １０１ａＴ，１０１ｂＴ，１０１ｃＴ，１０１ｍＴ
アドレス信号線 １０１ａＮ，１０１ｂＮ，１０１ｃＮ，１０１ｍＮ
アドレス信号線
Claims (7)
- 【請求項１】 マトリクス上に配置されたメモリセルか
らなる正規メモリセルアレイと、該正規メモリアレイか
ら外部アドレス信号に対応した１又は複数のメモリセル
を選択するためのデコード手段と、前記正規メモリアレ
イのうち不良と判定されたメモリセルを置換するために
設けられた冗長メモリセルをマトリクス状に配置した冗
長メモリセルアレイと、該冗長メモリセルアレイから１
又は複数の前記冗長メモリセルを選択し、その冗長メモ
リセルのテストを行なうための冗長メモリセルデコード
手段と、前記不良メモリセルを前記冗長メモリセルアレ
イのうちのいずれかのメモリセルに置換するための冗長
プログラム手段とを具備する半導体記憶装置において、 前記冗長メモリセルデコード手段は当該冗長メモリセル
デコード手段における冗長プログラム手段の使用の有無
を検出する冗長検出回路を有することを特徴とする半導
体記憶装置。 - 【請求項２】 前記冗長検出回路は、前記冗長プログラ
ム手段の使用の有無に応じて前記冗長メモリセルデコー
ド手段の動作を制御し、冗長置換済みの半導体記憶装置
に対して未使用の冗長メモリセルを利用するための再度
の冗長検査を可能とする請求項１記載の半導体記憶装
置。 - 【請求項３】 半導体記憶装置の外部テストピンへの信
号電圧入力もしくは入力信号ピンへのクロック組み合わ
せによってテストモードに設定され、当該テストモード
時において、冗長テストモード信号により冗長メモリセ
ルの各々の良否を検査する冗長メモリセルデコード手段
を具備する半導体記憶装置において、 前記冗長メモリセルデコード手段内の冗長プログラム手
段が使用されているか否かを検出する冗長検出回路をを
有することを特徴とする半導体記憶装置。 - 【請求項４】 前記テストモード時にポインタ信号で指
定された冗長メモリセルがすでに冗長使用されていた場
合、前記冗長検出回路は、前記冗長メモリセルデコード
手段の出力を非活性化する信号を発生し、前記冗長プロ
グラム手段の使用有無に応じて前記冗長メモリセルが冗
長置換に使用されているか否かの情報を含めて、前記冗
長メモリセルの良否テストを可能とすることを特徴とす
る請求項３記載の半導体記憶装置。 - 【請求項５】 冗長メモリセルデコード手段を具備し、
半導体記憶装置の外部テストピンへの信号電圧入力もし
くは入力信号ピンへのクロック組み合わせによって、前
記冗長メモリセルデコード手段の動作を制御するテスト
モードに設定され、当該テストモード時に、前記冗長メ
モリセルデコード手段が第１の冗長テストモード信号を
受けて冗長メモリセルの各々の良否を検査する半導体記
憶装置において、 前記第１の冗長テストモード信号とは独立した第２の冗
長テストモード信号を受けて、前記冗長メモリセルデコ
ード手段内の冗長プログラム手段が使用されているか否
かを検出する冗長検出回路を有することを特徴とする半
導体記憶装置。 - 【請求項６】 前記テストモード時にポインタ信号で指
定された冗長メモリセルがすでに冗長使用されていた場
合、前記冗長検出回路は、前記冗長メモリセルデコード
手段の出力を非活性化する信号を発生し、前記冗長プロ
グラム手段の使用有無に応じて前記冗長メモリセルが冗
長置換に使用されているか否かの情報を含めて、前記冗
長メモリセルの良否テストを可能とすることを特徴とす
る請求項５記載の半導体記憶装置。 - 【請求項７】 正規メモリセルの不良ビットの存在を検
出する第1のステップと、 前記第１のステップにおいて前記不良ビットが存在した
場合に冗長メモリセルの不良ビットの存在を検出し、か
つ当該冗長メモリセルが冗長置換に使用されていた場合
に、これを検出し当該冗長メモリセルに強制的に不良ビ
ットを検出させ当該冗長メモリセルにおいて検出された
不良ビットから、前記第１のステップにおいて当該正規
メモリセル上において検出された不良ビットを冗長置換
するための実効的な冗長メモリセル搭載数を検出する第
２のステップと、 前記第２のステップにおいて検出された実効的な冗長メ
モリセルを用いて前記第１のステップにおいて当該正規
メモリセル上において検出された不良ビットを冗長置換
する第３のステップとを有することを特徴とする半導体
記憶装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139804A JP2002334595A (ja) | 2001-05-10 | 2001-05-10 | 半導体記憶装置及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139804A JP2002334595A (ja) | 2001-05-10 | 2001-05-10 | 半導体記憶装置及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334595A true JP2002334595A (ja) | 2002-11-22 |
Family
ID=18986521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001139804A Withdrawn JP2002334595A (ja) | 2001-05-10 | 2001-05-10 | 半導体記憶装置及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009087513A (ja) * | 2007-10-03 | 2009-04-23 | Nec Electronics Corp | 半導体記憶装置、及びメモリセルテスト方法 |
-
2001
- 2001-05-10 JP JP2001139804A patent/JP2002334595A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009087513A (ja) * | 2007-10-03 | 2009-04-23 | Nec Electronics Corp | 半導体記憶装置、及びメモリセルテスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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