JP2003173695A - 半導体記憶装置及びメモリセルの救済方法 - Google Patents
半導体記憶装置及びメモリセルの救済方法Info
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 欠陥メモリセルの発生状況の変化に影響を受
けずに最適にメモリセル救済し、冗長メモリセルの使用
効率や製品としての歩留まりを向上させる。 【解決手段】 開示される半導体記憶装置は、正規メモ
リセル領域１ａと冗長メモリセル領域１ｂ及び１ｃとを
備えてなるメモリセル・アレイ１を有し、正規メモリセ
ル領域１ａ、冗長メモリセル領域１ｂ及び１ｃに関して
欠陥の有無がテストされ、正規メモリセル領域１ａの欠
陥を有するメモリセル列又はメモリセル行が冗長メモリ
セル列又は冗長メモリセル行に置換される。そして、冗
長メモリセル領域１ｂ及び１ｃに関するテストにおい
て、冗長メモリセル列又は冗長メモリセル行が置換済み
である場合には、当該冗長メモリセル列又は当該冗長メ
モリセル行を置換の対象から除外すべきと判断されるよ
うに構成している。
けずに最適にメモリセル救済し、冗長メモリセルの使用
効率や製品としての歩留まりを向上させる。 【解決手段】 開示される半導体記憶装置は、正規メモ
リセル領域１ａと冗長メモリセル領域１ｂ及び１ｃとを
備えてなるメモリセル・アレイ１を有し、正規メモリセ
ル領域１ａ、冗長メモリセル領域１ｂ及び１ｃに関して
欠陥の有無がテストされ、正規メモリセル領域１ａの欠
陥を有するメモリセル列又はメモリセル行が冗長メモリ
セル列又は冗長メモリセル行に置換される。そして、冗
長メモリセル領域１ｂ及び１ｃに関するテストにおい
て、冗長メモリセル列又は冗長メモリセル行が置換済み
である場合には、当該冗長メモリセル列又は当該冗長メ
モリセル行を置換の対象から除外すべきと判断されるよ
うに構成している。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＲＡＭやＤＲ
ＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体
記憶装置及びメモリセルの救済方法に関し、詳しくは、
欠陥のあるメモリセルを含む列又は行を冗長メモリセル
の列又は行に置換するメモリセルの救済が行われる半導
体記憶装置及びそのメモリセルの救済方法に関する。
ＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体
記憶装置及びメモリセルの救済方法に関し、詳しくは、
欠陥のあるメモリセルを含む列又は行を冗長メモリセル
の列又は行に置換するメモリセルの救済が行われる半導
体記憶装置及びそのメモリセルの救済方法に関する。
【０００２】
【従来の技術】半導体記憶装置は、年々記憶容量が増大
する傾向にあり、それに伴ってチップ面積が増大すると
ともに、パターンの微細化が進んでいるため、１個の半
導体記憶装置内でデータの書き込み・読み出しが正常に
行えない欠陥メモリセルの発生を皆無にすることは困難
になってきている。このため、従来では、半導体記憶装
置内に必要な記憶容量よりも余分にメモリセル（冗長メ
モリセル）の列及び行を設け、電気的特性等を検査する
プローブテスト工程において、欠陥メモリセルを含む列
又は行を冗長メモリセルの列又は行に置換するメモリセ
ルの救済が行われている。これにより、半導体記憶装置
の製品としての歩留まりの向上が図られている。
する傾向にあり、それに伴ってチップ面積が増大すると
ともに、パターンの微細化が進んでいるため、１個の半
導体記憶装置内でデータの書き込み・読み出しが正常に
行えない欠陥メモリセルの発生を皆無にすることは困難
になってきている。このため、従来では、半導体記憶装
置内に必要な記憶容量よりも余分にメモリセル（冗長メ
モリセル）の列及び行を設け、電気的特性等を検査する
プローブテスト工程において、欠陥メモリセルを含む列
又は行を冗長メモリセルの列又は行に置換するメモリセ
ルの救済が行われている。これにより、半導体記憶装置
の製品としての歩留まりの向上が図られている。
【０００３】図１１は、このようなメモリセルの救済が
行われる従来の半導体記憶装置の構成例を示すブロック
図である。この例の半導体記憶装置は、例えば、ＤＲＡ
Ｍなどからなり、メモリセル・アレイ１と、カラムデコ
ーダ群２と、カラム・冗長デコーダ群３と、ロウデコー
ダ群４と、ロウ・冗長デコーダ群５と、コントローラ６
と、内部アドレス生成回路７と、入出力回路８とを有し
ている。なお、この例の半導体記憶装置には、上記各構
成要素の他、図示しないが、メモリセルからビット線に
読み出されたデータを検知して増幅するセンスアンプ
や、内部回路に供給すべき内部電圧を発生する内部電圧
発生回路などが設けられ、周知の半導体製造技術によっ
て１個の半導体チップ上に形成されている。
行われる従来の半導体記憶装置の構成例を示すブロック
図である。この例の半導体記憶装置は、例えば、ＤＲＡ
Ｍなどからなり、メモリセル・アレイ１と、カラムデコ
ーダ群２と、カラム・冗長デコーダ群３と、ロウデコー
ダ群４と、ロウ・冗長デコーダ群５と、コントローラ６
と、内部アドレス生成回路７と、入出力回路８とを有し
ている。なお、この例の半導体記憶装置には、上記各構
成要素の他、図示しないが、メモリセルからビット線に
読み出されたデータを検知して増幅するセンスアンプ
や、内部回路に供給すべき内部電圧を発生する内部電圧
発生回路などが設けられ、周知の半導体製造技術によっ
て１個の半導体チップ上に形成されている。
【０００４】メモリセル・アレイ１は、正規メモリセル
領域１ａと、冗長メモリセル領域１ｂ及び１ｃとから構
成されている。正規メモリセル領域１ａには、複数の正
規メモリセルがマトリックス状に配置されている。ここ
で、正規メモリセルとは、設定された記憶容量に対応し
た数だけ設けられ、正規の場合、すなわち、当該メモリ
セルに欠陥がない場合にデータの書き込み及び読み出し
が行われるメモリセルをいう。冗長メモリセル領域１ｂ
には、正規メモリセル領域１ａに行方向に所定間隔で設
けられた複数個の正規メモリセルからなる列（正規メモ
リセル列）を構成する正規メモリセルの個数と同一個数
の冗長メモリセルが同じく行方向に上記所定間隔で設け
られてなる冗長メモリセル列が複数列（例えば、１０
列）配置されている。冗長メモリセル領域１ｃには、正
規メモリセル領域１ａに列方向に所定間隔で設けられた
複数個の正規メモリセルからなる行（正規メモリセル
行）を構成する正規メモリセルの個数と同一個数の冗長
メモリセルが同じく列方向に上記所定間隔で設けられて
なる冗長メモリセル行が複数行（例えば、１０行）配置
されている。
領域１ａと、冗長メモリセル領域１ｂ及び１ｃとから構
成されている。正規メモリセル領域１ａには、複数の正
規メモリセルがマトリックス状に配置されている。ここ
で、正規メモリセルとは、設定された記憶容量に対応し
た数だけ設けられ、正規の場合、すなわち、当該メモリ
セルに欠陥がない場合にデータの書き込み及び読み出し
が行われるメモリセルをいう。冗長メモリセル領域１ｂ
には、正規メモリセル領域１ａに行方向に所定間隔で設
けられた複数個の正規メモリセルからなる列（正規メモ
リセル列）を構成する正規メモリセルの個数と同一個数
の冗長メモリセルが同じく行方向に上記所定間隔で設け
られてなる冗長メモリセル列が複数列（例えば、１０
列）配置されている。冗長メモリセル領域１ｃには、正
規メモリセル領域１ａに列方向に所定間隔で設けられた
複数個の正規メモリセルからなる行（正規メモリセル
行）を構成する正規メモリセルの個数と同一個数の冗長
メモリセルが同じく列方向に上記所定間隔で設けられて
なる冗長メモリセル行が複数行（例えば、１０行）配置
されている。
【０００５】カラムデコーダ群２は、コントローラ６の
制御の下、内部アドレス生成回路７から供給されるｋビ
ット（ｋは自然数）の内部アドレスＡ０〜Ａｋに基づい
て、各々正規メモリセル領域１ａの対応する正規メモリ
セル列に対して配線されたビット線を選択状態とするた
めの複数のカラム正規選択信号を各々出力する複数のカ
ラムデコーダを有する。カラム・冗長デコーダ群３は、
冗長メモリセル領域１ｂを構成するｍ個（ｍは自然数）
の冗長メモリセル列に対応して設けられたｍ個のカラム
・冗長デコーダ９１〜９ｍを有する。各カラム・冗長デ
コーダ９１〜９ ｍは、コントローラ６から供給される、
テスト信号ＴＥＳＴ、プリチャージ信号／ＰＲＥＣ及び
リセット信号／ＲＥＳＥＴＣ、並びに上記内部アドレス
Ａ０〜Ａ ｋに基づいて、対応する冗長メモリセル列に対
して配線されたビット線を選択状態とするためのｍ個の
カラム冗長選択信号ＣＲＳ１〜ＣＲＳｍを各々出力す
る。テスト信号ＴＥＳＴは、上記プローブテスト工程の
際に"Ｈ"レベルに設定され、この例の半導体記憶装置を
通常に使用する際に"Ｌ"レベルに設定される信号であ
る。プリチャージ信号／ＰＲＥＣは、ローアクティブで
あり、各カラム・冗長デコーダ９１〜９ｍを構成するカ
ラム冗長選択信号出力回路１２（後述）の第２の入力端
を"Ｈ"レベルにプリチャージする信号である。リセット
信号／ＲＥＳＥＴ Ｃは、ローアクティブであり、各カラ
ム・冗長デコーダ９１〜９ｍの状態をリセットするため
の信号である。
制御の下、内部アドレス生成回路７から供給されるｋビ
ット（ｋは自然数）の内部アドレスＡ０〜Ａｋに基づい
て、各々正規メモリセル領域１ａの対応する正規メモリ
セル列に対して配線されたビット線を選択状態とするた
めの複数のカラム正規選択信号を各々出力する複数のカ
ラムデコーダを有する。カラム・冗長デコーダ群３は、
冗長メモリセル領域１ｂを構成するｍ個（ｍは自然数）
の冗長メモリセル列に対応して設けられたｍ個のカラム
・冗長デコーダ９１〜９ｍを有する。各カラム・冗長デ
コーダ９１〜９ ｍは、コントローラ６から供給される、
テスト信号ＴＥＳＴ、プリチャージ信号／ＰＲＥＣ及び
リセット信号／ＲＥＳＥＴＣ、並びに上記内部アドレス
Ａ０〜Ａ ｋに基づいて、対応する冗長メモリセル列に対
して配線されたビット線を選択状態とするためのｍ個の
カラム冗長選択信号ＣＲＳ１〜ＣＲＳｍを各々出力す
る。テスト信号ＴＥＳＴは、上記プローブテスト工程の
際に"Ｈ"レベルに設定され、この例の半導体記憶装置を
通常に使用する際に"Ｌ"レベルに設定される信号であ
る。プリチャージ信号／ＰＲＥＣは、ローアクティブで
あり、各カラム・冗長デコーダ９１〜９ｍを構成するカ
ラム冗長選択信号出力回路１２（後述）の第２の入力端
を"Ｈ"レベルにプリチャージする信号である。リセット
信号／ＲＥＳＥＴ Ｃは、ローアクティブであり、各カラ
ム・冗長デコーダ９１〜９ｍの状態をリセットするため
の信号である。
【０００６】ロウデコーダ群４は、コントローラ６の制
御の下、上記内部アドレスＡ０〜Ａ ｋに基づいて、各々
正規メモリセル領域１ａの対応する正規メモリセル行に
対して配線されたワード線を選択状態とするための複数
のロウ正規選択信号を各々出力する複数のロウデコーダ
を有する。ロウ・冗長デコーダ群５は、冗長メモリセル
領域１ｃを構成するｎ個（ｎは自然数）の冗長メモリセ
ル行に対応して設けられたｎ個のロウ・冗長デコーダ１
０１〜１０ｎを有する。各ロウ・冗長デコーダ１０１〜
１０ｎは、コントローラ６から供給される、テスト信号
ＴＥＳＴ、プリチャージ信号／ＰＲＥＲ及びリセット信
号／ＲＥＳＥＴＲ、並びに上記内部アドレスＡ０〜Ａｋ
に基づいて、対応する冗長メモリセル行に対して配線さ
れたワード線を選択状態とするためのｍ個のロウ冗長選
択信号ＲＲＳ１〜ＲＲＳｎを各々出力する。プリチャー
ジ信号／ＰＲＥＲは、ローアクティブであり、各ロウ・
冗長デコーダ１０１〜１０ｎを構成するロウ冗長選択信
号出力回路（図示略）の第２の入力端を"Ｈ"レベルにプ
リチャージする信号である。リセット信号／ＲＥＳＥＴ
Ｒは、ローアクティブであり、各ロウ・冗長デコーダ１
０１〜１０ｎの状態をリセットするための信号である。
御の下、上記内部アドレスＡ０〜Ａ ｋに基づいて、各々
正規メモリセル領域１ａの対応する正規メモリセル行に
対して配線されたワード線を選択状態とするための複数
のロウ正規選択信号を各々出力する複数のロウデコーダ
を有する。ロウ・冗長デコーダ群５は、冗長メモリセル
領域１ｃを構成するｎ個（ｎは自然数）の冗長メモリセ
ル行に対応して設けられたｎ個のロウ・冗長デコーダ１
０１〜１０ｎを有する。各ロウ・冗長デコーダ１０１〜
１０ｎは、コントローラ６から供給される、テスト信号
ＴＥＳＴ、プリチャージ信号／ＰＲＥＲ及びリセット信
号／ＲＥＳＥＴＲ、並びに上記内部アドレスＡ０〜Ａｋ
に基づいて、対応する冗長メモリセル行に対して配線さ
れたワード線を選択状態とするためのｍ個のロウ冗長選
択信号ＲＲＳ１〜ＲＲＳｎを各々出力する。プリチャー
ジ信号／ＰＲＥＲは、ローアクティブであり、各ロウ・
冗長デコーダ１０１〜１０ｎを構成するロウ冗長選択信
号出力回路（図示略）の第２の入力端を"Ｈ"レベルにプ
リチャージする信号である。リセット信号／ＲＥＳＥＴ
Ｒは、ローアクティブであり、各ロウ・冗長デコーダ１
０１〜１０ｎの状態をリセットするための信号である。
【０００７】コントローラ６は、外部から供給されるク
ロックイネーブル信号ＣＫＥが"Ｈ"レベルから"Ｌ"レベ
ルに変化した際に、外部から供給されるクロックＣＬＫ
に同期して供給されるチップセレクト信号／ＣＳ、ライ
トイネーブル信号／ＷＥ、ロウアドレス・ストローブ信
号／ＲＡＳ及びカラムアドレス・ストローブ信号／ＣＡ
Ｓの組み合わせによって示されるコマンドをデコードし
て各部を制御する。チップセレクト信号／ＣＳ、ライト
イネーブル信号／ＷＥ、ロウアドレス・ストローブ信号
／ＲＡＳ及びカラムアドレス・ストローブ信号／ＣＡＳ
は、いずれもローアクティブである。例えば、コントロ
ーラ６は、デコードしたコマンドに基づいて、内部アド
レス生成回路７における内部アドレスの生成タイミング
を決定するための生成タイミング信号を内部アドレス生
成回路７に供給したり、カラムデコーダ群２を構成する
複数のカラムデコーダを活性化するためのカラムデコー
ダ活性化信号をカラムデコーダ群２に供給する。また、
コントローラ６は、テスト信号ＴＥＳＴ、プリチャージ
信号／ＰＲＥＣ及びリセット信号／ＲＥＳＥＴＣを生成
してカラム・冗長デコーダ群３に供給するとともに、テ
スト信号ＴＥＳＴ、プリチャージ信号／ＰＲＥＲ及びリ
セット信号／ＲＥＳＥＴＲを生成してロウ・冗長デコー
ダ群５に供給する。内部アドレス生成回路７は、外部か
ら供給される複数ビットのアドレスＡＤに基づいてｋビ
ットの内部アドレスＡ０〜Ａｋを生成し、各部に供給す
る。入出力回路８は、コントローラ６の制御の下、図示
せぬセンスアンプにおいて検知増幅され、図示せぬ入出
力線を介して供給されるデータを増幅するデータアンプ
と、コントローラ６の制御の下、外部から供給されるデ
ータを増幅するライトアンプとから概略構成されてい
る。
ロックイネーブル信号ＣＫＥが"Ｈ"レベルから"Ｌ"レベ
ルに変化した際に、外部から供給されるクロックＣＬＫ
に同期して供給されるチップセレクト信号／ＣＳ、ライ
トイネーブル信号／ＷＥ、ロウアドレス・ストローブ信
号／ＲＡＳ及びカラムアドレス・ストローブ信号／ＣＡ
Ｓの組み合わせによって示されるコマンドをデコードし
て各部を制御する。チップセレクト信号／ＣＳ、ライト
イネーブル信号／ＷＥ、ロウアドレス・ストローブ信号
／ＲＡＳ及びカラムアドレス・ストローブ信号／ＣＡＳ
は、いずれもローアクティブである。例えば、コントロ
ーラ６は、デコードしたコマンドに基づいて、内部アド
レス生成回路７における内部アドレスの生成タイミング
を決定するための生成タイミング信号を内部アドレス生
成回路７に供給したり、カラムデコーダ群２を構成する
複数のカラムデコーダを活性化するためのカラムデコー
ダ活性化信号をカラムデコーダ群２に供給する。また、
コントローラ６は、テスト信号ＴＥＳＴ、プリチャージ
信号／ＰＲＥＣ及びリセット信号／ＲＥＳＥＴＣを生成
してカラム・冗長デコーダ群３に供給するとともに、テ
スト信号ＴＥＳＴ、プリチャージ信号／ＰＲＥＲ及びリ
セット信号／ＲＥＳＥＴＲを生成してロウ・冗長デコー
ダ群５に供給する。内部アドレス生成回路７は、外部か
ら供給される複数ビットのアドレスＡＤに基づいてｋビ
ットの内部アドレスＡ０〜Ａｋを生成し、各部に供給す
る。入出力回路８は、コントローラ６の制御の下、図示
せぬセンスアンプにおいて検知増幅され、図示せぬ入出
力線を介して供給されるデータを増幅するデータアンプ
と、コントローラ６の制御の下、外部から供給されるデ
ータを増幅するライトアンプとから概略構成されてい
る。
【０００８】次に、カラム・冗長デコーダ群３を構成す
るカラム冗長デコーダ９１の構成について図１２を参照
して説明する。この例のカラム冗長デコーダ９１は、ア
ドレスデコーダ１１と、カラム冗長選択信号出力回路１
２と、オアゲート１３と、ＰチャネルのＭＯＳトランジ
スタ１４１及び１４２と、ＮチャネルのＭＯＳトランジ
スタ１５１〜１５３、１６０〜１６ｋ及び１７０〜１７
ｋと、イクスクルーシブオアゲート１８０〜１８ｋと、
イネーブル端子付ディレイ・フリップフロップ（ＤＦ
Ｆ）１９及び２００〜２０ ｋと、イネーブルフューズ２
１及びアドレスフューズ２２０〜２２ｋと、インバータ
２３とから構成されている。
るカラム冗長デコーダ９１の構成について図１２を参照
して説明する。この例のカラム冗長デコーダ９１は、ア
ドレスデコーダ１１と、カラム冗長選択信号出力回路１
２と、オアゲート１３と、ＰチャネルのＭＯＳトランジ
スタ１４１及び１４２と、ＮチャネルのＭＯＳトランジ
スタ１５１〜１５３、１６０〜１６ｋ及び１７０〜１７
ｋと、イクスクルーシブオアゲート１８０〜１８ｋと、
イネーブル端子付ディレイ・フリップフロップ（ＤＦ
Ｆ）１９及び２００〜２０ ｋと、イネーブルフューズ２
１及びアドレスフューズ２２０〜２２ｋと、インバータ
２３とから構成されている。
【０００９】アドレスデコーダ１１は、上記プローブテ
スト工程の際に、第１の入力端に"Ｈ"レベルのテスト信
号ＴＥＳＴが供給されるとともに、その他の入力端にメ
モリセルアレイ１の冗長メモリセル領域１ｂにおける対
応する冗長メモリセル列にそれ自体のアドレスとして設
定されているアドレスＡ０、Ａ１…、Ａｋが供給される
と、"Ｈ"レベルのプローブテスト工程時のカラム冗長選
択信号ＴＣＲＳ１を出力する。カラム冗長選択信号出力
回路１２は、この例の半導体記憶装置を通常に使用する
際に、第１の入力端に"Ｌ"レベルのテスト信号ＴＥＳＴ
が供給されるとともに、プリチャージ信号／ＰＲＥＣに
よって第２の入力端が"Ｈ"レベルにプリチャージされた
後に"Ｈ"レベルの選択確認信号ＳＣＦＭ１が供給される
と、"Ｈ"レベルの通常時のカラム冗長選択信号ＮＣＲＳ
１を出力する。選択確認信号ＳＣＦＭ１は、メモリセル
アレイ１の冗長メモリセル領域１ｂにおける対応する冗
長メモリセル列が正規メモリセル列と置換された場合に
当該正規メモリセル列に割り当てられたアドレスＡ０、
Ａ１…、Ａｋが供給され、当該冗長メモリセル列が選択
されたことが確認された場合に"Ｈ"レベルに設定される
信号である。オアゲート１３は、プローブテスト工程時
のカラム冗長選択信号ＴＣＲＳ１と、通常時のカラム冗
長選択信号ＮＣＲＳ１との論理和をとって、その結果を
カラム冗長選択信号ＣＲＳ１として出力する。
スト工程の際に、第１の入力端に"Ｈ"レベルのテスト信
号ＴＥＳＴが供給されるとともに、その他の入力端にメ
モリセルアレイ１の冗長メモリセル領域１ｂにおける対
応する冗長メモリセル列にそれ自体のアドレスとして設
定されているアドレスＡ０、Ａ１…、Ａｋが供給される
と、"Ｈ"レベルのプローブテスト工程時のカラム冗長選
択信号ＴＣＲＳ１を出力する。カラム冗長選択信号出力
回路１２は、この例の半導体記憶装置を通常に使用する
際に、第１の入力端に"Ｌ"レベルのテスト信号ＴＥＳＴ
が供給されるとともに、プリチャージ信号／ＰＲＥＣに
よって第２の入力端が"Ｈ"レベルにプリチャージされた
後に"Ｈ"レベルの選択確認信号ＳＣＦＭ１が供給される
と、"Ｈ"レベルの通常時のカラム冗長選択信号ＮＣＲＳ
１を出力する。選択確認信号ＳＣＦＭ１は、メモリセル
アレイ１の冗長メモリセル領域１ｂにおける対応する冗
長メモリセル列が正規メモリセル列と置換された場合に
当該正規メモリセル列に割り当てられたアドレスＡ０、
Ａ１…、Ａｋが供給され、当該冗長メモリセル列が選択
されたことが確認された場合に"Ｈ"レベルに設定される
信号である。オアゲート１３は、プローブテスト工程時
のカラム冗長選択信号ＴＣＲＳ１と、通常時のカラム冗
長選択信号ＮＣＲＳ１との論理和をとって、その結果を
カラム冗長選択信号ＣＲＳ１として出力する。
【００１０】ＭＯＳトランジスタ１４１は、ソースに電
源電圧ＶＤＤが印加され、ゲートにプリチャージ信号／
ＰＲＥＣが印加され、ドレインがＭＯＳトランジスタ１
５２、１６０〜１６ｋの各ドレインに接続されている。
ＭＯＳトランジスタ１４２は、ソースに電源電圧ＶＤＤ
が印加され、ゲートにはＭＯＳトランジスタ１５１のゲ
ートと共通にプリチャージ信号／ＰＲＥＣが印加され、
ドレインがＭＯＳトランジスタ１５１のドレイン及びＭ
ＯＳトランジスタ１５２、１６０〜１６ｋの各ソースに
接続されている。ＭＯＳトランジスタ１５１は、ソース
が接地されている。ＭＯＳトランジスタ１４２及び１５
１は、インバータを構成している。ＭＯＳトランジスタ
１５２は、ゲートがＤＦＦ１９の出力端Ｑに接続されて
いる。ＭＯＳトランジスタ１６０〜１６ｋは、各ゲート
が対応するイクスクルーシブオアゲート１８０〜１８ｋ
の各出力端に接続されている。
源電圧ＶＤＤが印加され、ゲートにプリチャージ信号／
ＰＲＥＣが印加され、ドレインがＭＯＳトランジスタ１
５２、１６０〜１６ｋの各ドレインに接続されている。
ＭＯＳトランジスタ１４２は、ソースに電源電圧ＶＤＤ
が印加され、ゲートにはＭＯＳトランジスタ１５１のゲ
ートと共通にプリチャージ信号／ＰＲＥＣが印加され、
ドレインがＭＯＳトランジスタ１５１のドレイン及びＭ
ＯＳトランジスタ１５２、１６０〜１６ｋの各ソースに
接続されている。ＭＯＳトランジスタ１５１は、ソース
が接地されている。ＭＯＳトランジスタ１４２及び１５
１は、インバータを構成している。ＭＯＳトランジスタ
１５２は、ゲートがＤＦＦ１９の出力端Ｑに接続されて
いる。ＭＯＳトランジスタ１６０〜１６ｋは、各ゲート
が対応するイクスクルーシブオアゲート１８０〜１８ｋ
の各出力端に接続されている。
【００１１】イクスクルーシブオアゲート１８０〜１８
ｋは、各第１の入力端に対応するアドレスＡ０〜Ａｋが
供給され、各第２の入力端が対応するＤＦＦ２００〜２
０ｋの出力端Ｑに接続されている。ＤＦＦ１９は、入力
端Ｄがイネーブルフューズ２１の一端とＭＯＳトランジ
スタ１５３のドレインとの接続点に接続され、イネーブ
ル端にリセット信号／ＲＥＳＥＴＣが供給される。ＤＦ
Ｆ２００〜２０ｋは、入力端Ｄが対応するアドレスフュ
ーズ２２０〜２２ｋの一端と対応するＭＯＳトランジス
タ１７０〜１７ｋの各ドレインとの接続点に接続され、
イネーブル端にリセット信号／ＲＥＳＥＴＣが供給され
る。アドレスフューズ２２０〜２２ｋは、各他端に電源
電圧ＶＤＤが印加されている。インバータ２３は、リセ
ット信号／ＲＥＳＥＴＣを反転してＭＯＳトランジスタ
１５３、１７０〜１７ｋの各ゲートに供給する。ＭＯＳ
トランジスタ１５３、１７０〜１７ｋは、各ソースが接
地されている。なお、カラム冗長デコーダ９２〜９ｍの
構成及びロウ・冗長デコーダ群５を構成するロウ冗長デ
コーダ１０１〜１０ｎの構成については、入出力される
信号や各構成要素の個数が異なる以外はカラム冗長デコ
ーダ９１の構成と略同一であるので、その説明を省略す
る。
ｋは、各第１の入力端に対応するアドレスＡ０〜Ａｋが
供給され、各第２の入力端が対応するＤＦＦ２００〜２
０ｋの出力端Ｑに接続されている。ＤＦＦ１９は、入力
端Ｄがイネーブルフューズ２１の一端とＭＯＳトランジ
スタ１５３のドレインとの接続点に接続され、イネーブ
ル端にリセット信号／ＲＥＳＥＴＣが供給される。ＤＦ
Ｆ２００〜２０ｋは、入力端Ｄが対応するアドレスフュ
ーズ２２０〜２２ｋの一端と対応するＭＯＳトランジス
タ１７０〜１７ｋの各ドレインとの接続点に接続され、
イネーブル端にリセット信号／ＲＥＳＥＴＣが供給され
る。アドレスフューズ２２０〜２２ｋは、各他端に電源
電圧ＶＤＤが印加されている。インバータ２３は、リセ
ット信号／ＲＥＳＥＴＣを反転してＭＯＳトランジスタ
１５３、１７０〜１７ｋの各ゲートに供給する。ＭＯＳ
トランジスタ１５３、１７０〜１７ｋは、各ソースが接
地されている。なお、カラム冗長デコーダ９２〜９ｍの
構成及びロウ・冗長デコーダ群５を構成するロウ冗長デ
コーダ１０１〜１０ｎの構成については、入出力される
信号や各構成要素の個数が異なる以外はカラム冗長デコ
ーダ９１の構成と略同一であるので、その説明を省略す
る。
【００１２】上記構成の半導体記憶装置を用いて、欠陥
メモリセルから冗長メモリセルへの置換を行っている。
欠陥メモリセルとしては、例えば、データ保持時間が規
格よりも短いものや、コンタクトが不良なものなどがあ
る。前者の欠陥メモリセルは、主として、高温になれば
なるほどその発生率が加速度的に増加するのに対し、後
者の欠陥メモリセルは、主として、常温以下の低温にな
ればなるほどその発生率が加速度的に増加する傾向にあ
る。これらの欠陥メモリセルは、パターンの微細化に伴
って、いずれも無視できないほどに発生している状況に
ある。そこで、最近では、プローブテスト工程を高温時
と低温時との２回に分けて行い、データ保持時間が規格
よりも短い欠陥メモリセルの救済と、コンタクトが不良
な欠陥メモリセルの救済とを別個に行うようになってき
ている。
メモリセルから冗長メモリセルへの置換を行っている。
欠陥メモリセルとしては、例えば、データ保持時間が規
格よりも短いものや、コンタクトが不良なものなどがあ
る。前者の欠陥メモリセルは、主として、高温になれば
なるほどその発生率が加速度的に増加するのに対し、後
者の欠陥メモリセルは、主として、常温以下の低温にな
ればなるほどその発生率が加速度的に増加する傾向にあ
る。これらの欠陥メモリセルは、パターンの微細化に伴
って、いずれも無視できないほどに発生している状況に
ある。そこで、最近では、プローブテスト工程を高温時
と低温時との２回に分けて行い、データ保持時間が規格
よりも短い欠陥メモリセルの救済と、コンタクトが不良
な欠陥メモリセルの救済とを別個に行うようになってき
ている。
【００１３】そのため、例えば、ｍ＝ｎ＝１０、すなわ
ち、冗長メモリセル列が１０列であり、冗長メモリセル
行が１０行であった場合、１０列の冗長メモリセル列の
うち、７列を高温時のテストにて判定された欠陥メモリ
セルを救済するために割り当て、残り３列を低温時のテ
ストにて判定された欠陥メモリセルを救済するために割
り当てておく。冗長メモリセル行も同様に、予め高温時
及び低温時のテストにて判定された欠陥メモリセル用に
割り当てておく。また、初期状態として、カラム・冗長
デコーダ群３を構成するカラム冗長デコーダ９１〜９ｍ
及びロウ・冗長デコーダ群５を構成するロウ冗長デコー
ダ１０１〜１０ｎにおいては、イネーブルフューズ及び
アドレスフューズは、いずれも未切断の状態であるとす
る。
ち、冗長メモリセル列が１０列であり、冗長メモリセル
行が１０行であった場合、１０列の冗長メモリセル列の
うち、７列を高温時のテストにて判定された欠陥メモリ
セルを救済するために割り当て、残り３列を低温時のテ
ストにて判定された欠陥メモリセルを救済するために割
り当てておく。冗長メモリセル行も同様に、予め高温時
及び低温時のテストにて判定された欠陥メモリセル用に
割り当てておく。また、初期状態として、カラム・冗長
デコーダ群３を構成するカラム冗長デコーダ９１〜９ｍ
及びロウ・冗長デコーダ群５を構成するロウ冗長デコー
ダ１０１〜１０ｎにおいては、イネーブルフューズ及び
アドレスフューズは、いずれも未切断の状態であるとす
る。
【００１４】次に、上記構成の半導体記憶装置のプロー
ブテスト工程及び動作について、図１３に示すフローチ
ャートを参照して説明する。まず、半導体記憶装置が多
数形成された半導体ウェハをデータ保持時間が規格より
も短い欠陥メモリセルが発生しやすい高温下において、
メモリセル・アレイ１の正規メモリセル領域１ａに所定
のテスト情報を供給して電気的特性テストを行う（ステ
ップＳＡ１）。この電気的特性テストにおいては、例え
ば、ウェハ処理後の半導体ウェハに対して、ウェハプロ
ーバによって各半導体チップのパッドにプローブ針を接
触させて直流テスト、交流テストなどの電気的特性を測
定する。
ブテスト工程及び動作について、図１３に示すフローチ
ャートを参照して説明する。まず、半導体記憶装置が多
数形成された半導体ウェハをデータ保持時間が規格より
も短い欠陥メモリセルが発生しやすい高温下において、
メモリセル・アレイ１の正規メモリセル領域１ａに所定
のテスト情報を供給して電気的特性テストを行う（ステ
ップＳＡ１）。この電気的特性テストにおいては、例え
ば、ウェハ処理後の半導体ウェハに対して、ウェハプロ
ーバによって各半導体チップのパッドにプローブ針を接
触させて直流テスト、交流テストなどの電気的特性を測
定する。
【００１５】次に、上記半導体ウェハを上記高温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ１と同様の電気的特性テストを行う（ステップＳＡ
２）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ９１の動作について、図１２に示す回路図及
び図１４に示すタイミング・チャートを参照して説明す
る。まず、図１４（１）に示すように、テスト信号ＴＥ
ＳＴを"Ｈ"レベルに設定した後、図１４（２）に示すよ
うに、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベ
ルとする。これにより、インバータ２３がリセット信号
／ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、
１７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラ
ンジスタ１５３、１７０〜１７ｋは、各々オンする。今
の場合、イネーブルフューズ２１及びアドレスフューズ
２２０〜２２ｋは、いずれも未切断のままである。した
がって、ＤＦＦ１９及び２００〜２０ｋの入力端Ｄに
は、いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベルの
電圧が印加される。これにより、"Ｌ"レベルのリセット
信号／ＲＥＳＥＴＣによりイネーブル状態となったＤＦ
Ｆ１９及び２００〜２０ｋは、イネーブルフューズ２１
及びアドレスフューズ２２０〜２２ｋの未切断の状態、
すなわち、"Ｈ"レベルを取り込み保持する。つまり、Ｄ
ＦＦ１９は、"Ｈ"レベルの信号を出力し、ＭＯＳトラン
ジスタ１５２のゲートに供給する。一方、ＤＦＦ２００
〜２０ｋは、いずれも"Ｈ"レベルの信号を出力し、対応
するイクスクルーシブオアゲート１８０〜１８ｋの第２
の入力端に供給する。
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ１と同様の電気的特性テストを行う（ステップＳＡ
２）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ９１の動作について、図１２に示す回路図及
び図１４に示すタイミング・チャートを参照して説明す
る。まず、図１４（１）に示すように、テスト信号ＴＥ
ＳＴを"Ｈ"レベルに設定した後、図１４（２）に示すよ
うに、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベ
ルとする。これにより、インバータ２３がリセット信号
／ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、
１７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラ
ンジスタ１５３、１７０〜１７ｋは、各々オンする。今
の場合、イネーブルフューズ２１及びアドレスフューズ
２２０〜２２ｋは、いずれも未切断のままである。した
がって、ＤＦＦ１９及び２００〜２０ｋの入力端Ｄに
は、いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベルの
電圧が印加される。これにより、"Ｌ"レベルのリセット
信号／ＲＥＳＥＴＣによりイネーブル状態となったＤＦ
Ｆ１９及び２００〜２０ｋは、イネーブルフューズ２１
及びアドレスフューズ２２０〜２２ｋの未切断の状態、
すなわち、"Ｈ"レベルを取り込み保持する。つまり、Ｄ
ＦＦ１９は、"Ｈ"レベルの信号を出力し、ＭＯＳトラン
ジスタ１５２のゲートに供給する。一方、ＤＦＦ２００
〜２０ｋは、いずれも"Ｈ"レベルの信号を出力し、対応
するイクスクルーシブオアゲート１８０〜１８ｋの第２
の入力端に供給する。
【００１６】次に、図１４（３）に示すように、プリチ
ャージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図１４
（４）に示すように、このカラム・冗長デコーダ９１に
対応する冗長メモリセル列にそれ自体のアドレスとして
設定されているアドレスＡ０、Ａ１…、Ａｋを供給す
る。これにより、アドレスデコーダ１１は、図１４
（５）に示すように、"Ｈ"レベルのカラム冗長選択信号
ＴＣＲＳ１を出力する。一方、カラム冗長選択信号出力
回路１２は、第１の入力端に"Ｈ"レベルのテスト信号Ｔ
ＥＳＴが供給されているので、図１４（６）に示すよう
に、"Ｌ"レベルのカラム冗長選択信号ＮＣＲＳ１を出力
している。したがって、オアゲート１３は、図１４
（７）に示すように、"Ｈ"レベルのカラム冗長選択信号
ＣＲＳ１を出力する。これにより、対応する冗長メモリ
セル列に対して配線されたビット線に接続された図示せ
ぬセンスアンプが選択状態となるので、当該冗長メモリ
セル列を構成する複数個の冗長メモリセルの電気的特性
テストが可能となる。なお、図１４（４）において、斜
線部分は、"Ｈ"レベル又は"Ｌ"レベルのいずれでも良い
ことを示している。
ャージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図１４
（４）に示すように、このカラム・冗長デコーダ９１に
対応する冗長メモリセル列にそれ自体のアドレスとして
設定されているアドレスＡ０、Ａ１…、Ａｋを供給す
る。これにより、アドレスデコーダ１１は、図１４
（５）に示すように、"Ｈ"レベルのカラム冗長選択信号
ＴＣＲＳ１を出力する。一方、カラム冗長選択信号出力
回路１２は、第１の入力端に"Ｈ"レベルのテスト信号Ｔ
ＥＳＴが供給されているので、図１４（６）に示すよう
に、"Ｌ"レベルのカラム冗長選択信号ＮＣＲＳ１を出力
している。したがって、オアゲート１３は、図１４
（７）に示すように、"Ｈ"レベルのカラム冗長選択信号
ＣＲＳ１を出力する。これにより、対応する冗長メモリ
セル列に対して配線されたビット線に接続された図示せ
ぬセンスアンプが選択状態となるので、当該冗長メモリ
セル列を構成する複数個の冗長メモリセルの電気的特性
テストが可能となる。なお、図１４（４）において、斜
線部分は、"Ｈ"レベル又は"Ｌ"レベルのいずれでも良い
ことを示している。
【００１７】次に、ステップＳＡ１における正規メモリ
セルのテスト結果及びステップＳＡ２における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ９１〜９ｍ及びロウ・冗長デコーダ１０
１〜１０ｎのイネーブルヒューズ及びアドレスフューズ
をトリミングするためのトリミングデータを作成する
（ステップＳＡ３）。すなわち、高温時における正規メ
モリセルのテストの結果、正規メモリセル領域１ａを構
成する正規メモリセル列のうち、欠陥であると判定され
たメモリセルを含む正規メモリセル列を、冗長メモリセ
ル領域１ｂを構成する１０列の冗長メモリセル列のう
ち、高温時のテストにて欠陥と判定されたメモリセルを
救済するために割り当てられた７列の冗長メモリセル列
であって、冗長メモリセルのテストの結果欠陥メモリセ
ルを含まないとされたもののいずれかと置換するための
トリミングデータを作成する。高温時にて欠陥と判定さ
れたメモリセルを含む正規メモリセル行についても、同
様に、予め割り当てられた冗長メモリセル行により置換
するためのトリミングデコーダを作成する。
セルのテスト結果及びステップＳＡ２における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ９１〜９ｍ及びロウ・冗長デコーダ１０
１〜１０ｎのイネーブルヒューズ及びアドレスフューズ
をトリミングするためのトリミングデータを作成する
（ステップＳＡ３）。すなわち、高温時における正規メ
モリセルのテストの結果、正規メモリセル領域１ａを構
成する正規メモリセル列のうち、欠陥であると判定され
たメモリセルを含む正規メモリセル列を、冗長メモリセ
ル領域１ｂを構成する１０列の冗長メモリセル列のう
ち、高温時のテストにて欠陥と判定されたメモリセルを
救済するために割り当てられた７列の冗長メモリセル列
であって、冗長メモリセルのテストの結果欠陥メモリセ
ルを含まないとされたもののいずれかと置換するための
トリミングデータを作成する。高温時にて欠陥と判定さ
れたメモリセルを含む正規メモリセル行についても、同
様に、予め割り当てられた冗長メモリセル行により置換
するためのトリミングデコーダを作成する。
【００１８】次に、ステップＳＡ３の処理で作成したト
リミングデータに基づいて、レーザを用いてカラム・冗
長デコーダ９１〜９ｍ及びロウ・冗長デコーダ１０１〜
１０ ｎのイネーブルヒューズ及びアドレスフューズのい
ずれかを切断するトリミングを行う（ステップＳＡ
４）。ここで、図１５にトリミングした結果の一例を示
す。図１５の例では、イネーブルフューズ２１と、アド
レスフューズ２２０〜２２ ｋのうち、アドレスフューズ
２２１及び２２２が切断されている。
リミングデータに基づいて、レーザを用いてカラム・冗
長デコーダ９１〜９ｍ及びロウ・冗長デコーダ１０１〜
１０ ｎのイネーブルヒューズ及びアドレスフューズのい
ずれかを切断するトリミングを行う（ステップＳＡ
４）。ここで、図１５にトリミングした結果の一例を示
す。図１５の例では、イネーブルフューズ２１と、アド
レスフューズ２２０〜２２ ｋのうち、アドレスフューズ
２２１及び２２２が切断されている。
【００１９】次に、上記半導体ウェハをコンタクトが不
良な欠陥メモリセルが発生しやすい低温下において、メ
モリセル・アレイ１の正規メモリセル領域１ａに所定の
テスト情報を供給して電気的特性テストを行う（ステッ
プＳＡ５）。次に、上記半導体ウェハを上記低温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ５と同様の電気的特性テストを行う（ステップＳＡ
６）。なお、電気的特性テスト時におけるカラム・冗長
デコーダ９１の動作については、図１４に示すタイミン
グ・チャートを参照して説明した動作と略同様であるの
で、その説明を省略する。
良な欠陥メモリセルが発生しやすい低温下において、メ
モリセル・アレイ１の正規メモリセル領域１ａに所定の
テスト情報を供給して電気的特性テストを行う（ステッ
プＳＡ５）。次に、上記半導体ウェハを上記低温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ５と同様の電気的特性テストを行う（ステップＳＡ
６）。なお、電気的特性テスト時におけるカラム・冗長
デコーダ９１の動作については、図１４に示すタイミン
グ・チャートを参照して説明した動作と略同様であるの
で、その説明を省略する。
【００２０】次に、ステップＳＡ５における正規メモリ
セルのテスト結果及びステップＳＡ６における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ９１〜９ｍ及びロウ・冗長デコーダ１０
１〜１０ｎのイネーブルヒューズ及びアドレスフューズ
をトリミングするためのトリミングデータを作成する
（ステップＳＡ７）。すなわち、低温時における正規メ
モリセルのテストの結果、正規メモリセル領域１ａを構
成する正規メモリセル列のうち、欠陥であると判定され
たメモリセルを含む正規メモリセル列を、冗長メモリセ
ル領域１ｂを構成する１０列の冗長メモリセル列のう
ち、低温時のテストにて欠陥と判定されたメモリセルを
救済するために割り当てられた３列の冗長メモリセル列
であって、冗長メモリセルのテストの結果欠陥メモリセ
ルを含まないとされたもののいずれかと置換するための
トリミングデータを作成する。低温時にて欠陥と判定さ
れたメモリセルを含む正規メモリセル行についても、同
様に、予め割り当てられた冗長メモリセル行により置換
するためのトリミングデコーダを作成する。次に、ステ
ップＳＡ７の処理で作成したトリミングデータに基づい
て、レーザを用いてカラム・冗長デコーダ９１〜９ｍ及
びロウ・冗長デコーダ１０１〜１０ ｎのイネーブルヒュ
ーズ及びアドレスフューズのいずれかを切断するトリミ
ングを行った後（ステップＳＡ８）、一連の処理を終了
する。
セルのテスト結果及びステップＳＡ６における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ９１〜９ｍ及びロウ・冗長デコーダ１０
１〜１０ｎのイネーブルヒューズ及びアドレスフューズ
をトリミングするためのトリミングデータを作成する
（ステップＳＡ７）。すなわち、低温時における正規メ
モリセルのテストの結果、正規メモリセル領域１ａを構
成する正規メモリセル列のうち、欠陥であると判定され
たメモリセルを含む正規メモリセル列を、冗長メモリセ
ル領域１ｂを構成する１０列の冗長メモリセル列のう
ち、低温時のテストにて欠陥と判定されたメモリセルを
救済するために割り当てられた３列の冗長メモリセル列
であって、冗長メモリセルのテストの結果欠陥メモリセ
ルを含まないとされたもののいずれかと置換するための
トリミングデータを作成する。低温時にて欠陥と判定さ
れたメモリセルを含む正規メモリセル行についても、同
様に、予め割り当てられた冗長メモリセル行により置換
するためのトリミングデコーダを作成する。次に、ステ
ップＳＡ７の処理で作成したトリミングデータに基づい
て、レーザを用いてカラム・冗長デコーダ９１〜９ｍ及
びロウ・冗長デコーダ１０１〜１０ ｎのイネーブルヒュ
ーズ及びアドレスフューズのいずれかを切断するトリミ
ングを行った後（ステップＳＡ８）、一連の処理を終了
する。
【００２１】
【発明が解決しようとする課題】上記構成では、冗長メ
モリセル列のうち７列が高温時のテストにて欠陥と判定
されたメモリセルの救済用に、残り３列が低温時のテス
トにて欠陥と判定されたメモリセルの救済用に割り当て
られているが、このような割り当ては、半導体ウェハの
製造条件や統計的な要素の他、経験的な要素を含めて決
定されている。ところが、欠陥メモリセルの発生状況は
半導体記憶装置の仕様、半導体ウェハのロットや当該半
導体ウェハを構成する半導体チップごとに異なるため、
前述したような予め冗長メモリセル列及び行を割り当て
ておく手法では、最適な欠陥メモリセルの救済ができな
いという欠点がある。すなわち、前述した例において、
高温時のテストにて欠陥と判定されたメモリセルの救済
用に割り当てられた７列の冗長メモリセル列のうち、実
際には３列しか置換されなかった場合には、残り４列の
冗長メモリセル列は、正常に動作するにもかかわらず未
使用のままとされ、冗長メモリセルの使用効率が悪いと
いう欠点がある。そのうえ、低温時のテストにて欠陥と
判定されたメモリセルを救済するために、低温時のテス
トにて欠陥と判定されたメモリセルの救済用に割り当て
られた３列以上、例えば、４列の冗長メモリセル列が必
要だった場合には、割り当てが最適でないということだ
けでメモリセルの救済ができなくなってしまう。この結
果、その半導体チップ自体を不良品として廃棄しなけれ
ばならず、半導体記憶装置の製品としての歩留まりの低
下を招くことになる。このような事態は、パターンの微
細化とともに欠陥メモリセルが増加する傾向にある現状
では、今後ますます起こりうると考えられる。そこで、
冗長メモリセルの使用効率を上げるために、冗長メモリ
セル列及び冗長メモリセル行を高温時のテストにて欠陥
と判定されたメモリセルの救済用及び低温時のテストに
て欠陥と判定されたメモリセルの救済用と予め割り当て
ないことが考えられる。しかし、このような割り当てを
行わないこととすると、２回目の冗長メモリセルのテス
ト（ステップＳＡ６の処理）において、既に置換済みの
冗長メモリセル列及び冗長メモリセル行であっても、テ
スト結果が使用可能（パス（ｐａｓｓ））と判断されて
しまうため、当該冗長メモリセル列及び冗長メモリセル
行が置換済みであるか否かを判断することができない。
モリセル列のうち７列が高温時のテストにて欠陥と判定
されたメモリセルの救済用に、残り３列が低温時のテス
トにて欠陥と判定されたメモリセルの救済用に割り当て
られているが、このような割り当ては、半導体ウェハの
製造条件や統計的な要素の他、経験的な要素を含めて決
定されている。ところが、欠陥メモリセルの発生状況は
半導体記憶装置の仕様、半導体ウェハのロットや当該半
導体ウェハを構成する半導体チップごとに異なるため、
前述したような予め冗長メモリセル列及び行を割り当て
ておく手法では、最適な欠陥メモリセルの救済ができな
いという欠点がある。すなわち、前述した例において、
高温時のテストにて欠陥と判定されたメモリセルの救済
用に割り当てられた７列の冗長メモリセル列のうち、実
際には３列しか置換されなかった場合には、残り４列の
冗長メモリセル列は、正常に動作するにもかかわらず未
使用のままとされ、冗長メモリセルの使用効率が悪いと
いう欠点がある。そのうえ、低温時のテストにて欠陥と
判定されたメモリセルを救済するために、低温時のテス
トにて欠陥と判定されたメモリセルの救済用に割り当て
られた３列以上、例えば、４列の冗長メモリセル列が必
要だった場合には、割り当てが最適でないということだ
けでメモリセルの救済ができなくなってしまう。この結
果、その半導体チップ自体を不良品として廃棄しなけれ
ばならず、半導体記憶装置の製品としての歩留まりの低
下を招くことになる。このような事態は、パターンの微
細化とともに欠陥メモリセルが増加する傾向にある現状
では、今後ますます起こりうると考えられる。そこで、
冗長メモリセルの使用効率を上げるために、冗長メモリ
セル列及び冗長メモリセル行を高温時のテストにて欠陥
と判定されたメモリセルの救済用及び低温時のテストに
て欠陥と判定されたメモリセルの救済用と予め割り当て
ないことが考えられる。しかし、このような割り当てを
行わないこととすると、２回目の冗長メモリセルのテス
ト（ステップＳＡ６の処理）において、既に置換済みの
冗長メモリセル列及び冗長メモリセル行であっても、テ
スト結果が使用可能（パス（ｐａｓｓ））と判断されて
しまうため、当該冗長メモリセル列及び冗長メモリセル
行が置換済みであるか否かを判断することができない。
【００２２】この発明は、上述の事情に鑑みてなされた
もので、欠陥メモリセルの発生状況の変化に影響を受け
ずに最適なメモリセルの救済ができ、冗長メモリセルの
使用効率や製品としての歩留まりを向上させることがで
きる半導体記憶装置及びメモリセルの救済方法を提供す
ることを目的としている。
もので、欠陥メモリセルの発生状況の変化に影響を受け
ずに最適なメモリセルの救済ができ、冗長メモリセルの
使用効率や製品としての歩留まりを向上させることがで
きる半導体記憶装置及びメモリセルの救済方法を提供す
ることを目的としている。
【００２３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、所定の記憶容量に対応した
複数のメモリセルがマトリックス状に配置された正規メ
モリセル領域と、少なくとも複数の冗長メモリセル列及
び複数の冗長メモリセル行のいずれか一方により構成さ
れる冗長メモリセル領域とを備えてなるメモリセル・ア
レイを有し、上記正規メモリセル領域及び上記冗長メモ
リセル領域に関して欠陥の有無がテストされ、上記正規
メモリセル領域の欠陥を有するメモリセル列又はメモリ
セル行が上記冗長メモリセル列又は上記冗長メモリセル
行に置換される半導体記憶装置に係り、上記冗長メモリ
セル領域に関する上記テストにおいて、上記冗長メモリ
セル列又は上記冗長メモリセル行が置換済みである場合
には、当該冗長メモリセル列又は当該冗長メモリセル行
を置換の対象から除外すべきと判断されるように構成し
たことを特徴としている。
に、請求項１記載の発明は、所定の記憶容量に対応した
複数のメモリセルがマトリックス状に配置された正規メ
モリセル領域と、少なくとも複数の冗長メモリセル列及
び複数の冗長メモリセル行のいずれか一方により構成さ
れる冗長メモリセル領域とを備えてなるメモリセル・ア
レイを有し、上記正規メモリセル領域及び上記冗長メモ
リセル領域に関して欠陥の有無がテストされ、上記正規
メモリセル領域の欠陥を有するメモリセル列又はメモリ
セル行が上記冗長メモリセル列又は上記冗長メモリセル
行に置換される半導体記憶装置に係り、上記冗長メモリ
セル領域に関する上記テストにおいて、上記冗長メモリ
セル列又は上記冗長メモリセル行が置換済みである場合
には、当該冗長メモリセル列又は当該冗長メモリセル行
を置換の対象から除外すべきと判断されるように構成し
たことを特徴としている。
【００２４】また、請求項２記載の発明は、所定の記憶
容量に対応した複数のメモリセルがマトリックス状に配
置された正規メモリセル領域と、少なくとも複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方により構成される冗長メモリセル領域とを備えてなる
メモリセル・アレイと、少なくとも、上記複数の冗長メ
モリセル列に対応して設けられ、対応する上記冗長メモ
リセル列に対して配線されたビット線を選択状態とする
ための複数のカラム冗長選択信号を各々出力する複数の
カラム・冗長デコーダ及び上記複数の冗長メモリセル行
に対応して設けられ、対応する冗長メモリセル行に対し
て配線されたワード線を選択状態とするためのロウ冗長
選択信号を各々出力する複数のロウ・冗長デコーダのい
ずれか一方を有し、上記正規メモリセル領域及び上記冗
長メモリセル領域に関して欠陥の有無がテストされ、上
記正規メモリセル領域の欠陥を有するメモリセル列又は
メモリセル行が上記冗長メモリセル列又は上記冗長メモ
リセル行に置換される半導体記憶装置に係り、少なくと
も上記複数のカラム・冗長デコーダ及び上記複数のロウ
・冗長デコーダのいずれか一方は、上記冗長メモリセル
列又は上記冗長メモリセル行に関する上記テストにおい
て、上記冗長メモリセル列又は上記冗長メモリセル行が
置換済みである場合には、対応する上記ワード線又は対
応する上記ビット線を非選択状態とするための上記ロウ
冗長選択信号又は上記カラム冗長選択信号を各々出力す
ることを特徴としている。
容量に対応した複数のメモリセルがマトリックス状に配
置された正規メモリセル領域と、少なくとも複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方により構成される冗長メモリセル領域とを備えてなる
メモリセル・アレイと、少なくとも、上記複数の冗長メ
モリセル列に対応して設けられ、対応する上記冗長メモ
リセル列に対して配線されたビット線を選択状態とする
ための複数のカラム冗長選択信号を各々出力する複数の
カラム・冗長デコーダ及び上記複数の冗長メモリセル行
に対応して設けられ、対応する冗長メモリセル行に対し
て配線されたワード線を選択状態とするためのロウ冗長
選択信号を各々出力する複数のロウ・冗長デコーダのい
ずれか一方を有し、上記正規メモリセル領域及び上記冗
長メモリセル領域に関して欠陥の有無がテストされ、上
記正規メモリセル領域の欠陥を有するメモリセル列又は
メモリセル行が上記冗長メモリセル列又は上記冗長メモ
リセル行に置換される半導体記憶装置に係り、少なくと
も上記複数のカラム・冗長デコーダ及び上記複数のロウ
・冗長デコーダのいずれか一方は、上記冗長メモリセル
列又は上記冗長メモリセル行に関する上記テストにおい
て、上記冗長メモリセル列又は上記冗長メモリセル行が
置換済みである場合には、対応する上記ワード線又は対
応する上記ビット線を非選択状態とするための上記ロウ
冗長選択信号又は上記カラム冗長選択信号を各々出力す
ることを特徴としている。
【００２５】また、請求項３記載の発明は、請求項２記
載の半導体記憶装置に係り、少なくとも上記複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方ごとに、対応する上記ワード線又は対応する上記ビッ
ト線を非選択状態とするための上記ロウ冗長選択信号又
は上記カラム冗長選択信号を記憶する記憶手段を備えて
なることを特徴としている。
載の半導体記憶装置に係り、少なくとも上記複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方ごとに、対応する上記ワード線又は対応する上記ビッ
ト線を非選択状態とするための上記ロウ冗長選択信号又
は上記カラム冗長選択信号を記憶する記憶手段を備えて
なることを特徴としている。
【００２６】また、請求項４記載の発明は、所定の記憶
容量に対応した複数のメモリセルがマトリックス状に配
置された正規メモリセル領域と、少なくとも複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方により構成される冗長メモリセル領域とを備えてなる
メモリセル・アレイと、少なくとも、上記複数の冗長メ
モリセル列に対応して設けられ、対応する上記冗長メモ
リセル列に対して配線されたビット線を選択状態とする
ための複数のカラム冗長選択信号を各々出力する複数の
カラム・冗長デコーダ及び上記複数の冗長メモリセル行
に対応して設けられ、対応する冗長メモリセル行に対し
て配線されたワード線を選択状態とするためのロウ冗長
選択信号を各々出力する複数のロウ・冗長デコーダのい
ずれか一方を有し、上記正規メモリセル領域及び上記冗
長メモリセル領域に関して欠陥の有無がテストされ、上
記正規メモリセル領域の欠陥を有するメモリセル列又は
メモリセル行が上記冗長メモリセル列又は上記冗長メモ
リセル行に置換される半導体記憶装置に係り、少なくと
も上記複数のカラム・冗長デコーダ及び上記複数のロウ
・冗長デコーダのいずれか一方は、上記冗長メモリセル
列又は上記冗長メモリセル行に関する上記テストにおい
て、上記冗長メモリセル列又は上記冗長メモリセル行が
置換済みである場合には、対応する上記ワード線又は対
応する上記ビット線を非選択状態とするための上記ロウ
冗長選択信号又は上記カラム冗長選択信号を各々出力す
るとともに、又は、対応する上記ワード線又は対応する
上記ビット線を非選択状態とするための上記ロウ冗長選
択信号又は上記カラム冗長選択信号に換えて、上記メモ
リセル・アレイに書き込み又は読み出しをされるデータ
が入出力される入出力回路の出力端子をハイインピーダ
ンス状態とするための冗長置換済信号を各々出力するこ
とを特徴としている。
容量に対応した複数のメモリセルがマトリックス状に配
置された正規メモリセル領域と、少なくとも複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方により構成される冗長メモリセル領域とを備えてなる
メモリセル・アレイと、少なくとも、上記複数の冗長メ
モリセル列に対応して設けられ、対応する上記冗長メモ
リセル列に対して配線されたビット線を選択状態とする
ための複数のカラム冗長選択信号を各々出力する複数の
カラム・冗長デコーダ及び上記複数の冗長メモリセル行
に対応して設けられ、対応する冗長メモリセル行に対し
て配線されたワード線を選択状態とするためのロウ冗長
選択信号を各々出力する複数のロウ・冗長デコーダのい
ずれか一方を有し、上記正規メモリセル領域及び上記冗
長メモリセル領域に関して欠陥の有無がテストされ、上
記正規メモリセル領域の欠陥を有するメモリセル列又は
メモリセル行が上記冗長メモリセル列又は上記冗長メモ
リセル行に置換される半導体記憶装置に係り、少なくと
も上記複数のカラム・冗長デコーダ及び上記複数のロウ
・冗長デコーダのいずれか一方は、上記冗長メモリセル
列又は上記冗長メモリセル行に関する上記テストにおい
て、上記冗長メモリセル列又は上記冗長メモリセル行が
置換済みである場合には、対応する上記ワード線又は対
応する上記ビット線を非選択状態とするための上記ロウ
冗長選択信号又は上記カラム冗長選択信号を各々出力す
るとともに、又は、対応する上記ワード線又は対応する
上記ビット線を非選択状態とするための上記ロウ冗長選
択信号又は上記カラム冗長選択信号に換えて、上記メモ
リセル・アレイに書き込み又は読み出しをされるデータ
が入出力される入出力回路の出力端子をハイインピーダ
ンス状態とするための冗長置換済信号を各々出力するこ
とを特徴としている。
【００２７】また、請求項５記載の発明は、請求項４記
載の半導体記憶装置に係り、少なくとも上記複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方ごとに、上記対応する上記ワード線又は対応する上記
ビット線を非選択状態とするための上記ロウ冗長選択信
号又は上記カラム冗長選択信号、又は上記冗長置換済信
号のいずれか一方又は両方を記憶する記憶手段を備えて
なることを特徴としている。
載の半導体記憶装置に係り、少なくとも上記複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方ごとに、上記対応する上記ワード線又は対応する上記
ビット線を非選択状態とするための上記ロウ冗長選択信
号又は上記カラム冗長選択信号、又は上記冗長置換済信
号のいずれか一方又は両方を記憶する記憶手段を備えて
なることを特徴としている。
【００２８】また、請求項６記載の発明に係る半導体記
憶装置は、マトリックス状に配置された複数のメモリセ
ルからなる正規メモリセル領域と、上記正規メモリセル
の不良メモリセルを置換するために設けられた複数の冗
長メモリセルからなる冗長メモリセル領域と、供給され
たアドレス信号基づいて上記冗長メモリセルを選択すべ
きか否かを判定し判定結果に基づいて上記冗長メモリセ
ルを選択する第１の選択手段と、上記冗長メモリセルが
置換済みか否かを記憶する記憶手段と、供給された上記
アドレス信号に対応する上記冗長メモリセルをテスト信
号及び上記記憶手段の記憶内容に応じて強制的に選択す
る第２の選択手段とを備えてなることを特徴としてい
る。
憶装置は、マトリックス状に配置された複数のメモリセ
ルからなる正規メモリセル領域と、上記正規メモリセル
の不良メモリセルを置換するために設けられた複数の冗
長メモリセルからなる冗長メモリセル領域と、供給され
たアドレス信号基づいて上記冗長メモリセルを選択すべ
きか否かを判定し判定結果に基づいて上記冗長メモリセ
ルを選択する第１の選択手段と、上記冗長メモリセルが
置換済みか否かを記憶する記憶手段と、供給された上記
アドレス信号に対応する上記冗長メモリセルをテスト信
号及び上記記憶手段の記憶内容に応じて強制的に選択す
る第２の選択手段とを備えてなることを特徴としてい
る。
【００２９】また、請求項７記載の発明は、所定の記憶
容量に対応した複数のメモリセルがマトリックス状に配
置された正規メモリセル領域と、少なくとも複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方により構成される冗長メモリセル領域とを備えてなる
メモリセル・アレイを有する半導体装置の上記正規メモ
リセル領域及び上記冗長メモリセル領域に関して欠陥の
有無をテストし、上記正規メモリセル領域の欠陥を有す
るメモリセル列又はメモリセル行を上記冗長メモリセル
列又は上記冗長メモリセル行に置換するメモリセルの救
済方法に係り、上記正規メモリセル領域及び上記冗長メ
モリセル領域に関する上記テストの結果に基づいて、上
記正規メモリセル領域の欠陥を有するメモリセル列又は
メモリセル行を上記冗長メモリセル列又は上記冗長メモ
リセル行に置換するとともに、置換済みの上記冗長メモ
リセル列又は上記冗長メモリセル行が上記冗長メモリセ
ル領域に関する上記テストにおいて欠陥を有する上記冗
長メモリセル列又は上記冗長メモリセル行と判断される
ように設定することを特徴としている。
容量に対応した複数のメモリセルがマトリックス状に配
置された正規メモリセル領域と、少なくとも複数の冗長
メモリセル列及び複数の冗長メモリセル行のいずれか一
方により構成される冗長メモリセル領域とを備えてなる
メモリセル・アレイを有する半導体装置の上記正規メモ
リセル領域及び上記冗長メモリセル領域に関して欠陥の
有無をテストし、上記正規メモリセル領域の欠陥を有す
るメモリセル列又はメモリセル行を上記冗長メモリセル
列又は上記冗長メモリセル行に置換するメモリセルの救
済方法に係り、上記正規メモリセル領域及び上記冗長メ
モリセル領域に関する上記テストの結果に基づいて、上
記正規メモリセル領域の欠陥を有するメモリセル列又は
メモリセル行を上記冗長メモリセル列又は上記冗長メモ
リセル行に置換するとともに、置換済みの上記冗長メモ
リセル列又は上記冗長メモリセル行が上記冗長メモリセ
ル領域に関する上記テストにおいて欠陥を有する上記冗
長メモリセル列又は上記冗長メモリセル行と判断される
ように設定することを特徴としている。
【００３０】また、請求項８記載の発明は、請求項７記
載のメモリセルの救済方法に係り、上記設定は、上記冗
長メモリセル領域に関する上記テストにおいて、置換済
みの上記冗長メモリセル列又は上記冗長メモリセル行の
対応するワード線又は対応するビット線が非選択状態と
なるように行うことを特徴としている。
載のメモリセルの救済方法に係り、上記設定は、上記冗
長メモリセル領域に関する上記テストにおいて、置換済
みの上記冗長メモリセル列又は上記冗長メモリセル行の
対応するワード線又は対応するビット線が非選択状態と
なるように行うことを特徴としている。
【００３１】また、請求項９記載の発明は、請求項７又
は８記載のメモリセルの救済方法に係り、上記設定は、
上記冗長メモリセル領域に関する上記テストにおいて、
上記メモリセル・アレイに書き込み又は読み出しをされ
るデータが入出力される入出力回路の出力端子をハイイ
ンピーダンス状態とさせるように行うことを特徴として
いる。
は８記載のメモリセルの救済方法に係り、上記設定は、
上記冗長メモリセル領域に関する上記テストにおいて、
上記メモリセル・アレイに書き込み又は読み出しをされ
るデータが入出力される入出力回路の出力端子をハイイ
ンピーダンス状態とさせるように行うことを特徴として
いる。
【００３２】また、請求項１０記載の発明は、所定の記
憶容量に対応した複数のメモリセルがマトリックス状に
配置された正規メモリセル領域と、少なくとも複数の冗
長メモリセル列及び複数の冗長メモリセル行のいずれか
一方により構成される冗長メモリセル領域とを備えてな
るメモリセル・アレイを有する半導体装置の上記正規メ
モリセル領域及び上記冗長メモリセル領域に関して欠陥
の有無をテストし、上記正規メモリセル領域の欠陥を有
するメモリセル列又はメモリセル行を上記冗長メモリセ
ル列又は上記冗長メモリセル行に置換するメモリセルの
救済方法に係り、上記正規メモリセル領域及び上記冗長
メモリセル領域に関する上記テストの結果に基づいて、
上記正規メモリセル領域の欠陥を有するメモリセル列又
はメモリセル行を上記冗長メモリセル列又は上記冗長メ
モリセル行に置換するとともに、少なくとも上記複数の
冗長メモリセル列及び複数の冗長メモリセル行のいずれ
か一方ごとに、置換済みであるか否かに対応したデータ
を上記半導体記憶装置内部に設けられた記憶手段に記憶
し、上記冗長メモリセル領域に関する上記テストにおい
ては、上記記憶手段に記憶されたデータに基づいて、上
記冗長メモリセル領域を構成する複数の冗長メモリセル
列又は複数の冗長メモリセル行のうち、置換済みの上記
冗長メモリセル列又は上記冗長メモリセル行以外につい
て上記テストを行うことを特徴としている。
憶容量に対応した複数のメモリセルがマトリックス状に
配置された正規メモリセル領域と、少なくとも複数の冗
長メモリセル列及び複数の冗長メモリセル行のいずれか
一方により構成される冗長メモリセル領域とを備えてな
るメモリセル・アレイを有する半導体装置の上記正規メ
モリセル領域及び上記冗長メモリセル領域に関して欠陥
の有無をテストし、上記正規メモリセル領域の欠陥を有
するメモリセル列又はメモリセル行を上記冗長メモリセ
ル列又は上記冗長メモリセル行に置換するメモリセルの
救済方法に係り、上記正規メモリセル領域及び上記冗長
メモリセル領域に関する上記テストの結果に基づいて、
上記正規メモリセル領域の欠陥を有するメモリセル列又
はメモリセル行を上記冗長メモリセル列又は上記冗長メ
モリセル行に置換するとともに、少なくとも上記複数の
冗長メモリセル列及び複数の冗長メモリセル行のいずれ
か一方ごとに、置換済みであるか否かに対応したデータ
を上記半導体記憶装置内部に設けられた記憶手段に記憶
し、上記冗長メモリセル領域に関する上記テストにおい
ては、上記記憶手段に記憶されたデータに基づいて、上
記冗長メモリセル領域を構成する複数の冗長メモリセル
列又は複数の冗長メモリセル行のうち、置換済みの上記
冗長メモリセル列又は上記冗長メモリセル行以外につい
て上記テストを行うことを特徴としている。
【００３３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 まず、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例である半導体記憶装置の構
成を示すブロック図である。この図において、図１１の
各部に対応する部分には同一の符号を付け、その説明を
省略する。この図に示す半導体記憶装置においては、図
１１に示すカラム・冗長デコーダ群３及びロウ・冗長デ
コーダ群５に換えて、カラム・冗長デコーダ群３１及び
ロウ・冗長デコーダ群３２が新たに設けられている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 まず、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例である半導体記憶装置の構
成を示すブロック図である。この図において、図１１の
各部に対応する部分には同一の符号を付け、その説明を
省略する。この図に示す半導体記憶装置においては、図
１１に示すカラム・冗長デコーダ群３及びロウ・冗長デ
コーダ群５に換えて、カラム・冗長デコーダ群３１及び
ロウ・冗長デコーダ群３２が新たに設けられている。
【００３４】カラム・冗長デコーダ群３１は、冗長メモ
リセル領域１ｂを構成するｍ個の冗長メモリセル列に対
応して設けられたｍ個のカラム・冗長デコーダ３３１〜
３３ ｍを有する。各カラム・冗長デコーダ３３１〜３３
ｍは、コントローラ６から供給される、テスト信号ＴＥ
ＳＴ、プリチャージ信号／ＰＲＥＣ及びリセット信号／
ＲＥＳＥＴＣ、並びに内部アドレスＡ０〜Ａｋに基づい
て、対応する冗長メモリセル列に対して配線されたビッ
ト線を選択状態とするためのｍ個のカラム冗長選択信号
ＣＲＳ１〜ＣＲＳｍを各々出力する。ロウ・冗長デコー
ダ群３２は、冗長メモリセル領域１ｃを構成するｎ個の
冗長メモリセル行に対応して設けられたｎ個のロウ・冗
長デコーダ３４１〜３４ｎを有する。各ロウ・冗長デコ
ーダ３４ １〜３４ｎは、コントローラ６から供給され
る、テスト信号ＴＥＳＴ、プリチャージ信号／ＰＲＥＲ
及びリセット信号／ＲＥＳＥＴＲ、並びにｋビット（ｋ
は自然数）の内部アドレスＡ０〜Ａｋに基づいて、対応
する冗長メモリセル行に対して配線されたワード線を選
択状態とするためのｍ個のロウ冗長選択信号ＲＲＳ１〜
ＲＲＳｎを各々出力する。
リセル領域１ｂを構成するｍ個の冗長メモリセル列に対
応して設けられたｍ個のカラム・冗長デコーダ３３１〜
３３ ｍを有する。各カラム・冗長デコーダ３３１〜３３
ｍは、コントローラ６から供給される、テスト信号ＴＥ
ＳＴ、プリチャージ信号／ＰＲＥＣ及びリセット信号／
ＲＥＳＥＴＣ、並びに内部アドレスＡ０〜Ａｋに基づい
て、対応する冗長メモリセル列に対して配線されたビッ
ト線を選択状態とするためのｍ個のカラム冗長選択信号
ＣＲＳ１〜ＣＲＳｍを各々出力する。ロウ・冗長デコー
ダ群３２は、冗長メモリセル領域１ｃを構成するｎ個の
冗長メモリセル行に対応して設けられたｎ個のロウ・冗
長デコーダ３４１〜３４ｎを有する。各ロウ・冗長デコ
ーダ３４ １〜３４ｎは、コントローラ６から供給され
る、テスト信号ＴＥＳＴ、プリチャージ信号／ＰＲＥＲ
及びリセット信号／ＲＥＳＥＴＲ、並びにｋビット（ｋ
は自然数）の内部アドレスＡ０〜Ａｋに基づいて、対応
する冗長メモリセル行に対して配線されたワード線を選
択状態とするためのｍ個のロウ冗長選択信号ＲＲＳ１〜
ＲＲＳｎを各々出力する。
【００３５】次に、カラム・冗長デコーダ群３１を構成
するカラム冗長デコーダ３３１の構成について図２を参
照して説明する。この図において、図１２の各部に対応
する部分には同一の符号を付け、その説明を省略する。
この図に示すカラム冗長デコーダ３３１においては、図
１２に示すアドレスデコーダ１１に換えて、アドレスデ
コーダ３５が新たに設けられている。また、ＭＯＳトラ
ンジスタ１５２のゲートとＤＦＦ１９の出力端Ｑとの接
続点とアドレスデコーダ３５の第１の入力端とが接続さ
れている。ＤＦＦ１９は、イネーブルフューズ２１が切
断されており、"Ｌ"レベルのリセット信号／ＲＥＳＥＴ
Ｃが供給された場合には、対応する冗長メモリセル列が
既に置換済みであることを示す"Ｌ"レベルの置換済信号
／ＲＥＰ Ｃを出力する。置換済信号／ＲＥＰＣは、ロー
アクティブである。
するカラム冗長デコーダ３３１の構成について図２を参
照して説明する。この図において、図１２の各部に対応
する部分には同一の符号を付け、その説明を省略する。
この図に示すカラム冗長デコーダ３３１においては、図
１２に示すアドレスデコーダ１１に換えて、アドレスデ
コーダ３５が新たに設けられている。また、ＭＯＳトラ
ンジスタ１５２のゲートとＤＦＦ１９の出力端Ｑとの接
続点とアドレスデコーダ３５の第１の入力端とが接続さ
れている。ＤＦＦ１９は、イネーブルフューズ２１が切
断されており、"Ｌ"レベルのリセット信号／ＲＥＳＥＴ
Ｃが供給された場合には、対応する冗長メモリセル列が
既に置換済みであることを示す"Ｌ"レベルの置換済信号
／ＲＥＰ Ｃを出力する。置換済信号／ＲＥＰＣは、ロー
アクティブである。
【００３６】アドレスデコーダ３５は、半導体記憶装置
の電気的特性等を検査するプローブテスト工程の際に、
第１の入力端に"Ｈ"レベルの置換済信号／ＲＥＰＣが、
第２の入力端に"Ｈ"レベルのテスト信号ＴＥＳＴが各々
供給されるとともに、その他の入力端にメモリセルアレ
イ１の冗長メモリセル領域１ｂにおける対応する冗長メ
モリセル列にそれ自体のアドレスとして設定されている
アドレスＡ０、Ａ１…、Ａｋが供給されると、"Ｈ"レベ
ルのプローブテスト工程時のカラム冗長選択信号ＴＣＲ
Ｓ１を出力する。一方、アドレスデコーダ３５は、上記
プローブテスト工程の際に、第１の入力端に"Ｌ"レベル
の置換済信号／ＲＥＰＣが、第２の入力端に"Ｈ"レベル
のテスト信号ＴＥＳＴが各々供給されるとともに、その
他の入力端にメモリセルアレイ１の冗長メモリセル領域
１ｂにおける対応する冗長メモリセル列にそれ自体のア
ドレスとして設定されているアドレスＡ０、Ａ１…、Ａ
ｋが供給されると、"Ｌ"レベルのプローブテスト工程時
のカラム冗長選択信号ＴＣＲＳ１を出力する。なお、カ
ラム冗長デコーダ３３２〜３３ｍの構成及びロウ・冗長
デコーダ群３２を構成するロウ冗長デコーダ３４１〜３
４ｎの構成については、入出力される信号や各構成要素
の個数が異なる以外はカラム冗長デコーダ３３１の構成
と略同一であるので、その説明を省略する。
の電気的特性等を検査するプローブテスト工程の際に、
第１の入力端に"Ｈ"レベルの置換済信号／ＲＥＰＣが、
第２の入力端に"Ｈ"レベルのテスト信号ＴＥＳＴが各々
供給されるとともに、その他の入力端にメモリセルアレ
イ１の冗長メモリセル領域１ｂにおける対応する冗長メ
モリセル列にそれ自体のアドレスとして設定されている
アドレスＡ０、Ａ１…、Ａｋが供給されると、"Ｈ"レベ
ルのプローブテスト工程時のカラム冗長選択信号ＴＣＲ
Ｓ１を出力する。一方、アドレスデコーダ３５は、上記
プローブテスト工程の際に、第１の入力端に"Ｌ"レベル
の置換済信号／ＲＥＰＣが、第２の入力端に"Ｈ"レベル
のテスト信号ＴＥＳＴが各々供給されるとともに、その
他の入力端にメモリセルアレイ１の冗長メモリセル領域
１ｂにおける対応する冗長メモリセル列にそれ自体のア
ドレスとして設定されているアドレスＡ０、Ａ１…、Ａ
ｋが供給されると、"Ｌ"レベルのプローブテスト工程時
のカラム冗長選択信号ＴＣＲＳ１を出力する。なお、カ
ラム冗長デコーダ３３２〜３３ｍの構成及びロウ・冗長
デコーダ群３２を構成するロウ冗長デコーダ３４１〜３
４ｎの構成については、入出力される信号や各構成要素
の個数が異なる以外はカラム冗長デコーダ３３１の構成
と略同一であるので、その説明を省略する。
【００３７】次に、上記構成の半導体記憶装置の動作に
ついて説明する。まず、前提として、ｍ＝ｎ＝１０、す
なわち、冗長メモリセル列が１０列であり、冗長メモリ
セル行が１０行であるとする。そして、１０列の冗長メ
モリセル列及び１０行の冗長メモリセル行は、高温時の
テストにて欠陥と判定されたメモリセル又は低温時のテ
ストにて欠陥と判定されたメモリセルを各々救済するた
めとして特に割り当てることなく、すべてをまず高温時
のテストにて欠陥と判定されたメモリセルを救済するた
めに用いた後、残ったものを低温時のテストにて欠陥と
判定されたメモリセルを救済するために用いるものとす
る。また、初期状態として、カラム・冗長デコーダ群３
１を構成するカラム冗長デコーダ３３１〜３３ｍ及びロ
ウ・冗長デコーダ群３２を構成するロウ冗長デコーダ３
４１〜３４ｎにおいては、イネーブルフューズ及びアド
レスフューズは、いずれも未切断の状態であるとする。
ついて説明する。まず、前提として、ｍ＝ｎ＝１０、す
なわち、冗長メモリセル列が１０列であり、冗長メモリ
セル行が１０行であるとする。そして、１０列の冗長メ
モリセル列及び１０行の冗長メモリセル行は、高温時の
テストにて欠陥と判定されたメモリセル又は低温時のテ
ストにて欠陥と判定されたメモリセルを各々救済するた
めとして特に割り当てることなく、すべてをまず高温時
のテストにて欠陥と判定されたメモリセルを救済するた
めに用いた後、残ったものを低温時のテストにて欠陥と
判定されたメモリセルを救済するために用いるものとす
る。また、初期状態として、カラム・冗長デコーダ群３
１を構成するカラム冗長デコーダ３３１〜３３ｍ及びロ
ウ・冗長デコーダ群３２を構成するロウ冗長デコーダ３
４１〜３４ｎにおいては、イネーブルフューズ及びアド
レスフューズは、いずれも未切断の状態であるとする。
【００３８】次に、上記構成の半導体記憶装置のプロー
ブテスト工程及び動作について説明する。なお、プロー
ブテスト工程のフローの概略については、従来と同様で
あるので、図１３を流用して説明する。まず、半導体記
憶装置が多数形成された半導体ウェハをデータ保持時間
が規格よりも短い欠陥メモリセルが発生しやすい高温下
において、メモリセル・アレイ１の正規メモリセル領域
１ａに所定のテスト情報を供給して電気的特性テストを
行う（ステップＳＡ１）。
ブテスト工程及び動作について説明する。なお、プロー
ブテスト工程のフローの概略については、従来と同様で
あるので、図１３を流用して説明する。まず、半導体記
憶装置が多数形成された半導体ウェハをデータ保持時間
が規格よりも短い欠陥メモリセルが発生しやすい高温下
において、メモリセル・アレイ１の正規メモリセル領域
１ａに所定のテスト情報を供給して電気的特性テストを
行う（ステップＳＡ１）。
【００３９】次に、上記半導体ウェハを上記高温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ１と同様の電気的特性テストを行う（ステップＳＡ
２）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ３３１の動作について、図２に示す回路図及
び図３に示すタイミング・チャートを参照して説明す
る。まず、図３（１）に示すように、テスト信号ＴＥＳ
Ｔを"Ｈ"レベルに設定した後、図３（２）に示すよう
に、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベル
とする。これにより、インバータ２３がリセット信号／
ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、１
７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラン
ジスタ１５３、１７０〜１７ｋは、各々オンする。今の
場合、イネーブルフューズ２１及びアドレスフューズ２
２０〜２２ｋは、いずれも未切断のままである。したが
って、ＤＦＦ１９及び２００〜２０ｋの入力端Ｄには、
いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベルの電圧
が印加される。これにより、"Ｌ"レベルのリセット信号
／ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９及び２００〜２０ｋは、イネーブルフューズ２１及び
アドレスフューズ２２０〜２２ｋの未切断の状態、すな
わち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ
１９は、図３（３）に示すように、"Ｈ"レベルの置換済
信号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２の
ゲート及びアドレスデコーダ３５の第１の入力端に供給
する。一方、ＤＦＦ２００〜２０ｋは、いずれも"Ｈ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８０〜１８ｋの第２の入力端に供給する。
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ１と同様の電気的特性テストを行う（ステップＳＡ
２）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ３３１の動作について、図２に示す回路図及
び図３に示すタイミング・チャートを参照して説明す
る。まず、図３（１）に示すように、テスト信号ＴＥＳ
Ｔを"Ｈ"レベルに設定した後、図３（２）に示すよう
に、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベル
とする。これにより、インバータ２３がリセット信号／
ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、１
７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラン
ジスタ１５３、１７０〜１７ｋは、各々オンする。今の
場合、イネーブルフューズ２１及びアドレスフューズ２
２０〜２２ｋは、いずれも未切断のままである。したが
って、ＤＦＦ１９及び２００〜２０ｋの入力端Ｄには、
いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベルの電圧
が印加される。これにより、"Ｌ"レベルのリセット信号
／ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９及び２００〜２０ｋは、イネーブルフューズ２１及び
アドレスフューズ２２０〜２２ｋの未切断の状態、すな
わち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ
１９は、図３（３）に示すように、"Ｈ"レベルの置換済
信号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２の
ゲート及びアドレスデコーダ３５の第１の入力端に供給
する。一方、ＤＦＦ２００〜２０ｋは、いずれも"Ｈ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８０〜１８ｋの第２の入力端に供給する。
【００４０】次に、図３（４）に示すように、プリチャ
ージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図３（５）
に示すように、このカラム・冗長デコーダ３３１に対応
する冗長メモリセル列にそれ自体のアドレスとして設定
されているアドレスＡ０、Ａ １…、Ａｋを供給する。こ
れにより、アドレスデコーダ３５は、第１の入力端に"
Ｈ"レベルの置換済信号／ＲＥＰＣが、第２の入力端に"
Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されている
ので、図３（６）に示すように、"Ｈ"レベルのカラム冗
長選択信号ＴＣＲＳ１を出力する。一方、カラム冗長選
択信号出力回路１２は、第１の入力端に"Ｈ"レベルのテ
スト信号ＴＥＳＴが供給されているので、図３（７）に
示すように、"Ｌ"レベルのカラム冗長選択信号ＮＣＲＳ
１を出力している。したがって、オアゲート１３は、図
３（８）に示すように、"Ｈ"レベルのカラム冗長選択信
号ＣＲＳ１を出力する。これにより、対応する冗長メモ
リセル列に対して配線されたビット線に接続された図示
せぬセンスアンプが選択状態となるので、当該冗長メモ
リセル列を構成する複数個の冗長メモリセルの電気的特
性テストが可能となる。なお、図３（５）において、斜
線部分は、"Ｈ"レベル又は"Ｌ"レベルのいずれでも良い
ことを示している。
ージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図３（５）
に示すように、このカラム・冗長デコーダ３３１に対応
する冗長メモリセル列にそれ自体のアドレスとして設定
されているアドレスＡ０、Ａ １…、Ａｋを供給する。こ
れにより、アドレスデコーダ３５は、第１の入力端に"
Ｈ"レベルの置換済信号／ＲＥＰＣが、第２の入力端に"
Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されている
ので、図３（６）に示すように、"Ｈ"レベルのカラム冗
長選択信号ＴＣＲＳ１を出力する。一方、カラム冗長選
択信号出力回路１２は、第１の入力端に"Ｈ"レベルのテ
スト信号ＴＥＳＴが供給されているので、図３（７）に
示すように、"Ｌ"レベルのカラム冗長選択信号ＮＣＲＳ
１を出力している。したがって、オアゲート１３は、図
３（８）に示すように、"Ｈ"レベルのカラム冗長選択信
号ＣＲＳ１を出力する。これにより、対応する冗長メモ
リセル列に対して配線されたビット線に接続された図示
せぬセンスアンプが選択状態となるので、当該冗長メモ
リセル列を構成する複数個の冗長メモリセルの電気的特
性テストが可能となる。なお、図３（５）において、斜
線部分は、"Ｈ"レベル又は"Ｌ"レベルのいずれでも良い
ことを示している。
【００４１】次に、ステップＳＡ１における正規メモリ
セルのテスト結果及びステップＳＡ２における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ３３１〜３３ｍ及びロウ・冗長デコーダ
３４１〜３４ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ３）。すなわち、高温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、冗長メモリセルのテストの結果欠陥メモリセルを
含まずに使用可能（パス（pass））と判断されたものの
いずれかと置換するためのトリミングデータを作成す
る。同様にして、冗長メモリセル領域１ｃを構成する１
０行の冗長メモリセル行に対するトリミングデータも作
成する。
セルのテスト結果及びステップＳＡ２における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ３３１〜３３ｍ及びロウ・冗長デコーダ
３４１〜３４ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ３）。すなわち、高温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、冗長メモリセルのテストの結果欠陥メモリセルを
含まずに使用可能（パス（pass））と判断されたものの
いずれかと置換するためのトリミングデータを作成す
る。同様にして、冗長メモリセル領域１ｃを構成する１
０行の冗長メモリセル行に対するトリミングデータも作
成する。
【００４２】この例では、ステップＳＡ２におけるテス
トの結果、冗長メモリセル領域１ｂを構成する１０列の
冗長メモリセル列のすべてが使用可能（パス（pass））
と判断されたものとし、そのうち、４列をステップＳＡ
１におけるテストの結果、欠陥であると判定されたメモ
リセルを含む４列の正規メモリセル列と置換するものと
する。同様に、ステップＳＡ２におけるテストの結果、
冗長メモリセル領域１ｃを構成する１０行の冗長メモリ
セル行のすべてが使用可能（パス（pass））と判断され
たものとし、そのうち、５行をステップＳＡ１における
テストの結果、欠陥であると判定されたメモリセルを含
む５行の正規メモリセル行と置換するものとする。次
に、ステップＳＡ３の処理で作成したトリミングデータ
に基づいて、レーザを用いてカラム・冗長デコーダ３３
１〜３３ｍ及びロウ・冗長デコーダ３４１〜３４ｎのイ
ネーブルフューズ及びアドレスフューズのいずれかを切
断するトリミングを行う（ステップＳＡ４）。ここで、
図４にトリミングした結果の一例を示す。図４の例で
は、イネーブルフューズ２１と、アドレスフューズ２２
０〜２２ ｋのうち、アドレスフューズ２２１及び２２２
が切断されている。
トの結果、冗長メモリセル領域１ｂを構成する１０列の
冗長メモリセル列のすべてが使用可能（パス（pass））
と判断されたものとし、そのうち、４列をステップＳＡ
１におけるテストの結果、欠陥であると判定されたメモ
リセルを含む４列の正規メモリセル列と置換するものと
する。同様に、ステップＳＡ２におけるテストの結果、
冗長メモリセル領域１ｃを構成する１０行の冗長メモリ
セル行のすべてが使用可能（パス（pass））と判断され
たものとし、そのうち、５行をステップＳＡ１における
テストの結果、欠陥であると判定されたメモリセルを含
む５行の正規メモリセル行と置換するものとする。次
に、ステップＳＡ３の処理で作成したトリミングデータ
に基づいて、レーザを用いてカラム・冗長デコーダ３３
１〜３３ｍ及びロウ・冗長デコーダ３４１〜３４ｎのイ
ネーブルフューズ及びアドレスフューズのいずれかを切
断するトリミングを行う（ステップＳＡ４）。ここで、
図４にトリミングした結果の一例を示す。図４の例で
は、イネーブルフューズ２１と、アドレスフューズ２２
０〜２２ ｋのうち、アドレスフューズ２２１及び２２２
が切断されている。
【００４３】次に、上記半導体ウェハをコンタクトが不
良な欠陥メモリセルが発生しやすい低温下において、メ
モリセル・アレイ１の正規メモリセル領域１ａに所定の
テスト情報を供給して電気的特性テストを行う（ステッ
プＳＡ５）。次に、上記半導体ウェハを上記低温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ５と同様の電気的特性テストを行う（ステップＳＡ
６）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ３３１の動作について、図４に示す回路図及
び図５に示すタイミング・チャートを参照して説明す
る。まず、図５（１）に示すように、テスト信号ＴＥＳ
Ｔを"Ｈ"レベルに設定した後、図５（２）に示すよう
に、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベル
とする。これにより、インバータ２３がリセット信号／
ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、１
７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラン
ジスタ１５３、１７０〜１７ｋは、各々オンする。今の
場合、イネーブルフューズ２１と、アドレスフューズ２
２０〜２２ｋのうち、アドレスフューズ２２１及び２２
２が切断されている。したがって、ＤＦＦ１９、２０１
及び２０２の入力端Ｄには、いずれも"Ｌ"レベルの電圧
が印加され、ＤＦＦ２００、２０３〜２０ｋの入力端Ｄ
には、いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベル
の電圧が印加される。
良な欠陥メモリセルが発生しやすい低温下において、メ
モリセル・アレイ１の正規メモリセル領域１ａに所定の
テスト情報を供給して電気的特性テストを行う（ステッ
プＳＡ５）。次に、上記半導体ウェハを上記低温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ５と同様の電気的特性テストを行う（ステップＳＡ
６）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ３３１の動作について、図４に示す回路図及
び図５に示すタイミング・チャートを参照して説明す
る。まず、図５（１）に示すように、テスト信号ＴＥＳ
Ｔを"Ｈ"レベルに設定した後、図５（２）に示すよう
に、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベル
とする。これにより、インバータ２３がリセット信号／
ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、１
７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラン
ジスタ１５３、１７０〜１７ｋは、各々オンする。今の
場合、イネーブルフューズ２１と、アドレスフューズ２
２０〜２２ｋのうち、アドレスフューズ２２１及び２２
２が切断されている。したがって、ＤＦＦ１９、２０１
及び２０２の入力端Ｄには、いずれも"Ｌ"レベルの電圧
が印加され、ＤＦＦ２００、２０３〜２０ｋの入力端Ｄ
には、いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベル
の電圧が印加される。
【００４４】これにより、"Ｌ"レベルのリセット信号／
ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９、２０１及び２０２は、イネーブルフューズ２１、ア
ドレスフューズ２２１及び２２２の切断の状態、すなわ
ち、"Ｌ"レベルを取り込み保持する。一方、"Ｌ"レベル
のリセット信号／ＲＥＳＥＴＣによりイネーブル状態と
なったＤＦＦ２００、２０３〜２０ｋは、アドレスフュ
ーズ２２０、２２３〜２２ｋの未切断の状態、すなわ
ち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ１
９は、図５（３）に示すように、"Ｌ"レベルの置換済信
号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２のゲ
ート及びアドレスデコーダ３５の第１の入力端に供給す
る。一方、ＤＦＦ２０１及び２０２は、いずれも"Ｌ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８１及び１８２の第２の入力端に供給する。ま
た、ＤＦＦ２００、２０３〜２０ｋは、いずれも"Ｈ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８０、１８３〜１８ｋの第２の入力端に供給す
る。
ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９、２０１及び２０２は、イネーブルフューズ２１、ア
ドレスフューズ２２１及び２２２の切断の状態、すなわ
ち、"Ｌ"レベルを取り込み保持する。一方、"Ｌ"レベル
のリセット信号／ＲＥＳＥＴＣによりイネーブル状態と
なったＤＦＦ２００、２０３〜２０ｋは、アドレスフュ
ーズ２２０、２２３〜２２ｋの未切断の状態、すなわ
ち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ１
９は、図５（３）に示すように、"Ｌ"レベルの置換済信
号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２のゲ
ート及びアドレスデコーダ３５の第１の入力端に供給す
る。一方、ＤＦＦ２０１及び２０２は、いずれも"Ｌ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８１及び１８２の第２の入力端に供給する。ま
た、ＤＦＦ２００、２０３〜２０ｋは、いずれも"Ｈ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８０、１８３〜１８ｋの第２の入力端に供給す
る。
【００４５】次に、図５（４）に示すように、プリチャ
ージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図５（５）
に示すように、このカラム・冗長デコーダ３３１に対応
する冗長メモリセル列にそれ自体のアドレスとして設定
されているアドレスＡ０、Ａ １…、Ａｋを供給する。こ
れにより、アドレスデコーダ３５は、第１の入力端に"
Ｌ"レベルの置換済信号／ＲＥＰＣが、第２の入力端に"
Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されている
ので、図５（６）に示すように、カラム冗長選択信号Ｔ
ＣＲＳ１を"Ｌ"レベルのまま出力する。一方、カラム冗
長選択信号出力回路１２は、第１の入力端に"Ｈ"レベル
のテスト信号ＴＥＳＴが供給されているので、図５
（７）に示すように、"Ｌ"レベルのカラム冗長選択信号
ＮＣＲＳ１を出力している。したがって、オアゲート１
３は、いずれも"Ｌ"レベルのカラム冗長選択信号ＴＣＲ
Ｓ１及びＮＣＲＳ１が供給されるので、図５（８）に示
すように、カラム冗長選択信号ＣＲＳ１を"Ｌ"レベルの
まま出力する。これにより、対応する冗長メモリセル列
に対して配線されたビット線に接続された図示せぬセン
スアンプが選択状態とはならない。したがって、当該冗
長メモリセル列を構成する複数個の冗長メモリセルの電
気的特性テストのテスト結果は、実際には、上記したス
テップＳＡ２のテストにおいて使用可能（パス（pas
s））と判断されているが、ステップＳＡ６のテストで
は使用不能（フェイル（fail））と判断されることにな
る。なお、図５（５）において、斜線部分は、"Ｈ"レベ
ル又は"Ｌ"レベルのいずれでも良いことを示している。
ージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図５（５）
に示すように、このカラム・冗長デコーダ３３１に対応
する冗長メモリセル列にそれ自体のアドレスとして設定
されているアドレスＡ０、Ａ １…、Ａｋを供給する。こ
れにより、アドレスデコーダ３５は、第１の入力端に"
Ｌ"レベルの置換済信号／ＲＥＰＣが、第２の入力端に"
Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されている
ので、図５（６）に示すように、カラム冗長選択信号Ｔ
ＣＲＳ１を"Ｌ"レベルのまま出力する。一方、カラム冗
長選択信号出力回路１２は、第１の入力端に"Ｈ"レベル
のテスト信号ＴＥＳＴが供給されているので、図５
（７）に示すように、"Ｌ"レベルのカラム冗長選択信号
ＮＣＲＳ１を出力している。したがって、オアゲート１
３は、いずれも"Ｌ"レベルのカラム冗長選択信号ＴＣＲ
Ｓ１及びＮＣＲＳ１が供給されるので、図５（８）に示
すように、カラム冗長選択信号ＣＲＳ１を"Ｌ"レベルの
まま出力する。これにより、対応する冗長メモリセル列
に対して配線されたビット線に接続された図示せぬセン
スアンプが選択状態とはならない。したがって、当該冗
長メモリセル列を構成する複数個の冗長メモリセルの電
気的特性テストのテスト結果は、実際には、上記したス
テップＳＡ２のテストにおいて使用可能（パス（pas
s））と判断されているが、ステップＳＡ６のテストで
は使用不能（フェイル（fail））と判断されることにな
る。なお、図５（５）において、斜線部分は、"Ｈ"レベ
ル又は"Ｌ"レベルのいずれでも良いことを示している。
【００４６】次に、ステップＳＡ５における正規メモリ
セルのテスト結果及びステップＳＡ６における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ３３１〜３３ｍ及びロウ・冗長デコーダ
３４１〜３４ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ７）。すなわち、低温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、低温時における冗長メモリセルのテストの結果欠
陥メモリセルを含まずに使用可能（パス（pass））と判
断されたもののいずれかと置換するためのトリミングデ
ータを作成する。同様にして、冗長メモリセル領域１ｃ
を構成する１０行の冗長メモリセル行に対するトリミン
グデータも作成する。次に、ステップＳＡ７の処理で作
成したトリミングデータに基づいて、レーザを用いてカ
ラム・冗長デコーダ３３１〜３３ｍ及びロウ・冗長デコ
ーダ３４１〜３４ｎのイネーブルヒューズ及びアドレス
フューズのいずれかを切断するトリミングを行った後
（ステップＳＡ８）、一連の処理を終了する。
セルのテスト結果及びステップＳＡ６における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ３３１〜３３ｍ及びロウ・冗長デコーダ
３４１〜３４ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ７）。すなわち、低温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、低温時における冗長メモリセルのテストの結果欠
陥メモリセルを含まずに使用可能（パス（pass））と判
断されたもののいずれかと置換するためのトリミングデ
ータを作成する。同様にして、冗長メモリセル領域１ｃ
を構成する１０行の冗長メモリセル行に対するトリミン
グデータも作成する。次に、ステップＳＡ７の処理で作
成したトリミングデータに基づいて、レーザを用いてカ
ラム・冗長デコーダ３３１〜３３ｍ及びロウ・冗長デコ
ーダ３４１〜３４ｎのイネーブルヒューズ及びアドレス
フューズのいずれかを切断するトリミングを行った後
（ステップＳＡ８）、一連の処理を終了する。
【００４７】今、ステップＳＡ６におけるテストの結
果、冗長メモリセル領域１ｂを構成する１０列の冗長メ
モリセル列のうち、６列の冗長メモリセル列が使用可能
（パス（pass））と判断され、残り４列の冗長メモリセ
ル列が使用不能（フェイル（fail））と判断されたとす
る。この例では、この使用不能（フェイル（fail））と
判断された４列の冗長メモリセル列は、実際には、ステ
ップＳＡ２におけるテストの結果使用可能（パス（pas
s））と判断されているが、既にステップＳＡ４の処理
において、高温時における正規メモリセルのテストの結
果欠陥であると判定されたメモリセルを含む４列の正規
メモリセル列と置換されているので、使用不能（フェイ
ル（fail））と判断されるに過ぎない。同様に、今、ス
テップＳＡ６におけるテストの結果、冗長メモリセル領
域１ｃを構成する１０行の冗長メモリセル行のうち、５
行の冗長メモリセル行が使用可能（パス（pass））と判
断され、残り５行の冗長メモリセル行が使用不能（フェ
イル（fail））と判断されたとする。この例では、この
使用不能（フェイル（fail））と判断された５行の冗長
メモリセル行は、実際には、ステップＳＡ２におけるテ
ストの結果使用可能（パス（pass））と判断されている
が、既にステップＳＡ４の処理において、高温時におけ
る正規メモリセルのテストの結果欠陥であると判定され
たメモリセルを含む５行の正規メモリセル行と置換され
ているので、使用不能（フェイル（fail））と判断され
るに過ぎない。
果、冗長メモリセル領域１ｂを構成する１０列の冗長メ
モリセル列のうち、６列の冗長メモリセル列が使用可能
（パス（pass））と判断され、残り４列の冗長メモリセ
ル列が使用不能（フェイル（fail））と判断されたとす
る。この例では、この使用不能（フェイル（fail））と
判断された４列の冗長メモリセル列は、実際には、ステ
ップＳＡ２におけるテストの結果使用可能（パス（pas
s））と判断されているが、既にステップＳＡ４の処理
において、高温時における正規メモリセルのテストの結
果欠陥であると判定されたメモリセルを含む４列の正規
メモリセル列と置換されているので、使用不能（フェイ
ル（fail））と判断されるに過ぎない。同様に、今、ス
テップＳＡ６におけるテストの結果、冗長メモリセル領
域１ｃを構成する１０行の冗長メモリセル行のうち、５
行の冗長メモリセル行が使用可能（パス（pass））と判
断され、残り５行の冗長メモリセル行が使用不能（フェ
イル（fail））と判断されたとする。この例では、この
使用不能（フェイル（fail））と判断された５行の冗長
メモリセル行は、実際には、ステップＳＡ２におけるテ
ストの結果使用可能（パス（pass））と判断されている
が、既にステップＳＡ４の処理において、高温時におけ
る正規メモリセルのテストの結果欠陥であると判定され
たメモリセルを含む５行の正規メモリセル行と置換され
ているので、使用不能（フェイル（fail））と判断され
るに過ぎない。
【００４８】このように、この例の構成によれば、実際
には、２回目の冗長メモリセルのテストの結果、使用可
能（パス（pass））と判断されるような冗長メモリセル
列や冗長メモリセル行であっても、既に欠陥と判定され
たメモリセルを含む、正規メモリセル列や正規メモリセ
ル行と置換されたものについては、そのテストの際
に、"Ｌ"レベルの置換済信号／ＲＥＰＣを出力すること
により、"Ｌ"レベルのカラム冗長選択信号ＴＣＲＳ１を
出力させ、結果的に当該冗長メモリセル列や冗長メモリ
セル行のテスト結果が使用不能（フェイル（fail））と
判断されるようにしている。これにより、冗長メモリセ
ル列及び冗長メモリセル行は、すべてをまず高温時にお
ける正規メモリセルのテストにて欠陥と判定されたメモ
リセルを救済するために用いた後、残ったものを低温時
における正規メモリセルのテストにて欠陥と判定された
メモリセルを救済するために用いることができる。この
場合、欠陥のある冗長メモリセルを含む冗長メモリセル
列及び冗長メモリセル行は、テスト結果が使用不能（フ
ェイル（fail））と判断されるのはもちろんである。
には、２回目の冗長メモリセルのテストの結果、使用可
能（パス（pass））と判断されるような冗長メモリセル
列や冗長メモリセル行であっても、既に欠陥と判定され
たメモリセルを含む、正規メモリセル列や正規メモリセ
ル行と置換されたものについては、そのテストの際
に、"Ｌ"レベルの置換済信号／ＲＥＰＣを出力すること
により、"Ｌ"レベルのカラム冗長選択信号ＴＣＲＳ１を
出力させ、結果的に当該冗長メモリセル列や冗長メモリ
セル行のテスト結果が使用不能（フェイル（fail））と
判断されるようにしている。これにより、冗長メモリセ
ル列及び冗長メモリセル行は、すべてをまず高温時にお
ける正規メモリセルのテストにて欠陥と判定されたメモ
リセルを救済するために用いた後、残ったものを低温時
における正規メモリセルのテストにて欠陥と判定された
メモリセルを救済するために用いることができる。この
場合、欠陥のある冗長メモリセルを含む冗長メモリセル
列及び冗長メモリセル行は、テスト結果が使用不能（フ
ェイル（fail））と判断されるのはもちろんである。
【００４９】したがって、従来のように、半導体ウェハ
の製造条件や統計的な要素の他、経験的な要素を含め
て、複数の冗長メモリセル列及び冗長メモリセル行を２
回のトリミングに割り当てる必要がないので、欠陥メモ
リセルの発生状況が半導体記憶装置の仕様、半導体ウェ
ハのロットや当該半導体ウェハを構成する半導体チップ
ごとに異なった場合であっても、予想外の欠陥メモリセ
ルの発生に対処することができ、最適なメモリセルの救
済ができる。また、従来のように、正常に動作するにも
かかわらず未使用のままとされる冗長メモリセル列や冗
長メモリセル行の数を減少させることができ、冗長メモ
リセルの使用効率を向上させることができる。これによ
り、不良品として廃棄しなければならない半導体チップ
の数を減少させることができ、半導体記憶装置の製品と
しての歩留まりを向上させることができる。この結果、
パターンの微細化とともに欠陥メモリセルが増加する傾
向にある現状にも充分に対処することができる。
の製造条件や統計的な要素の他、経験的な要素を含め
て、複数の冗長メモリセル列及び冗長メモリセル行を２
回のトリミングに割り当てる必要がないので、欠陥メモ
リセルの発生状況が半導体記憶装置の仕様、半導体ウェ
ハのロットや当該半導体ウェハを構成する半導体チップ
ごとに異なった場合であっても、予想外の欠陥メモリセ
ルの発生に対処することができ、最適なメモリセルの救
済ができる。また、従来のように、正常に動作するにも
かかわらず未使用のままとされる冗長メモリセル列や冗
長メモリセル行の数を減少させることができ、冗長メモ
リセルの使用効率を向上させることができる。これによ
り、不良品として廃棄しなければならない半導体チップ
の数を減少させることができ、半導体記憶装置の製品と
しての歩留まりを向上させることができる。この結果、
パターンの微細化とともに欠陥メモリセルが増加する傾
向にある現状にも充分に対処することができる。
【００５０】この点、上記プローブテスト工程に用いら
れるテスト装置を構成する記憶装置に各半導体記憶装置
の１回目のテスト結果を記憶しておき、２回目のトリミ
ングデータの作成時に１回目のテスト結果を読み出し、
１回目及び２回目両方のテスト結果に基づいて２回目の
トリミングデータを作成することが考えられる。しか
し、何万個もの半導体記憶装置のテスト結果を記憶する
ための大規模な記憶容量が必要であるとともに、そのテ
スト結果を読み出して当該半導体記憶装置と照合するの
にも時間がかかったり、その照合を実現するためのプロ
グラムを作成するのにも時間がかかってしまう。さら
に、この手法によれば、個々の半導体記憶装置ごとにシ
リアルに２回目のトリミングデータを作成しなければな
らず、時間がかかってしまう。これに対し、以上説明し
たこの例の構成によれば、２回目の冗長メモリセルのテ
ストにおいて結果的に１回目のテスト結果が反映される
ことになるので、複数個の半導体記憶装置をパラレルに
処理することができ、時間を短縮することができる。こ
れにより、上記プローブテスト工程全体の処理時間を上
記手法よりも短縮することができ、コストをダウンさせ
ることができる。
れるテスト装置を構成する記憶装置に各半導体記憶装置
の１回目のテスト結果を記憶しておき、２回目のトリミ
ングデータの作成時に１回目のテスト結果を読み出し、
１回目及び２回目両方のテスト結果に基づいて２回目の
トリミングデータを作成することが考えられる。しか
し、何万個もの半導体記憶装置のテスト結果を記憶する
ための大規模な記憶容量が必要であるとともに、そのテ
スト結果を読み出して当該半導体記憶装置と照合するの
にも時間がかかったり、その照合を実現するためのプロ
グラムを作成するのにも時間がかかってしまう。さら
に、この手法によれば、個々の半導体記憶装置ごとにシ
リアルに２回目のトリミングデータを作成しなければな
らず、時間がかかってしまう。これに対し、以上説明し
たこの例の構成によれば、２回目の冗長メモリセルのテ
ストにおいて結果的に１回目のテスト結果が反映される
ことになるので、複数個の半導体記憶装置をパラレルに
処理することができ、時間を短縮することができる。こ
れにより、上記プローブテスト工程全体の処理時間を上
記手法よりも短縮することができ、コストをダウンさせ
ることができる。
【００５１】Ｂ．第２の実施例
次に、この発明の第２の実施例について説明する。図６
は、この発明の第２の実施例である半導体記憶装置の構
成を示すブロック図である。この図において、図１の各
部に対応する部分には同一の符号を付け、その説明を省
略する。この図に示す半導体記憶装置においては、図１
に示すカラム・冗長デコーダ群３１及びロウ・冗長デコ
ーダ群３２に換えて、カラム・冗長デコーダ群４１及び
ロウ・冗長デコーダ群４２が新たに設けられている。ま
た、図６においては、３ステートバッファ４３が新たに
設けられている。
は、この発明の第２の実施例である半導体記憶装置の構
成を示すブロック図である。この図において、図１の各
部に対応する部分には同一の符号を付け、その説明を省
略する。この図に示す半導体記憶装置においては、図１
に示すカラム・冗長デコーダ群３１及びロウ・冗長デコ
ーダ群３２に換えて、カラム・冗長デコーダ群４１及び
ロウ・冗長デコーダ群４２が新たに設けられている。ま
た、図６においては、３ステートバッファ４３が新たに
設けられている。
【００５２】カラム・冗長デコーダ群４１は、冗長メモ
リセル領域１ｂを構成するｍ個の冗長メモリセル列に対
応して設けられたｍ個のカラム・冗長デコーダ４４１〜
４４ ｍを有する。各カラム・冗長デコーダ４４１〜４４
ｍは、コントローラ６から供給される、テスト信号ＴＥ
ＳＴ、プリチャージ信号／ＰＲＥＣ及びリセット信号／
ＲＥＳＥＴＣ、並びに内部アドレスＡ０〜Ａｋに基づい
て、対応する冗長メモリセル列に対して配線されたビッ
ト線を選択状態とするためのｍ個のカラム冗長選択信号
ＣＲＳ１〜ＣＲＳｍを各々出力する。また、各カラム・
冗長デコーダ４４１〜４４ｍは、上記プローブテスト工
程の際に、対応する冗長メモリセル列が既に欠陥と判定
されたメモリセルを含む正規メモリセル列と置換されて
いる場合には、その旨を示す"Ｈ"レベルのカラム冗長置
換済信号ＣＲＥＰ１〜ＣＲＥＰｍを３ステートバッファ
４３に供給する。
リセル領域１ｂを構成するｍ個の冗長メモリセル列に対
応して設けられたｍ個のカラム・冗長デコーダ４４１〜
４４ ｍを有する。各カラム・冗長デコーダ４４１〜４４
ｍは、コントローラ６から供給される、テスト信号ＴＥ
ＳＴ、プリチャージ信号／ＰＲＥＣ及びリセット信号／
ＲＥＳＥＴＣ、並びに内部アドレスＡ０〜Ａｋに基づい
て、対応する冗長メモリセル列に対して配線されたビッ
ト線を選択状態とするためのｍ個のカラム冗長選択信号
ＣＲＳ１〜ＣＲＳｍを各々出力する。また、各カラム・
冗長デコーダ４４１〜４４ｍは、上記プローブテスト工
程の際に、対応する冗長メモリセル列が既に欠陥と判定
されたメモリセルを含む正規メモリセル列と置換されて
いる場合には、その旨を示す"Ｈ"レベルのカラム冗長置
換済信号ＣＲＥＰ１〜ＣＲＥＰｍを３ステートバッファ
４３に供給する。
【００５３】ロウ・冗長デコーダ群４２は、冗長メモリ
セル領域１ｃを構成するｎ個の冗長メモリセル行に対応
して設けられたｎ個のロウ・冗長デコーダ４５１〜４５
ｎを有する。各ロウ・冗長デコーダ４５１〜４５ｎは、
コントローラ６から供給される、テスト信号ＴＥＳＴ、
プリチャージ信号／ＰＲＥＲ及びリセット信号／ＲＥＳ
ＥＴＲ、並びに上記内部アドレスＡ０〜Ａｋに基づい
て、対応する冗長メモリセル行に対して配線されたワー
ド線を選択状態とするためのｍ個のロウ冗長選択信号Ｒ
ＲＳ１〜ＲＲＳｎを各々出力する。また、各ロウ・冗長
デコーダ４５１〜４５ｎは、上記プローブテスト工程の
際に、対応する冗長メモリセル行が既に欠陥と判定され
たメモリセルを含む正規メモリセル行と置換されている
場合には、その旨を示す"Ｈ"レベルのロウ冗長置換済信
号ＲＲＥＰ１〜ＲＲＥＰｎを３ステートバッファ４３に
供給する。
セル領域１ｃを構成するｎ個の冗長メモリセル行に対応
して設けられたｎ個のロウ・冗長デコーダ４５１〜４５
ｎを有する。各ロウ・冗長デコーダ４５１〜４５ｎは、
コントローラ６から供給される、テスト信号ＴＥＳＴ、
プリチャージ信号／ＰＲＥＲ及びリセット信号／ＲＥＳ
ＥＴＲ、並びに上記内部アドレスＡ０〜Ａｋに基づい
て、対応する冗長メモリセル行に対して配線されたワー
ド線を選択状態とするためのｍ個のロウ冗長選択信号Ｒ
ＲＳ１〜ＲＲＳｎを各々出力する。また、各ロウ・冗長
デコーダ４５１〜４５ｎは、上記プローブテスト工程の
際に、対応する冗長メモリセル行が既に欠陥と判定され
たメモリセルを含む正規メモリセル行と置換されている
場合には、その旨を示す"Ｈ"レベルのロウ冗長置換済信
号ＲＲＥＰ１〜ＲＲＥＰｎを３ステートバッファ４３に
供給する。
【００５４】３ステートバッファ４３は、カラム・冗長
デコーダ４４１〜４４ｍから供給されるカラム冗長置換
済信号ＣＲＥＰ１〜ＣＲＥＰｍ及びロウ・冗長デコーダ
４５ １〜４５ｎから供給されるロウ冗長置換済信号ＲＲ
ＥＰ１〜ＲＲＥＰｎに基づいて、入出力回路８を構成す
るデータアンプから供給されるデータを、３ステート、
すなわち、"Ｈ"レベルの状態、"Ｌ"レベルの状態及びハ
イインピーダンス状態で出力する。すなわち、３ステー
トバッファ４３は、カラム冗長置換済信号ＣＲＥＰ１〜
ＣＲＥＰｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥ
Ｐｎのいずれもが"Ｌ"レベルである場合には、入出力回
路８を構成するデータアンプから供給されるデータをそ
の値に応じて"Ｈ"レベルの状態又は"Ｌ"レベルの状態で
出力する。一方、カラム冗長置換済信号ＣＲＥＰ１〜Ｃ
ＲＥＰｍ又はロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰ
ｎのいずれかが"Ｈ"レベルである場合には、３ステート
バッファ４３は、入出力回路８を構成するデータアンプ
から供給されるデータをハイインピーダンス状態で出力
する。なお、３ステートバッファ４３は、外部から供給
されるデータについてはそのまま入出力回路８に供給す
る。
デコーダ４４１〜４４ｍから供給されるカラム冗長置換
済信号ＣＲＥＰ１〜ＣＲＥＰｍ及びロウ・冗長デコーダ
４５ １〜４５ｎから供給されるロウ冗長置換済信号ＲＲ
ＥＰ１〜ＲＲＥＰｎに基づいて、入出力回路８を構成す
るデータアンプから供給されるデータを、３ステート、
すなわち、"Ｈ"レベルの状態、"Ｌ"レベルの状態及びハ
イインピーダンス状態で出力する。すなわち、３ステー
トバッファ４３は、カラム冗長置換済信号ＣＲＥＰ１〜
ＣＲＥＰｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥ
Ｐｎのいずれもが"Ｌ"レベルである場合には、入出力回
路８を構成するデータアンプから供給されるデータをそ
の値に応じて"Ｈ"レベルの状態又は"Ｌ"レベルの状態で
出力する。一方、カラム冗長置換済信号ＣＲＥＰ１〜Ｃ
ＲＥＰｍ又はロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰ
ｎのいずれかが"Ｈ"レベルである場合には、３ステート
バッファ４３は、入出力回路８を構成するデータアンプ
から供給されるデータをハイインピーダンス状態で出力
する。なお、３ステートバッファ４３は、外部から供給
されるデータについてはそのまま入出力回路８に供給す
る。
【００５５】次に、カラム・冗長デコーダ群４１を構成
するカラム冗長デコーダ４４１の構成について図７を参
照して説明する。この図において、図２の各部に対応す
る部分には同一の符号を付け、その説明を省略する。こ
の図に示すカラム冗長デコーダ４４１においては、カラ
ム冗長置換済信号出力回路４６が新たに設けられてい
る。カラム冗長置換済信号出力回路４６は、この例の半
導体記憶装置の電気的特性等を検査するプローブテスト
工程の際に、第１の入力端に"Ｈ"レベルのテスト信号Ｔ
ＥＳＴが供給されるとともに、第２の入力端に"Ｌ"レベ
ルの置換済信号／ＲＥＰＣが供給されると、"Ｈ"レベル
のカラム冗長置換済信号ＣＲＥＰ１を出力する。なお、
カラム冗長デコーダ４４２〜４４ｍの構成及びロウ・冗
長デコーダ群４２を構成するロウ冗長デコーダ４５１〜
４５ｎの構成については、入出力される信号や各構成要
素の個数が異なる以外はカラム冗長デコーダ４４１の構
成と略同一であるので、その説明を省略する。
するカラム冗長デコーダ４４１の構成について図７を参
照して説明する。この図において、図２の各部に対応す
る部分には同一の符号を付け、その説明を省略する。こ
の図に示すカラム冗長デコーダ４４１においては、カラ
ム冗長置換済信号出力回路４６が新たに設けられてい
る。カラム冗長置換済信号出力回路４６は、この例の半
導体記憶装置の電気的特性等を検査するプローブテスト
工程の際に、第１の入力端に"Ｈ"レベルのテスト信号Ｔ
ＥＳＴが供給されるとともに、第２の入力端に"Ｌ"レベ
ルの置換済信号／ＲＥＰＣが供給されると、"Ｈ"レベル
のカラム冗長置換済信号ＣＲＥＰ１を出力する。なお、
カラム冗長デコーダ４４２〜４４ｍの構成及びロウ・冗
長デコーダ群４２を構成するロウ冗長デコーダ４５１〜
４５ｎの構成については、入出力される信号や各構成要
素の個数が異なる以外はカラム冗長デコーダ４４１の構
成と略同一であるので、その説明を省略する。
【００５６】次に、上記構成の半導体記憶装置の動作に
ついて説明する。まず、前提として、ｍ＝ｎ＝１０、す
なわち、冗長メモリセル列が１０列であり、冗長メモリ
セル行が１０行であるとする。そして、１０列の冗長メ
モリセル列及び１０行の冗長メモリセル行は、高温時の
テストにて欠陥と判定されたメモリセル又は低温時のテ
ストにて欠陥と判定されたメモリセルを各々救済するた
めとして特に割り当てることなく、すべてをまず高温時
のテストにて欠陥と判定されたメモリセルを救済するた
めに用いた後、残ったものを低温時のテストにて欠陥と
判定されたメモリセルを救済するために用いるものとす
る。また、初期状態として、カラム・冗長デコーダ群４
１を構成するカラム冗長デコーダ４４１〜４４ｍ及びロ
ウ・冗長デコーダ群４２を構成するロウ冗長デコーダ４
５１〜４５ｎにおいては、イネーブルフューズ及びアド
レスフューズは、いずれも未切断の状態であるとする。
さらに、初期状態では、カラム冗長デコーダ４４１〜４
４ｍ及びロウ冗長デコーダ４５１〜４５ｎは、いずれ
も"Ｌ"レベルのカラム冗長置換済信号ＣＲＥＰ１〜ＣＲ
ＥＰｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰｎ
を出力するものとする。
ついて説明する。まず、前提として、ｍ＝ｎ＝１０、す
なわち、冗長メモリセル列が１０列であり、冗長メモリ
セル行が１０行であるとする。そして、１０列の冗長メ
モリセル列及び１０行の冗長メモリセル行は、高温時の
テストにて欠陥と判定されたメモリセル又は低温時のテ
ストにて欠陥と判定されたメモリセルを各々救済するた
めとして特に割り当てることなく、すべてをまず高温時
のテストにて欠陥と判定されたメモリセルを救済するた
めに用いた後、残ったものを低温時のテストにて欠陥と
判定されたメモリセルを救済するために用いるものとす
る。また、初期状態として、カラム・冗長デコーダ群４
１を構成するカラム冗長デコーダ４４１〜４４ｍ及びロ
ウ・冗長デコーダ群４２を構成するロウ冗長デコーダ４
５１〜４５ｎにおいては、イネーブルフューズ及びアド
レスフューズは、いずれも未切断の状態であるとする。
さらに、初期状態では、カラム冗長デコーダ４４１〜４
４ｍ及びロウ冗長デコーダ４５１〜４５ｎは、いずれ
も"Ｌ"レベルのカラム冗長置換済信号ＣＲＥＰ１〜ＣＲ
ＥＰｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰｎ
を出力するものとする。
【００５７】次に、上記構成の半導体記憶装置のプロー
ブテスト工程及び動作について説明する。なお、プロー
ブテスト工程のフローの概略については、従来と同様で
あるので、図１３を流用して説明する。まず、半導体記
憶装置が多数形成された半導体ウェハをデータ保持時間
が規格よりも短い欠陥メモリセルが発生しやすい高温下
において、メモリセル・アレイ１の正規メモリセル領域
１ａに所定のテスト情報を供給して電気的特性テストを
行う（ステップＳＡ１）。
ブテスト工程及び動作について説明する。なお、プロー
ブテスト工程のフローの概略については、従来と同様で
あるので、図１３を流用して説明する。まず、半導体記
憶装置が多数形成された半導体ウェハをデータ保持時間
が規格よりも短い欠陥メモリセルが発生しやすい高温下
において、メモリセル・アレイ１の正規メモリセル領域
１ａに所定のテスト情報を供給して電気的特性テストを
行う（ステップＳＡ１）。
【００５８】次に、上記半導体ウェハを上記高温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ１と同様の電気的特性テストを行う（ステップＳＡ
２）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ４４１の動作について、図７に示す回路図及
び図８に示すタイミング・チャートを参照して説明す
る。まず、図８（１）に示すように、テスト信号ＴＥＳ
Ｔを"Ｈ"レベルに設定した後、図８（２）に示すよう
に、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベル
とする。これにより、インバータ２３がリセット信号／
ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、１
７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラン
ジスタ１５３、１７０〜１７ｋは、各々オンする。今の
場合、イネーブルフューズ２１及びアドレスフューズ２
２０〜２２ｋは、いずれも未切断のままである。したが
って、ＤＦＦ１９及び２００〜２０ｋの入力端Ｄには、
いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベルの電圧
が印加される。これにより、"Ｌ"レベルのリセット信号
／ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９及び２００〜２０ｋは、イネーブルフューズ２１及び
アドレスフューズ２２０〜２２ｋの未切断の状態、すな
わち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ
１９は、図８（３）に示すように、"Ｈ"レベルの置換済
信号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２の
ゲート、アドレスデコーダ３５の第１の入力端及びカラ
ム冗長置換済信号出力回路４６の第２の入力端に供給す
る。一方、ＤＦＦ２００〜２０ｋは、いずれも"Ｈ"レベ
ルの信号を出力し、対応するイクスクルーシブオアゲー
ト１８０〜１８ｋの第２の入力端に供給する。
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ１と同様の電気的特性テストを行う（ステップＳＡ
２）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ４４１の動作について、図７に示す回路図及
び図８に示すタイミング・チャートを参照して説明す
る。まず、図８（１）に示すように、テスト信号ＴＥＳ
Ｔを"Ｈ"レベルに設定した後、図８（２）に示すよう
に、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベル
とする。これにより、インバータ２３がリセット信号／
ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、１
７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラン
ジスタ１５３、１７０〜１７ｋは、各々オンする。今の
場合、イネーブルフューズ２１及びアドレスフューズ２
２０〜２２ｋは、いずれも未切断のままである。したが
って、ＤＦＦ１９及び２００〜２０ｋの入力端Ｄには、
いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベルの電圧
が印加される。これにより、"Ｌ"レベルのリセット信号
／ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９及び２００〜２０ｋは、イネーブルフューズ２１及び
アドレスフューズ２２０〜２２ｋの未切断の状態、すな
わち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ
１９は、図８（３）に示すように、"Ｈ"レベルの置換済
信号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２の
ゲート、アドレスデコーダ３５の第１の入力端及びカラ
ム冗長置換済信号出力回路４６の第２の入力端に供給す
る。一方、ＤＦＦ２００〜２０ｋは、いずれも"Ｈ"レベ
ルの信号を出力し、対応するイクスクルーシブオアゲー
ト１８０〜１８ｋの第２の入力端に供給する。
【００５９】次に、図８（４）に示すように、プリチャ
ージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図８（５）
に示すように、このカラム・冗長デコーダ４４１に対応
する冗長メモリセル列にそれ自体のアドレスとして設定
されているアドレスＡ０、Ａ １…、Ａｋを供給する。こ
れにより、アドレスデコーダ３５は、第１の入力端に"
Ｈ"レベルの置換済信号／ＲＥＰＣが、第２の入力端に"
Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されている
ので、図８（６）に示すように、"Ｈ"レベルのカラム冗
長選択信号ＴＣＲＳ１を出力する。一方、カラム冗長選
択信号出力回路１２は、第１の入力端に"Ｈ"レベルのテ
スト信号ＴＥＳＴが供給されているので、図８（７）に
示すように、"Ｌ"レベルのカラム冗長選択信号ＮＣＲＳ
１を出力している。したがって、オアゲート１３は、図
８（８）に示すように、"Ｈ"レベルのカラム冗長選択信
号ＣＲＳ１を出力する。また、カラム冗長置換済信号出
力回路４６は、第１の入力端に"Ｈ"レベルのテスト信号
ＴＥＳＴが、第２の入力端に"Ｈ"レベルの置換済信号／
ＲＥＰＣが供給されるので、図８（９）に示すように、
カラム冗長置換済信号ＣＲＥＰ１を"Ｌ"レベルのまま出
力する。
ージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図８（５）
に示すように、このカラム・冗長デコーダ４４１に対応
する冗長メモリセル列にそれ自体のアドレスとして設定
されているアドレスＡ０、Ａ １…、Ａｋを供給する。こ
れにより、アドレスデコーダ３５は、第１の入力端に"
Ｈ"レベルの置換済信号／ＲＥＰＣが、第２の入力端に"
Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されている
ので、図８（６）に示すように、"Ｈ"レベルのカラム冗
長選択信号ＴＣＲＳ１を出力する。一方、カラム冗長選
択信号出力回路１２は、第１の入力端に"Ｈ"レベルのテ
スト信号ＴＥＳＴが供給されているので、図８（７）に
示すように、"Ｌ"レベルのカラム冗長選択信号ＮＣＲＳ
１を出力している。したがって、オアゲート１３は、図
８（８）に示すように、"Ｈ"レベルのカラム冗長選択信
号ＣＲＳ１を出力する。また、カラム冗長置換済信号出
力回路４６は、第１の入力端に"Ｈ"レベルのテスト信号
ＴＥＳＴが、第２の入力端に"Ｈ"レベルの置換済信号／
ＲＥＰＣが供給されるので、図８（９）に示すように、
カラム冗長置換済信号ＣＲＥＰ１を"Ｌ"レベルのまま出
力する。
【００６０】これにより、対応する冗長メモリセル列に
対して配線されたビット線に接続された図示せぬセンス
アンプが選択状態となるので、当該冗長メモリセル列を
構成する複数個の冗長メモリセルの電気的特性テストが
可能となる。また、３ステートバッファ４３は、カラム
冗長置換済信号／ＣＲＥＰ１が"Ｌ"レベルのまま供給さ
れるので、入出力回路８を構成するデータアンプから供
給されるデータをその値に応じて"Ｈ"レベルの状態又
は"Ｌ"レベルの状態で出力する。なお、図８（５）にお
いて、斜線部分は、"Ｈ"レベル又は"Ｌ"レベルのいずれ
でも良いことを示している。
対して配線されたビット線に接続された図示せぬセンス
アンプが選択状態となるので、当該冗長メモリセル列を
構成する複数個の冗長メモリセルの電気的特性テストが
可能となる。また、３ステートバッファ４３は、カラム
冗長置換済信号／ＣＲＥＰ１が"Ｌ"レベルのまま供給さ
れるので、入出力回路８を構成するデータアンプから供
給されるデータをその値に応じて"Ｈ"レベルの状態又
は"Ｌ"レベルの状態で出力する。なお、図８（５）にお
いて、斜線部分は、"Ｈ"レベル又は"Ｌ"レベルのいずれ
でも良いことを示している。
【００６１】次に、ステップＳＡ１における正規メモリ
セルのテスト結果及びステップＳＡ２における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコーダ
４５１〜４５ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ３）。すなわち、高温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、冗長メモリセルのテストの結果欠陥メモリセルを
含まずに使用可能（パス（pass））と判断されたものの
いずれかと置換するためのトリミングデータを作成す
る。同様にして、冗長メモリセル領域１ｃを構成する１
０行の冗長メモリセル行に対するトリミングデータも作
成する。
セルのテスト結果及びステップＳＡ２における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコーダ
４５１〜４５ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ３）。すなわち、高温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、冗長メモリセルのテストの結果欠陥メモリセルを
含まずに使用可能（パス（pass））と判断されたものの
いずれかと置換するためのトリミングデータを作成す
る。同様にして、冗長メモリセル領域１ｃを構成する１
０行の冗長メモリセル行に対するトリミングデータも作
成する。
【００６２】この例では、ステップＳＡ２におけるテス
トの結果、冗長メモリセル領域１ｂを構成する１０列の
冗長メモリセル列のすべてが使用可能（パス（pass））
と判断されたものとし、そのうち、４列をステップＳＡ
１におけるテストの結果、欠陥であると判定されたメモ
リセルを含む４列の正規メモリセル列と置換するものと
する。同様に、ステップＳＡ２におけるテストの結果、
冗長メモリセル領域１ｃを構成する１０行の冗長メモリ
セル行のすべてが使用可能（パス（pass））と判断され
たものとし、そのうち、５行をステップＳＡ１における
テストの結果、欠陥であると判定されたメモリセルを含
む５行の正規メモリセル行と置換するものとする。
トの結果、冗長メモリセル領域１ｂを構成する１０列の
冗長メモリセル列のすべてが使用可能（パス（pass））
と判断されたものとし、そのうち、４列をステップＳＡ
１におけるテストの結果、欠陥であると判定されたメモ
リセルを含む４列の正規メモリセル列と置換するものと
する。同様に、ステップＳＡ２におけるテストの結果、
冗長メモリセル領域１ｃを構成する１０行の冗長メモリ
セル行のすべてが使用可能（パス（pass））と判断され
たものとし、そのうち、５行をステップＳＡ１における
テストの結果、欠陥であると判定されたメモリセルを含
む５行の正規メモリセル行と置換するものとする。
【００６３】次に、ステップＳＡ３の処理で作成したト
リミングデータに基づいて、レーザを用いてカラム・冗
長デコーダ４４１〜４４ｍ及びロウ・冗長デコーダ４５
１〜４５ｎのイネーブルフューズ及びアドレスフューズ
のいずれかを切断するトリミングを行う（ステップＳＡ
４）。ここで、図９にトリミングした結果の一例を示
す。図９の例では、イネーブルフューズ２１と、アドレ
スフューズ２２０〜２２ ｋのうち、アドレスフューズ２
２１及び２２２が切断されている。
リミングデータに基づいて、レーザを用いてカラム・冗
長デコーダ４４１〜４４ｍ及びロウ・冗長デコーダ４５
１〜４５ｎのイネーブルフューズ及びアドレスフューズ
のいずれかを切断するトリミングを行う（ステップＳＡ
４）。ここで、図９にトリミングした結果の一例を示
す。図９の例では、イネーブルフューズ２１と、アドレ
スフューズ２２０〜２２ ｋのうち、アドレスフューズ２
２１及び２２２が切断されている。
【００６４】次に、上記半導体ウェハをコンタクトが不
良な欠陥メモリセルが発生しやすい低温下において、メ
モリセル・アレイ１の正規メモリセル領域１ａに所定の
テスト情報を供給して電気的特性テストを行う（ステッ
プＳＡ５）。次に、上記半導体ウェハを上記低温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ５と同様の電気的特性テストを行う（ステップＳＡ
６）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ４４１の動作について、図９に示す回路図及
び図１０に示すタイミング・チャートを参照して説明す
る。まず、図１０（１）に示すように、テスト信号ＴＥ
ＳＴを"Ｈ"レベルに設定した後、図１０（２）に示すよ
うに、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベ
ルとする。これにより、インバータ２３がリセット信号
／ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、
１７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラ
ンジスタ１５３、１７０〜１７ｋは、各々オンする。今
の場合、イネーブルフューズ２１と、アドレスフューズ
２２０〜２２ｋのうち、アドレスフューズ２２１及び２
２ ２が切断されている。したがって、ＤＦＦ１９、２０
１及び２０２の入力端Ｄには、いずれも"Ｌ"レベルの電
圧が印加され、ＤＦＦ２００、２０３〜２０ｋの入力端
Ｄには、いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベ
ルの電圧が印加される。
良な欠陥メモリセルが発生しやすい低温下において、メ
モリセル・アレイ１の正規メモリセル領域１ａに所定の
テスト情報を供給して電気的特性テストを行う（ステッ
プＳＡ５）。次に、上記半導体ウェハを上記低温下にお
いたままで、メモリセル・アレイ１の冗長メモリセル領
域１ｂ及び１ｃに所定のテスト情報を供給してステップ
ＳＡ５と同様の電気的特性テストを行う（ステップＳＡ
６）。ここで、電気的特性テスト時におけるカラム・冗
長デコーダ４４１の動作について、図９に示す回路図及
び図１０に示すタイミング・チャートを参照して説明す
る。まず、図１０（１）に示すように、テスト信号ＴＥ
ＳＴを"Ｈ"レベルに設定した後、図１０（２）に示すよ
うに、リセット信号／ＲＥＳＥＴＣを所定期間"Ｌ"レベ
ルとする。これにより、インバータ２３がリセット信号
／ＲＥＳＥＴＣを反転してＭＯＳトランジスタ１５３、
１７０〜１７ｋの各ゲートに供給するので、ＭＯＳトラ
ンジスタ１５３、１７０〜１７ｋは、各々オンする。今
の場合、イネーブルフューズ２１と、アドレスフューズ
２２０〜２２ｋのうち、アドレスフューズ２２１及び２
２ ２が切断されている。したがって、ＤＦＦ１９、２０
１及び２０２の入力端Ｄには、いずれも"Ｌ"レベルの電
圧が印加され、ＤＦＦ２００、２０３〜２０ｋの入力端
Ｄには、いずれも電源電圧ＶＤＤ、すなわち、"Ｈ"レベ
ルの電圧が印加される。
【００６５】これにより、"Ｌ"レベルのリセット信号／
ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９、２０１及び２０２は、イネーブルフューズ２１、ア
ドレスフューズ２２１及び２２２の切断の状態、すなわ
ち、"Ｌ"レベルを取り込み保持する。一方、"Ｌ"レベル
のリセット信号／ＲＥＳＥＴＣによりイネーブル状態と
なったＤＦＦ２００、２０３〜２０ｋは、アドレスフュ
ーズ２２０、２２３〜２２ｋの未切断の状態、すなわ
ち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ１
９は、図１０（３）に示すように、"Ｌ"レベルの置換済
信号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２の
ゲート及びアドレスデコーダ３５の第１の入力端に供給
する。一方、ＤＦＦ２０１及び２０２は、いずれも"Ｌ"
レベルの信号を出力し、対応するイクスクルーシブオア
ゲート１８１及び１８２の第２の入力端に供給する。ま
た、ＤＦＦ２００、２０３〜２０ｋは、いずれも"Ｈ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８０、１８３〜１８ｋの第２の入力端に供給す
る。
ＲＥＳＥＴＣによりイネーブル状態となったＤＦＦ１
９、２０１及び２０２は、イネーブルフューズ２１、ア
ドレスフューズ２２１及び２２２の切断の状態、すなわ
ち、"Ｌ"レベルを取り込み保持する。一方、"Ｌ"レベル
のリセット信号／ＲＥＳＥＴＣによりイネーブル状態と
なったＤＦＦ２００、２０３〜２０ｋは、アドレスフュ
ーズ２２０、２２３〜２２ｋの未切断の状態、すなわ
ち、"Ｈ"レベルを取り込み保持する。つまり、ＤＦＦ１
９は、図１０（３）に示すように、"Ｌ"レベルの置換済
信号／ＲＥＰＣを出力し、ＭＯＳトランジスタ１５２の
ゲート及びアドレスデコーダ３５の第１の入力端に供給
する。一方、ＤＦＦ２０１及び２０２は、いずれも"Ｌ"
レベルの信号を出力し、対応するイクスクルーシブオア
ゲート１８１及び１８２の第２の入力端に供給する。ま
た、ＤＦＦ２００、２０３〜２０ｋは、いずれも"Ｈ"レ
ベルの信号を出力し、対応するイクスクルーシブオアゲ
ート１８０、１８３〜１８ｋの第２の入力端に供給す
る。
【００６６】次に、図１０（４）に示すように、プリチ
ャージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図１０
（５）に示すように、このカラム・冗長デコーダ４４１
に対応する冗長メモリセル列にそれ自体のアドレスとし
て設定されているアドレスＡ０、Ａ１…、Ａｋを供給す
る。これにより、アドレスデコーダ３５は、第１の入力
端に"Ｌ"レベルの置換済信号／ＲＥＰＣが、第２の入力
端に"Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されて
いるので、図１０（６）に示すように、カラム冗長選択
信号ＴＣＲＳ１を"Ｌ"レベルのまま出力する。一方、カ
ラム冗長選択信号出力回路１２は、第１の入力端に"Ｈ"
レベルのテスト信号ＴＥＳＴが供給されているので、図
１０（７）に示すように、"Ｌ"レベルのカラム冗長選択
信号ＮＣＲＳ１を出力している。したがって、オアゲー
ト１３は、いずれも"Ｌ"レベルのカラム冗長選択信号Ｔ
ＣＲＳ１及びＮＣＲＳ１が供給されるので、図１０
（８）に示すように、カラム冗長選択信号ＣＲＳ１を"
Ｌ"レベルのまま出力する。また、カラム冗長置換済信
号出力回路４６は、第１の入力端に"Ｈ"レベルのテスト
信号ＴＥＳＴが、第２の入力端に"Ｌ"レベルの置換済信
号／ＲＥＰＣが供給されるので、図１０（９）に示すよ
うに、"Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１を
出力する。なお、図１０（５）において、斜線部分
は、"Ｈ"レベル又は"Ｌ"レベルのいずれでも良いことを
示している。
ャージ信号／ＰＲＥＣは"Ｈ"レベルのままで、図１０
（５）に示すように、このカラム・冗長デコーダ４４１
に対応する冗長メモリセル列にそれ自体のアドレスとし
て設定されているアドレスＡ０、Ａ１…、Ａｋを供給す
る。これにより、アドレスデコーダ３５は、第１の入力
端に"Ｌ"レベルの置換済信号／ＲＥＰＣが、第２の入力
端に"Ｈ"レベルのテスト信号ＴＥＳＴが各々供給されて
いるので、図１０（６）に示すように、カラム冗長選択
信号ＴＣＲＳ１を"Ｌ"レベルのまま出力する。一方、カ
ラム冗長選択信号出力回路１２は、第１の入力端に"Ｈ"
レベルのテスト信号ＴＥＳＴが供給されているので、図
１０（７）に示すように、"Ｌ"レベルのカラム冗長選択
信号ＮＣＲＳ１を出力している。したがって、オアゲー
ト１３は、いずれも"Ｌ"レベルのカラム冗長選択信号Ｔ
ＣＲＳ１及びＮＣＲＳ１が供給されるので、図１０
（８）に示すように、カラム冗長選択信号ＣＲＳ１を"
Ｌ"レベルのまま出力する。また、カラム冗長置換済信
号出力回路４６は、第１の入力端に"Ｈ"レベルのテスト
信号ＴＥＳＴが、第２の入力端に"Ｌ"レベルの置換済信
号／ＲＥＰＣが供給されるので、図１０（９）に示すよ
うに、"Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１を
出力する。なお、図１０（５）において、斜線部分
は、"Ｈ"レベル又は"Ｌ"レベルのいずれでも良いことを
示している。
【００６７】これにより、対応する冗長メモリセル列に
対して配線されたビット線に接続された図示せぬセンス
アンプが選択状態とはならない。また、３ステートバッ
ファ４３は、"Ｈ"レベルのカラム冗長置換済信号／ＣＲ
ＥＰ１が供給されるので、入出力回路８を構成するデー
タアンプから供給されるデータをハイインピーダンス状
態で出力する。したがって、当該冗長メモリセル列を構
成する複数個の冗長メモリセルの電気的特性テストのテ
スト結果は、実際には、上記したステップＳＡ２のテス
トにおいて使用可能（パス（pass））と判断されている
が、３ステートバッファ４３の出力がハイインピーダン
ス状態となることにより、ステップＳＡ６のテストでは
使用不能（フェイル（fail））であると、上記した第１
の実施例の場合と比べて明確に判断されることになる。
対して配線されたビット線に接続された図示せぬセンス
アンプが選択状態とはならない。また、３ステートバッ
ファ４３は、"Ｈ"レベルのカラム冗長置換済信号／ＣＲ
ＥＰ１が供給されるので、入出力回路８を構成するデー
タアンプから供給されるデータをハイインピーダンス状
態で出力する。したがって、当該冗長メモリセル列を構
成する複数個の冗長メモリセルの電気的特性テストのテ
スト結果は、実際には、上記したステップＳＡ２のテス
トにおいて使用可能（パス（pass））と判断されている
が、３ステートバッファ４３の出力がハイインピーダン
ス状態となることにより、ステップＳＡ６のテストでは
使用不能（フェイル（fail））であると、上記した第１
の実施例の場合と比べて明確に判断されることになる。
【００６８】次に、ステップＳＡ５における正規メモリ
セルのテスト結果及びステップＳＡ６における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコーダ
４５１〜４５ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ７）。すなわち、低温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、低温時における冗長メモリセルのテストの結果欠
陥メモリセルを含まずに使用可能（パス（pass））と判
断されたもののいずれかと置換するためのトリミングデ
ータを作成する。同様にして、冗長メモリセル領域１ｃ
を構成する１０行の冗長メモリセル行に対するトリミン
グデータも作成する。次に、ステップＳＡ７の処理で作
成したトリミングデータに基づいて、レーザを用いてカ
ラム・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコ
ーダ４５１〜４５ｎのイネーブルヒューズ及びアドレス
フューズのいずれかを切断するトリミングを行った後
（ステップＳＡ８）、一連の処理を終了する。
セルのテスト結果及びステップＳＡ６における冗長メモ
リセルのテスト結果に基づいて、レーザを用いてカラム
・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコーダ
４５１〜４５ｎのイネーブルヒューズ及びアドレスフュ
ーズをトリミングするためのトリミングデータを作成す
る（ステップＳＡ７）。すなわち、低温時における正規
メモリセルのテストの結果、正規メモリセル領域１ａを
構成する正規メモリセル列のうち、欠陥であると判定さ
れたメモリセルを含む正規メモリセル列を、冗長メモリ
セル領域１ｂを構成する１０列の冗長メモリセル列であ
って、低温時における冗長メモリセルのテストの結果欠
陥メモリセルを含まずに使用可能（パス（pass））と判
断されたもののいずれかと置換するためのトリミングデ
ータを作成する。同様にして、冗長メモリセル領域１ｃ
を構成する１０行の冗長メモリセル行に対するトリミン
グデータも作成する。次に、ステップＳＡ７の処理で作
成したトリミングデータに基づいて、レーザを用いてカ
ラム・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコ
ーダ４５１〜４５ｎのイネーブルヒューズ及びアドレス
フューズのいずれかを切断するトリミングを行った後
（ステップＳＡ８）、一連の処理を終了する。
【００６９】今、ステップＳＡ６におけるテストの結
果、冗長メモリセル領域１ｂを構成する１０列の冗長メ
モリセル列のうち、６列の冗長メモリセル列が使用可能
（パス（pass））と判断され、残り４列の冗長メモリセ
ル列が使用不能（フェイル（fail））と判断されたとす
る。この例では、この使用不能（フェイル（fail））と
判断された４列の冗長メモリセル列は、実際には、ステ
ップＳＡ２におけるテストの結果使用可能（パス（pas
s））と判断されているが、既にステップＳＡ４の処理
において、高温時における正規メモリセルのテストの結
果欠陥であると判定されたメモリセルを含む４列の正規
メモリセル列と置換されているので、使用不能（フェイ
ル（fail））と判断されるに過ぎない。同様に、今、ス
テップＳＡ６におけるテストの結果、冗長メモリセル領
域１ｃを構成する１０行の冗長メモリセル行のうち、５
行の冗長メモリセル行が使用可能（パス（pass））と判
断され、残り５行の冗長メモリセル行が使用不能（フェ
イル（fail））と判断されたとする。この例では、この
使用不能（フェイル（fail））と判断された５行の冗長
メモリセル行は、実際には、ステップＳＡ２におけるテ
ストの結果使用可能（パス（pass））と判断されている
が、既にステップＳＡ４の処理において、高温時におけ
る正規メモリセルのテストの結果欠陥であると判定され
たメモリセルを含む５行の正規メモリセル行と置換され
ているので、使用不能（フェイル（fail））と判断され
るに過ぎない。
果、冗長メモリセル領域１ｂを構成する１０列の冗長メ
モリセル列のうち、６列の冗長メモリセル列が使用可能
（パス（pass））と判断され、残り４列の冗長メモリセ
ル列が使用不能（フェイル（fail））と判断されたとす
る。この例では、この使用不能（フェイル（fail））と
判断された４列の冗長メモリセル列は、実際には、ステ
ップＳＡ２におけるテストの結果使用可能（パス（pas
s））と判断されているが、既にステップＳＡ４の処理
において、高温時における正規メモリセルのテストの結
果欠陥であると判定されたメモリセルを含む４列の正規
メモリセル列と置換されているので、使用不能（フェイ
ル（fail））と判断されるに過ぎない。同様に、今、ス
テップＳＡ６におけるテストの結果、冗長メモリセル領
域１ｃを構成する１０行の冗長メモリセル行のうち、５
行の冗長メモリセル行が使用可能（パス（pass））と判
断され、残り５行の冗長メモリセル行が使用不能（フェ
イル（fail））と判断されたとする。この例では、この
使用不能（フェイル（fail））と判断された５行の冗長
メモリセル行は、実際には、ステップＳＡ２におけるテ
ストの結果使用可能（パス（pass））と判断されている
が、既にステップＳＡ４の処理において、高温時におけ
る正規メモリセルのテストの結果欠陥であると判定され
たメモリセルを含む５行の正規メモリセル行と置換され
ているので、使用不能（フェイル（fail））と判断され
るに過ぎない。
【００７０】このように、この例の構成によれば、プロ
ーブテスト工程の際に、"Ｌ"レベルの置換済信号／ＲＥ
ＰＣが供給されると、"Ｈ"レベルのカラム冗長置換済信
号ＣＲＥＰ１を出力するカラム冗長置換済信号出力回路
４６と、"Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１
が供給されると、入出力回路８を構成するデータアンプ
から供給されるデータをハイインピーダンス状態で出力
する３ステートバッファ４３とを設けている。したがっ
て、この例の構成によれば、上記した第１の実施例によ
り得られる効果の他、既に欠陥メモリセルを含む正規メ
モリセル列又は正規メモリセル行と置換された冗長メモ
リセル列や冗長メモリセル行について、２回目の冗長メ
モリセルのテストにおいて使用不能（フェイル（fai
l））であると、上記した第１の実施例の場合と比べて
明確に判断されるという効果が得られる。
ーブテスト工程の際に、"Ｌ"レベルの置換済信号／ＲＥ
ＰＣが供給されると、"Ｈ"レベルのカラム冗長置換済信
号ＣＲＥＰ１を出力するカラム冗長置換済信号出力回路
４６と、"Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１
が供給されると、入出力回路８を構成するデータアンプ
から供給されるデータをハイインピーダンス状態で出力
する３ステートバッファ４３とを設けている。したがっ
て、この例の構成によれば、上記した第１の実施例によ
り得られる効果の他、既に欠陥メモリセルを含む正規メ
モリセル列又は正規メモリセル行と置換された冗長メモ
リセル列や冗長メモリセル行について、２回目の冗長メ
モリセルのテストにおいて使用不能（フェイル（fai
l））であると、上記した第１の実施例の場合と比べて
明確に判断されるという効果が得られる。
【００７１】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、１回目のテストをデータ保持時
間が規格よりも短い欠陥メモリセルが発生しやすい高温
下で行った後、２回目のテストをコンタクトが不良な欠
陥メモリセルが発生しやすい低温下で行う例を示した
が、これに限定されない。例えば、１回目のテストをコ
ンタクトが不良な欠陥メモリセルが発生しやすい低温下
で行った後、２回目のテストをデータ保持時間が規格よ
りも短い欠陥メモリセルが発生しやすい高温下で行うよ
うにしても良い。さらに、テストの回数は２回に限ら
ず、１回のみ、又は、３回、４回、５回以上でも良い。
例えば、１回目のテストでは、上記高温下において主要
なテストを行い、２回目のテストでは、上記低温下にお
いて主要なテストを行い、３回目のテストでは、上記高
温下において補充的なテストを行い、４回目のテストで
は上記低温下において補充的なテストを行うようにして
も良い。また、１回目のテストでは、上記高温下におい
て主要なテストを行い、２回目のテストでは、上記低温
下において主要なテスト及び補充的なテストを行い、３
回目のテストでは、上記高温下において補充的なテスト
を行うようにしても良い。テスト時の温度も、高温、低
温だけでなく、常温、あるいは高温や低温でも２段階、
３段階に分けても良い。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、１回目のテストをデータ保持時
間が規格よりも短い欠陥メモリセルが発生しやすい高温
下で行った後、２回目のテストをコンタクトが不良な欠
陥メモリセルが発生しやすい低温下で行う例を示した
が、これに限定されない。例えば、１回目のテストをコ
ンタクトが不良な欠陥メモリセルが発生しやすい低温下
で行った後、２回目のテストをデータ保持時間が規格よ
りも短い欠陥メモリセルが発生しやすい高温下で行うよ
うにしても良い。さらに、テストの回数は２回に限ら
ず、１回のみ、又は、３回、４回、５回以上でも良い。
例えば、１回目のテストでは、上記高温下において主要
なテストを行い、２回目のテストでは、上記低温下にお
いて主要なテストを行い、３回目のテストでは、上記高
温下において補充的なテストを行い、４回目のテストで
は上記低温下において補充的なテストを行うようにして
も良い。また、１回目のテストでは、上記高温下におい
て主要なテストを行い、２回目のテストでは、上記低温
下において主要なテスト及び補充的なテストを行い、３
回目のテストでは、上記高温下において補充的なテスト
を行うようにしても良い。テスト時の温度も、高温、低
温だけでなく、常温、あるいは高温や低温でも２段階、
３段階に分けても良い。
【００７２】また、上述の各実施例では、冗長メモリセ
ル列又は冗長メモリセル行が既に置換済みであるか否か
について、２回目の冗長メモリセルのテストにおいて使
用不能（フェイル（fail））であると判断されることに
より間接的に把握される例を示したが、これに限定され
ない。例えば、コントローラ６の内部にレジスタ等の記
憶手段を設けるとともに、カラム冗長選択信号ＣＲＳ１
〜ＣＲＳｍ及びロウ冗長選択信号ＲＲＳ１〜ＲＲＳｎを
コントローラ６に供給するように構成し、１回目のトリ
ミングの際にいずれの冗長メモリセル列又は冗長メモリ
セル行が既に置換済みであるかを記憶手段に記憶し、２
回目の冗長メモリセルのテスト時にコントローラ６が記
憶手段を参照して置換済みの冗長メモリセル列又は冗長
メモリセル行に対応するカラム・冗長デコーダやロウ・
冗長デコーダには当初よりテスト信号ＴＥＳＴ、リセッ
ト信号／ＲＥＳＥＴＣ又は／ＲＥＳＥＴＲ、プリチャー
ジ信号／ＰＲＥＣ又は／ＰＲＥＲを供給しないようにし
ても良い。このように構成すれば、テスト時間を短縮す
ることができる。あるいは、コントローラ６は、上記記
憶手段の記憶内容を外部からの要求に応じて出力するよ
うに構成しても良い。なお、上記記憶手段には、第１回
目のトリミング時にテスト者がいずれの冗長メモリセル
列又は冗長メモリセル行を置換に使用したかを記憶する
ように構成しても良い。
ル列又は冗長メモリセル行が既に置換済みであるか否か
について、２回目の冗長メモリセルのテストにおいて使
用不能（フェイル（fail））であると判断されることに
より間接的に把握される例を示したが、これに限定され
ない。例えば、コントローラ６の内部にレジスタ等の記
憶手段を設けるとともに、カラム冗長選択信号ＣＲＳ１
〜ＣＲＳｍ及びロウ冗長選択信号ＲＲＳ１〜ＲＲＳｎを
コントローラ６に供給するように構成し、１回目のトリ
ミングの際にいずれの冗長メモリセル列又は冗長メモリ
セル行が既に置換済みであるかを記憶手段に記憶し、２
回目の冗長メモリセルのテスト時にコントローラ６が記
憶手段を参照して置換済みの冗長メモリセル列又は冗長
メモリセル行に対応するカラム・冗長デコーダやロウ・
冗長デコーダには当初よりテスト信号ＴＥＳＴ、リセッ
ト信号／ＲＥＳＥＴＣ又は／ＲＥＳＥＴＲ、プリチャー
ジ信号／ＰＲＥＣ又は／ＰＲＥＲを供給しないようにし
ても良い。このように構成すれば、テスト時間を短縮す
ることができる。あるいは、コントローラ６は、上記記
憶手段の記憶内容を外部からの要求に応じて出力するよ
うに構成しても良い。なお、上記記憶手段には、第１回
目のトリミング時にテスト者がいずれの冗長メモリセル
列又は冗長メモリセル行を置換に使用したかを記憶する
ように構成しても良い。
【００７３】また、上述の第２の実施例においては、カ
ラム・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコ
ーダ４５１〜４５ｎは、対応する冗長メモリセル列又は
冗長メモリセル行が置換済みである場合には、"Ｌ"レベ
ルのカラム冗長選択信号ＣＲＳ１〜ＣＲＳｍ及びロウ冗
長選択信号ＲＲＳ１〜ＲＲＳｎを各々出力するととも
に、"Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１〜Ｃ
ＲＥＰｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰ
ｎを各々出力する例を示したが、これに限定されず、"
Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１〜ＣＲＥ
Ｐｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰｎだ
けを各々出力するように構成しても良い。また、上述の
各実施例においては、欠陥メモリセルとして、データ保
持時間が規格よりも短いものや、コンタクトが不良なも
のである例を示したが、これに限定されない。例えば、
メモリセル自体ではなく、メモリセルを選択するための
ワード線やビット線のコンタクトが不良な場合や、列方
向に配置されたセンスアンプ、リード／ライトバッファ
などが不良な場合もある。また、上述の各実施例におい
ては、半導体記憶装置は、冗長メモリセル列及び冗長メ
モリセル行の両方が設けられている例を示したが、これ
に限定されず、いずれか一方だけが設けられていても良
い。
ラム・冗長デコーダ４４１〜４４ｍ及びロウ・冗長デコ
ーダ４５１〜４５ｎは、対応する冗長メモリセル列又は
冗長メモリセル行が置換済みである場合には、"Ｌ"レベ
ルのカラム冗長選択信号ＣＲＳ１〜ＣＲＳｍ及びロウ冗
長選択信号ＲＲＳ１〜ＲＲＳｎを各々出力するととも
に、"Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１〜Ｃ
ＲＥＰｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰ
ｎを各々出力する例を示したが、これに限定されず、"
Ｈ"レベルのカラム冗長置換済信号ＣＲＥＰ１〜ＣＲＥ
Ｐｍ及びロウ冗長置換済信号ＲＲＥＰ１〜ＲＲＥＰｎだ
けを各々出力するように構成しても良い。また、上述の
各実施例においては、欠陥メモリセルとして、データ保
持時間が規格よりも短いものや、コンタクトが不良なも
のである例を示したが、これに限定されない。例えば、
メモリセル自体ではなく、メモリセルを選択するための
ワード線やビット線のコンタクトが不良な場合や、列方
向に配置されたセンスアンプ、リード／ライトバッファ
などが不良な場合もある。また、上述の各実施例におい
ては、半導体記憶装置は、冗長メモリセル列及び冗長メ
モリセル行の両方が設けられている例を示したが、これ
に限定されず、いずれか一方だけが設けられていても良
い。
【００７４】
【発明の効果】以上説明したように、この発明の構成に
よれば、正規メモリセル領域と冗長メモリセル領域とを
備えてなるメモリセル・アレイを有し、正規メモリセル
領域及び冗長メモリセル領域に関して欠陥の有無がテス
トされ、正規メモリセル領域の欠陥を有するメモリセル
列又はメモリセル行が冗長メモリセル列又は冗長メモリ
セル行に置換される半導体記憶装置であって、冗長メモ
リセル領域に関するテストにおいて、冗長メモリセル列
又は冗長メモリセル行が置換済みである場合には、当該
冗長メモリセル列又は当該冗長メモリセル行を置換の対
象から除外すべきと判断されるように構成している。し
たがって、欠陥メモリセルの発生状況の変化に影響を受
けずに最適なメモリセルの救済ができ、冗長メモリセル
の使用効率や製品としての歩留まりを向上させることが
できる。
よれば、正規メモリセル領域と冗長メモリセル領域とを
備えてなるメモリセル・アレイを有し、正規メモリセル
領域及び冗長メモリセル領域に関して欠陥の有無がテス
トされ、正規メモリセル領域の欠陥を有するメモリセル
列又はメモリセル行が冗長メモリセル列又は冗長メモリ
セル行に置換される半導体記憶装置であって、冗長メモ
リセル領域に関するテストにおいて、冗長メモリセル列
又は冗長メモリセル行が置換済みである場合には、当該
冗長メモリセル列又は当該冗長メモリセル行を置換の対
象から除外すべきと判断されるように構成している。し
たがって、欠陥メモリセルの発生状況の変化に影響を受
けずに最適なメモリセルの救済ができ、冗長メモリセル
の使用効率や製品としての歩留まりを向上させることが
できる。
【図１】この発明の第１の実施例である半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】同装置を構成するカラム・冗長デコーダ３３１
の構成を示す回路図である。
の構成を示す回路図である。
【図３】同装置におけるプローブテスト工程時のカラム
・冗長デコーダ３３１の動作を説明するためのタイミン
グ・チャートである。
・冗長デコーダ３３１の動作を説明するためのタイミン
グ・チャートである。
【図４】イネーブルフューズ２１、アドレスフューズ２
２１及び２２２が切断された後のカラム・冗長デコーダ
３３１の構成を示す回路図である。
２１及び２２２が切断された後のカラム・冗長デコーダ
３３１の構成を示す回路図である。
【図５】同装置におけるプローブテスト工程時のカラム
・冗長デコーダ３３１の動作を説明するためのタイミン
グ・チャートである。
・冗長デコーダ３３１の動作を説明するためのタイミン
グ・チャートである。
【図６】この発明の第２の実施例である半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】同装置を構成するカラム・冗長デコーダ４４１
の構成を示す回路図である。
の構成を示す回路図である。
【図８】同装置におけるプローブテスト工程時のカラム
・冗長デコーダ４４１の動作を説明するためのタイミン
グ・チャートである。
・冗長デコーダ４４１の動作を説明するためのタイミン
グ・チャートである。
【図９】イネーブルフューズ２１、アドレスフューズ２
２１及び２２２が切断された後のカラム・冗長デコーダ
４４１の構成を示す回路図である。
２１及び２２２が切断された後のカラム・冗長デコーダ
４４１の構成を示す回路図である。
【図１０】同装置におけるプローブテスト工程時のカラ
ム・冗長デコーダ４４１の動作を説明するためのタイミ
ング・チャートである。
ム・冗長デコーダ４４１の動作を説明するためのタイミ
ング・チャートである。
【図１１】従来の半導体記憶装置の構成例を示すブロッ
ク図である。
ク図である。
【図１２】同装置を構成するカラム・冗長デコーダ９１
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１３】同装置のプローブテスト工程を説明するため
のフローチャートである。
のフローチャートである。
【図１４】同装置におけるプローブテスト工程時のカラ
ム・冗長デコーダ９１の動作を説明するためのタイミン
グ・チャートである。
ム・冗長デコーダ９１の動作を説明するためのタイミン
グ・チャートである。
【図１５】イネーブルフューズ２１、アドレスフューズ
２２１及び２２２が切断された後のカラム・冗長デコー
ダ９１の構成を示す回路図である。
２２１及び２２２が切断された後のカラム・冗長デコー
ダ９１の構成を示す回路図である。
１ メモリセル・アレイ
１ａ 正規メモリセル領域
１ｂ，１ｃ 冗長メモリセル領域
３１，４１ カラム・冗長デコーダ群
３２，４２ ロウ・冗長デコーダ群
３３１〜３３ｍ，４４１〜４４ｍ カラム・冗長デコー
ダ ３４１〜３４ｎ，４５１〜４５ｎ ロウ・冗長デコーダ ３５ アドレスデコーダ ４３ ３ステートバッファ ４６ カラム冗長置換済信号出力回路
ダ ３４１〜３４ｎ，４５１〜４５ｎ ロウ・冗長デコーダ ３５ アドレスデコーダ ４３ ３ステートバッファ ４６ カラム冗長置換済信号出力回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 Ｇ１１Ｃ 17/00 ６３９Ａ ５Ｍ０２４
11/34 ３７１Ａ
３７１Ｄ
Ｆターム(参考） 2G132 AA08 AB01 AB14 AD01 AD15
AE08 AE22 AE27 AF01 AF14
AK08 AK12 AK20 AL12
5B003 AA05 AB05 AD08 AE01 AE04
5B015 KA28 KB09 KB36 KB44 NN09
5B025 AD02 AD13 AD16 AE09
5L106 AA01 AA02 AA08 AA09 AA10
CC04 CC17 CC24 DD00 EE07
5M024 AA91 BB07 BB30 BB40 CC50
CC70 DD60 DD62 DD63 DD80
HH10 MM10 MM12 MM13 MM15
PP01 PP02 PP03 PP07 PP10
Claims (10)
- 【請求項１】 所定の記憶容量に対応した複数のメモリ
セルがマトリックス状に配置された正規メモリセル領域
と、少なくとも複数の冗長メモリセル列及び複数の冗長
メモリセル行のいずれか一方により構成される冗長メモ
リセル領域とを備えてなるメモリセル・アレイを有し、
前記正規メモリセル領域及び前記冗長メモリセル領域に
関して欠陥の有無がテストされ、前記正規メモリセル領
域の欠陥を有するメモリセル列又はメモリセル行が前記
冗長メモリセル列又は前記冗長メモリセル行に置換され
る半導体記憶装置であって、 前記冗長メモリセル領域に関する前記テストにおいて、
前記冗長メモリセル列又は前記冗長メモリセル行が置換
済みである場合には、当該冗長メモリセル列又は当該冗
長メモリセル行を置換の対象から除外すべきと判断され
るように構成したことを特徴とする半導体記憶装置。 - 【請求項２】 所定の記憶容量に対応した複数のメモリ
セルがマトリックス状に配置された正規メモリセル領域
と、少なくとも複数の冗長メモリセル列及び複数の冗長
メモリセル行のいずれか一方により構成される冗長メモ
リセル領域とを備えてなるメモリセル・アレイと、少な
くとも、前記複数の冗長メモリセル列に対応して設けら
れ、対応する前記冗長メモリセル列に対して配線された
ビット線を選択状態とするための複数のカラム冗長選択
信号を各々出力する複数のカラム・冗長デコーダ及び前
記複数の冗長メモリセル行に対応して設けられ、対応す
る冗長メモリセル行に対して配線されたワード線を選択
状態とするためのロウ冗長選択信号を各々出力する複数
のロウ・冗長デコーダのいずれか一方を有し、前記正規
メモリセル領域及び前記冗長メモリセル領域に関して欠
陥の有無がテストされ、前記正規メモリセル領域の欠陥
を有するメモリセル列又はメモリセル行が前記冗長メモ
リセル列又は前記冗長メモリセル行に置換される半導体
記憶装置であって、 少なくとも前記複数のカラム・冗長デコーダ及び前記複
数のロウ・冗長デコーダのいずれか一方は、前記冗長メ
モリセル列又は前記冗長メモリセル行に関する前記テス
トにおいて、前記冗長メモリセル列又は前記冗長メモリ
セル行が置換済みである場合には、対応する前記ワード
線又は対応する前記ビット線を非選択状態とするための
前記ロウ冗長選択信号又は前記カラム冗長選択信号を各
々出力することを特徴とする半導体記憶装置。 - 【請求項３】 少なくとも前記複数の冗長メモリセル列
及び複数の冗長メモリセル行のいずれか一方ごとに、対
応する前記ワード線又は対応する前記ビット線を非選択
状態とするための前記ロウ冗長選択信号又は前記カラム
冗長選択信号を記憶する記憶手段を備えてなることを特
徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 所定の記憶容量に対応した複数のメモリ
セルがマトリックス状に配置された正規メモリセル領域
と、少なくとも複数の冗長メモリセル列及び複数の冗長
メモリセル行のいずれか一方により構成される冗長メモ
リセル領域とを備えてなるメモリセル・アレイと、少な
くとも、前記複数の冗長メモリセル列に対応して設けら
れ、対応する前記冗長メモリセル列に対して配線された
ビット線を選択状態とするための複数のカラム冗長選択
信号を各々出力する複数のカラム・冗長デコーダ及び前
記複数の冗長メモリセル行に対応して設けられ、対応す
る冗長メモリセル行に対して配線されたワード線を選択
状態とするためのロウ冗長選択信号を各々出力する複数
のロウ・冗長デコーダのいずれか一方を有し、前記正規
メモリセル領域及び前記冗長メモリセル領域に関して欠
陥の有無がテストされ、前記正規メモリセル領域の欠陥
を有するメモリセル列又はメモリセル行が前記冗長メモ
リセル列又は前記冗長メモリセル行に置換される半導体
記憶装置であって、 少なくとも前記複数のカラム・冗長デコーダ及び前記複
数のロウ・冗長デコーダのいずれか一方は、前記冗長メ
モリセル列又は前記冗長メモリセル行に関する前記テス
トにおいて、前記冗長メモリセル列又は前記冗長メモリ
セル行が置換済みである場合には、対応する前記ワード
線又は対応する前記ビット線を非選択状態とするための
前記ロウ冗長選択信号又は前記カラム冗長選択信号を各
々出力するとともに、又は、対応する前記ワード線又は
対応する前記ビット線を非選択状態とするための前記ロ
ウ冗長選択信号又は前記カラム冗長選択信号に換えて、
前記メモリセル・アレイに書き込み又は読み出しをされ
るデータが入出力される入出力回路の出力端子をハイイ
ンピーダンス状態とするための冗長置換済信号を各々出
力することを特徴とする半導体記憶装置。 - 【請求項５】 少なくとも前記複数の冗長メモリセル列
及び複数の冗長メモリセル行のいずれか一方ごとに、前
記対応する前記ワード線又は対応する前記ビット線を非
選択状態とするための前記ロウ冗長選択信号又は前記カ
ラム冗長選択信号、又は前記冗長置換済信号のいずれか
一方又は両方を記憶する記憶手段を備えてなることを特
徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 マトリックス状に配置された複数のメモ
リセルからなる正規メモリセル領域と、前記正規メモリ
セルの不良メモリセルを置換するために設けられた複数
の冗長メモリセルからなる冗長メモリセル領域と、供給
されたアドレス信号基づいて前記冗長メモリセルを選択
すべきか否かを判定し判定結果に基づいて前記冗長メモ
リセルを選択する第１の選択手段と、前記冗長メモリセ
ルが置換済みか否かを記憶する記憶手段と、供給された
前記アドレス信号に対応する前記冗長メモリセルをテス
ト信号及び前記記憶手段の記憶内容に応じて強制的に選
択する第２の選択手段とを備えてなることを特徴とする
半導体記憶装置。 - 【請求項７】 所定の記憶容量に対応した複数のメモリ
セルがマトリックス状に配置された正規メモリセル領域
と、少なくとも複数の冗長メモリセル列及び複数の冗長
メモリセル行のいずれか一方により構成される冗長メモ
リセル領域とを備えてなるメモリセル・アレイを有する
半導体装置の前記正規メモリセル領域及び前記冗長メモ
リセル領域に関して欠陥の有無をテストし、前記正規メ
モリセル領域の欠陥を有するメモリセル列又はメモリセ
ル行を前記冗長メモリセル列又は前記冗長メモリセル行
に置換するメモリセルの救済方法であって、 前記正規メモリセル領域及び前記冗長メモリセル領域に
関する前記テストの結果に基づいて、前記正規メモリセ
ル領域の欠陥を有するメモリセル列又はメモリセル行を
前記冗長メモリセル列又は前記冗長メモリセル行に置換
するとともに、置換済みの前記冗長メモリセル列又は前
記冗長メモリセル行が前記冗長メモリセル領域に関する
前記テストにおいて欠陥を有する前記冗長メモリセル列
又は前記冗長メモリセル行と判断されるように設定する
ことを特徴とするメモリセルの救済方法。 - 【請求項８】 前記設定は、前記冗長メモリセル領域に
関する前記テストにおいて、置換済みの前記冗長メモリ
セル列又は前記冗長メモリセル行の対応するワード線又
は対応するビット線が非選択状態となるように行うこと
を特徴とする請求項７記載のメモリセルの救済方法。 - 【請求項９】 前記設定は、前記冗長メモリセル領域に
関する前記テストにおいて、前記メモリセル・アレイに
書き込み又は読み出しをされるデータが入出力される入
出力回路の出力端子をハイインピーダンス状態とさせる
ように行うことを特徴とする請求項７又は８記載のメモ
リセルの救済方法。 - 【請求項１０】 所定の記憶容量に対応した複数のメモ
リセルがマトリックス状に配置された正規メモリセル領
域と、少なくとも複数の冗長メモリセル列及び複数の冗
長メモリセル行のいずれか一方により構成される冗長メ
モリセル領域とを備えてなるメモリセル・アレイを有す
る半導体装置の前記正規メモリセル領域及び前記冗長メ
モリセル領域に関して欠陥の有無をテストし、前記正規
メモリセル領域の欠陥を有するメモリセル列又はメモリ
セル行を前記冗長メモリセル列又は前記冗長メモリセル
行に置換するメモリセルの救済方法であって、 前記正規メモリセル領域及び前記冗長メモリセル領域に
関する前記テストの結果に基づいて、前記正規メモリセ
ル領域の欠陥を有するメモリセル列又はメモリセル行を
前記冗長メモリセル列又は前記冗長メモリセル行に置換
するとともに、少なくとも前記複数の冗長メモリセル列
及び複数の冗長メモリセル行のいずれか一方ごとに、置
換済みであるか否かに対応したデータを前記半導体記憶
装置内部に設けられた記憶手段に記憶し、 前記冗長メモリセル領域に関する前記テストにおいて
は、前記記憶手段に記憶されたデータに基づいて、前記
冗長メモリセル領域を構成する複数の冗長メモリセル列
又は複数の冗長メモリセル行のうち、置換済みの前記冗
長メモリセル列又は前記冗長メモリセル行以外について
前記テストを行うことを特徴とするメモリセルの救済方
法。
Priority Applications (2)
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|---|---|
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ID=19178427
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|---|---|---|---|
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|---|---|---|---|---|
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-
2002
- 2002-12-03 US US10/308,434 patent/US6847563B2/en not_active Expired - Lifetime
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