JP2003085993A - 不揮発性半導体記憶装置およびその不良救済方法 - Google Patents
不揮発性半導体記憶装置およびその不良救済方法Info
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- Tests Of Electronic Circuits (AREA)
- Measuring Leads Or Probes (AREA)
Abstract
(57)【要約】
【課題】ウエハ状態で不良救済のために複数のチップ領
域を同時に測定しようとする際、不良救済を行うための
不良アドレスの書き込み時間を短縮してテスト時間を短
縮し、製造コストの高騰を抑制する。 【解決手段】本体セルアレイ10と、救済セルアレイ15
と、テスト時に特定コード入力を記憶するチップ番号記
憶回路11と、テスト時に選択コード入力と特定コードと
を比較し、一致検出を行うチップ番号比較回路13と、一
致検出の場合に本体セルアレイ中に不良セルの不良アド
レスを一時的にラッチする不良アドレスラッチ回路5
と、ラッチした不良アドレスを記憶する救済アドレス記
憶回路22と、記憶した不良アドレスとアドレス入力とを
比較し、一致検出を行う不良アドレス検知回路24と、一
致検出の場合に本体セルアレイの出力を救済セルアレイ
の出力に置き換える出力マルチプレクサ26と具備する。
域を同時に測定しようとする際、不良救済を行うための
不良アドレスの書き込み時間を短縮してテスト時間を短
縮し、製造コストの高騰を抑制する。 【解決手段】本体セルアレイ10と、救済セルアレイ15
と、テスト時に特定コード入力を記憶するチップ番号記
憶回路11と、テスト時に選択コード入力と特定コードと
を比較し、一致検出を行うチップ番号比較回路13と、一
致検出の場合に本体セルアレイ中に不良セルの不良アド
レスを一時的にラッチする不良アドレスラッチ回路5
と、ラッチした不良アドレスを記憶する救済アドレス記
憶回路22と、記憶した不良アドレスとアドレス入力とを
比較し、一致検出を行う不良アドレス検知回路24と、一
致検出の場合に本体セルアレイの出力を救済セルアレイ
の出力に置き換える出力マルチプレクサ26と具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
消去／再書き込み可能な記憶素子を有する不揮発性半導
体記憶装置およびその不良救済方法に係り、特にメモリ
セルに不良が有った場合に救済する手段を有する半導体
記憶装置およびそのテスト方法に関するもので、例えば
電気的消去／再書き込み可能な半導体メモリ（ＥＥＰＲ
ＯＭ）に使用されるものである。
消去／再書き込み可能な記憶素子を有する不揮発性半導
体記憶装置およびその不良救済方法に係り、特にメモリ
セルに不良が有った場合に救済する手段を有する半導体
記憶装置およびそのテスト方法に関するもので、例えば
電気的消去／再書き込み可能な半導体メモリ（ＥＥＰＲ
ＯＭ）に使用されるものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルとして、サイ
ズの縮小を図るために、半導体基板に形成された二重ウ
エル上に二層スタックゲート構造を有するＮＭＯＳトラ
ンジスタが形成されている。
ズの縮小を図るために、半導体基板に形成された二重ウ
エル上に二層スタックゲート構造を有するＮＭＯＳトラ
ンジスタが形成されている。
【０００３】図３は、二層スタックゲート構造のＮＭＯ
Ｓトランジスタからなるセルの一例を示す断面図であ
る。
Ｓトランジスタからなるセルの一例を示す断面図であ
る。
【０００４】図中、30はＰ型基板（Ｐｓｕｂ）、31はＮ
型ウエル（ＮＷｅｌｌ）、32はＮウエル中に形成された
Ｐ型ウエル（Ｐｗｅｌｌ）である。Ｎ型ウエル31中に
は、ウエル引き出し電極がＮ+ 型の拡散層33で形成され
ている。また、Ｐ型ウエル32中には、Ｎ+ 型の拡散層34
でＮＭＯＳトランジスタのソースＳおよびドレインＤが
形成されており、Ｐ+ 型の拡散層35でウエル引き出し電
極が形成されている。
型ウエル（ＮＷｅｌｌ）、32はＮウエル中に形成された
Ｐ型ウエル（Ｐｗｅｌｌ）である。Ｎ型ウエル31中に
は、ウエル引き出し電極がＮ+ 型の拡散層33で形成され
ている。また、Ｐ型ウエル32中には、Ｎ+ 型の拡散層34
でＮＭＯＳトランジスタのソースＳおよびドレインＤが
形成されており、Ｐ+ 型の拡散層35でウエル引き出し電
極が形成されている。
【０００５】そして、基板30上には、ゲート絶縁膜36上
に第１層目の多結晶シリコン層により浮遊ゲートＦＧが
形成され、その上に絶縁膜37で分離されて第２層目の多
結晶シリコン層により制御ゲートＣＧが形成されてい
る。
に第１層目の多結晶シリコン層により浮遊ゲートＦＧが
形成され、その上に絶縁膜37で分離されて第２層目の多
結晶シリコン層により制御ゲートＣＧが形成されてい
る。
【０００６】実際の半導体記憶装置では、同一ウエル上
に複数のセルが行列上に配置されており、各行のセルの
制御ゲートＣＧに接続された複数の行線ＷＬと各行のセ
ルのドレインＤに接続された複数の列線ＢＬによりいず
れかのセルが選択されるように構成されている。また、
全てのセルのソースＳおよびＮウエル31、Ｐウエル32に
ソース線ＳＬが共通に接続されている。
に複数のセルが行列上に配置されており、各行のセルの
制御ゲートＣＧに接続された複数の行線ＷＬと各行のセ
ルのドレインＤに接続された複数の列線ＢＬによりいず
れかのセルが選択されるように構成されている。また、
全てのセルのソースＳおよびＮウエル31、Ｐウエル32に
ソース線ＳＬが共通に接続されている。
【０００７】ここで、セルの動作について簡単に説明す
る。
る。
【０００８】データの消去に際しては、ソース線ＳＬに
例えば１０Ｖを印加することにより、セルのソースＳ、
Ｎウエル31、Ｐウエル32に例えば１０Ｖを印加する。ま
た、全ての行線ＷＬに例えば−７Ｖを印加することによ
り、全ての制御ゲートＣＧに−７Ｖを印加する。ドレイ
ンＤはフローティング状態にする。この時、浮遊ゲート
ＦＧ中の電子は、ＦＮトンネリングによってチャネル中
に放出される。この状態ではセルの閾値は低くなってお
り、この消去状態のデータを"１"と称するものとする。
例えば１０Ｖを印加することにより、セルのソースＳ、
Ｎウエル31、Ｐウエル32に例えば１０Ｖを印加する。ま
た、全ての行線ＷＬに例えば−７Ｖを印加することによ
り、全ての制御ゲートＣＧに−７Ｖを印加する。ドレイ
ンＤはフローティング状態にする。この時、浮遊ゲート
ＦＧ中の電子は、ＦＮトンネリングによってチャネル中
に放出される。この状態ではセルの閾値は低くなってお
り、この消去状態のデータを"１"と称するものとする。
【０００９】データの書き込みに際しては、書き込みた
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば９Ｖ、複数の列線ＢＬのいずれかを例えば５Ｖ、
ソース線ＳＬを０Ｖに設定する。この時、選択されたセ
ルでは、ホットエレクトロン注入により浮遊ゲートＦＧ
中に電子が注入される。この状態ではセルの閾値は高く
なっており、この書き込み状態のデータを"０"と称す
る。
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば９Ｖ、複数の列線ＢＬのいずれかを例えば５Ｖ、
ソース線ＳＬを０Ｖに設定する。この時、選択されたセ
ルでは、ホットエレクトロン注入により浮遊ゲートＦＧ
中に電子が注入される。この状態ではセルの閾値は高く
なっており、この書き込み状態のデータを"０"と称す
る。
【００１０】データの読み出しに際しては、読み出した
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば５Ｖ程度、複数の列線ＢＬのいずれかを低電圧
（例えば０．７Ｖ程度）、ソース線ＳＬを０Ｖに設定す
る。この時、選択したセルが書き込み状態（データ
“０”）の場合、セルはオンしないので電流は流れな
い。これに対して、選択したセルのデータが消去状態
（データ“１”）の場合、セルはオンし、例えば４０μ
Ａ程度のセル電流が流れる。この電流の振幅をセンスア
ンプ（図示せず）等で増幅して読み出しを行う。
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば５Ｖ程度、複数の列線ＢＬのいずれかを低電圧
（例えば０．７Ｖ程度）、ソース線ＳＬを０Ｖに設定す
る。この時、選択したセルが書き込み状態（データ
“０”）の場合、セルはオンしないので電流は流れな
い。これに対して、選択したセルのデータが消去状態
（データ“１”）の場合、セルはオンし、例えば４０μ
Ａ程度のセル電流が流れる。この電流の振幅をセンスア
ンプ（図示せず）等で増幅して読み出しを行う。
【００１１】なお、以上の動作説明では、メモリセルの
基板側に高電圧を印加して消去するＮＯＲ型のメモリセ
ルを例にとったが、ソースに高電圧を印加して消去する
形式のメモリセル、また、ＮＡＮＤ型のメモリセルで
も、同様の動作制御が可能である。
基板側に高電圧を印加して消去するＮＯＲ型のメモリセ
ルを例にとったが、ソースに高電圧を印加して消去する
形式のメモリセル、また、ＮＡＮＤ型のメモリセルで
も、同様の動作制御が可能である。
【００１２】図４は、半導体ウエハ上に形成されたメモ
リチップ領域の配列の一例および１個のチップ領域を取
り出してパッド配置の一例を示す。
リチップ領域の配列の一例および１個のチップ領域を取
り出してパッド配置の一例を示す。
【００１３】半導体メモリの製造に際しては、１枚のシ
リコンウエハ40上にメモリを構成する各層をステップ・
アンド・リピートの手法でパターンニングしながら、通
常は数百〜数千個のチップ（ＣＨＩＰ）領域41を形成す
る。
リコンウエハ40上にメモリを構成する各層をステップ・
アンド・リピートの手法でパターンニングしながら、通
常は数百〜数千個のチップ（ＣＨＩＰ）領域41を形成す
る。
【００１４】全チップ領域41のうちには、メモリを構成
する各層の加工バラツキやごみ等の影響により所望の特
性を満足しない不良品が数％は混在するので、チップ領
域の全数に対して良品チップを選別する必要が出てく
る。この良品チップの選別に際して、通常は、不良チッ
プを発見した場合に内蔵の救済手段により救済して良品
チップとする処理を行う。
する各層の加工バラツキやごみ等の影響により所望の特
性を満足しない不良品が数％は混在するので、チップ領
域の全数に対して良品チップを選別する必要が出てく
る。この良品チップの選別に際して、通常は、不良チッ
プを発見した場合に内蔵の救済手段により救済して良品
チップとする処理を行う。
【００１５】図５は、列単位の不良救済手段を含む従来
のＥＥＰＲＯＭの構成例を示す。
のＥＥＰＲＯＭの構成例を示す。
【００１６】本体セルアレイ（ＭＭＡ）10は、本体メモ
リセル11が行列状に配置されており、行デコーダ（Ｒ
Ｄ）12、列デコーダ（ＣＤ）13および列選択ゲート（Ｃ
Ｇ）14とにより本体メモリセルが選択されるものであ
る。
リセル11が行列状に配置されており、行デコーダ（Ｒ
Ｄ）12、列デコーダ（ＣＤ）13および列選択ゲート（Ｃ
Ｇ）14とにより本体メモリセルが選択されるものであ
る。
【００１７】救済セルアレイ（ＲＭＡ）15は、救済用メ
モリセル16が列方向に配置されており、本体セルアレイ
11に不良があった場合に、行デコーダ12、救済用列デコ
ーダおよび救済用列選択ゲート（ＲＣＧ）17により救済
用メモリセル16が選択されることにより本体メモリセル
11の置換（救済）を可能にするものである。
モリセル16が列方向に配置されており、本体セルアレイ
11に不良があった場合に、行デコーダ12、救済用列デコ
ーダおよび救済用列選択ゲート（ＲＣＧ）17により救済
用メモリセル16が選択されることにより本体メモリセル
11の置換（救済）を可能にするものである。
【００１８】本体セルアレイ10の読み出し動作は、選択
された本体メモリセルのデータが列選択ゲート14により
選択されるｊ本のデータ線（ＤＬｊ）18を介してｊ個の
センスアンプ（ＳＡｊ）19に接続され、読み出しデータ
ＳＡＯｊが出力される。
された本体メモリセルのデータが列選択ゲート14により
選択されるｊ本のデータ線（ＤＬｊ）18を介してｊ個の
センスアンプ（ＳＡｊ）19に接続され、読み出しデータ
ＳＡＯｊが出力される。
【００１９】救済セルアレイ15の読み出し動作は、選択
された救済用メモリセル16のデータが救済用列選択ゲー
ト17により選択されるｋ本のデータ線（ＲＤＬｋ）20を
介してｋ個の救済用センスアンプ（ＲＳＡｋ）21に接続
され、読み出しデータＲＳＡＯｋが出力される。
された救済用メモリセル16のデータが救済用列選択ゲー
ト17により選択されるｋ本のデータ線（ＲＤＬｋ）20を
介してｋ個の救済用センスアンプ（ＲＳＡｋ）21に接続
され、読み出しデータＲＳＡＯｋが出力される。
【００２０】救済アドレス記憶回路（ＲＤＦＵＳＥ）2
2、救済アドレスラッチ回路（ＲＤＬＡＴ）23、不良ア
ドレス検知回路（ＲＤＨＩＴ）24により１組の救済回路
が構成され、通常は複数組の救済回路が設けられる。
2、救済アドレスラッチ回路（ＲＤＬＡＴ）23、不良ア
ドレス検知回路（ＲＤＨＩＴ）24により１組の救済回路
が構成され、通常は複数組の救済回路が設けられる。
【００２１】前記救済アドレス記憶回路22は、例えば前
記メモリセル11や救済用メモリセル16と同じ構成の記憶
素子を含んでおり、アドレスバッファ（ＡＤＢＦ）25か
らアドレス信号ＲＤＡＤｉを受け、書き込み制御信号Ｒ
ＤＰＲＧにより制御されて救済アドレス（不良アドレ
ス）を記憶するものである。前記救済アドレスラッチ回
路23は、上記救済アドレスを電源投入時等にラッチする
ものである。また、前記救済アドレス記憶回路22の記憶
素子としては、メタルヒューズ素子や、専用のメモリセ
ルを使用する場合もある。
記メモリセル11や救済用メモリセル16と同じ構成の記憶
素子を含んでおり、アドレスバッファ（ＡＤＢＦ）25か
らアドレス信号ＲＤＡＤｉを受け、書き込み制御信号Ｒ
ＤＰＲＧにより制御されて救済アドレス（不良アドレ
ス）を記憶するものである。前記救済アドレスラッチ回
路23は、上記救済アドレスを電源投入時等にラッチする
ものである。また、前記救済アドレス記憶回路22の記憶
素子としては、メタルヒューズ素子や、専用のメモリセ
ルを使用する場合もある。
【００２２】前記不良アドレス検知回路24は、上記救済
アドレスラッチ回路23の出力ＲＤｉとアドレスバッファ
25からの出力ＲＤＡＤｉとを比較し、その結果、不良ア
ドレス入力を検知した場合には、列ヒット信号ＨＩＴＣ
ＯＬが“Ｈ”となり、置き換えすべき救済用センスアン
プ21を指定する置換情報信号ＨＩＴＩＯを出力するもの
である。
アドレスラッチ回路23の出力ＲＤｉとアドレスバッファ
25からの出力ＲＤＡＤｉとを比較し、その結果、不良ア
ドレス入力を検知した場合には、列ヒット信号ＨＩＴＣ
ＯＬが“Ｈ”となり、置き換えすべき救済用センスアン
プ21を指定する置換情報信号ＨＩＴＩＯを出力するもの
である。
【００２３】出力マルチプレクサ（ＭＵＸ）26は、列ヒ
ット信号ＨＩＴＣＯＬと置換情報信号ＨＩＴＩＯを受
け、センスアンプ19の出力ＳＡＯｊを所定の救済用セン
スアンプ21の出力ＲＳＡＯｋと置き換えてＤＳｊとして
出力するものである。このＤＳｊが出力バッファ（図示
せず）を経て外部端子に出力することにより、不良アド
レスに対して列単位での救済が行われたことになる。
ット信号ＨＩＴＣＯＬと置換情報信号ＨＩＴＩＯを受
け、センスアンプ19の出力ＳＡＯｊを所定の救済用セン
スアンプ21の出力ＲＳＡＯｋと置き換えてＤＳｊとして
出力するものである。このＤＳｊが出力バッファ（図示
せず）を経て外部端子に出力することにより、不良アド
レスに対して列単位での救済が行われたことになる。
【００２４】次に、図４に示したウエハ上のメモリチッ
プ領域の不良救済方法について説明する。
プ領域の不良救済方法について説明する。
【００２５】良品チップの選別時には、チップ領域41上
の全メモリセルに対して、書き込み、消去、読み出しの
テストを行う必要があり、このテストに要する時間はメ
モリの製造コストの上昇をまねく。そこで、メモリのテ
スト時間を短縮するための様々な手法が採用されてお
り、その一つの手法として、シリコンウエハ40上の隣接
する複数のチップ領域41を１単位（ＵＮＩＴ）として同
時にテストしている。
の全メモリセルに対して、書き込み、消去、読み出しの
テストを行う必要があり、このテストに要する時間はメ
モリの製造コストの上昇をまねく。そこで、メモリのテ
スト時間を短縮するための様々な手法が採用されてお
り、その一つの手法として、シリコンウエハ40上の隣接
する複数のチップ領域41を１単位（ＵＮＩＴ）として同
時にテストしている。
【００２６】良品選別テストをする場合、チップ領域41
の複数のパッドＰＡＤに良品選別テスター（図示せず）
の複数の針（プローブ）を同時に当てた状態で各種テス
トを行う。この際、１単位の複数のチップ領域41に同時
に針を当て、各チップ領域41の対応するパッドＰＡＤに
良品選別テスターから同時に信号を送り、並行してテス
トを行う。
の複数のパッドＰＡＤに良品選別テスター（図示せず）
の複数の針（プローブ）を同時に当てた状態で各種テス
トを行う。この際、１単位の複数のチップ領域41に同時
に針を当て、各チップ領域41の対応するパッドＰＡＤに
良品選別テスターから同時に信号を送り、並行してテス
トを行う。
【００２７】なお、良品選別テスターにおいては、接続
／切断をコントロールするリレー回路（図示せず）を介
してテスター本体と針が繋がっており、不良救済の事前
に不良と判断されたチップ領域41は、前記リレー回路に
より切断状態にされ、その後のテストを行わないように
すると共に、不良チップの悪影響（電圧の低下等）を排
除している。
／切断をコントロールするリレー回路（図示せず）を介
してテスター本体と針が繋がっており、不良救済の事前
に不良と判断されたチップ領域41は、前記リレー回路に
より切断状態にされ、その後のテストを行わないように
すると共に、不良チップの悪影響（電圧の低下等）を排
除している。
【００２８】しかし、前記したように複数のチップ領域
41を同時にテストし、不良救済を行う際、不良アドレス
の書き込み時間が長くなり、テスト時間が長くなるとい
う問題がある。
41を同時にテストし、不良救済を行う際、不良アドレス
の書き込み時間が長くなり、テスト時間が長くなるとい
う問題がある。
【００２９】即ち、通常、救済すべき不良アドレスは各
チップ毎に異なるので、良品選別テスターのリレー回路
をコントロールすることにより１チップ毎に不良アドレ
スの書き込みを行う。この時、リレー回路を切り替える
毎に数１０ｍｓ程度のセッティング時間が必要になる。
チップ毎に異なるので、良品選別テスターのリレー回路
をコントロールすることにより１チップ毎に不良アドレ
スの書き込みを行う。この時、リレー回路を切り替える
毎に数１０ｍｓ程度のセッティング時間が必要になる。
【００３０】また、チップ領域41には、通常、数十個〜
数百組程度の救済回路ＲＤＣＩＲを含んでいる。各チッ
プ領域に例えば１００個のＲＤＣＩＲを含んでいるとす
ると、救済回路ＲＤＣＩＲの救済アドレス記憶回路ＲＤ
ＦＵＳＥへの不良アドレスの書き込みに、１０ｍｓ×１
００個＝１ｓ前後の時間を要する。また、各アドレスの
書き込み時間として、それぞれ例えば１００μｓ前後の
時間が必要になる。
数百組程度の救済回路ＲＤＣＩＲを含んでいる。各チッ
プ領域に例えば１００個のＲＤＣＩＲを含んでいるとす
ると、救済回路ＲＤＣＩＲの救済アドレス記憶回路ＲＤ
ＦＵＳＥへの不良アドレスの書き込みに、１０ｍｓ×１
００個＝１ｓ前後の時間を要する。また、各アドレスの
書き込み時間として、それぞれ例えば１００μｓ前後の
時間が必要になる。
【００３１】また、前記したように１単位の複数のチッ
プ領域41に同時に針を当てた状態で各チップ領域41に同
時に信号を送るテスト方法は、個々のチップ領域41に対
して独立したテストを行うことができず、不良アドレス
の書き込み等のように各チップ領域41で異なるコントロ
ールが必要な場合には同時測定が不可能になる。
プ領域41に同時に針を当てた状態で各チップ領域41に同
時に信号を送るテスト方法は、個々のチップ領域41に対
して独立したテストを行うことができず、不良アドレス
の書き込み等のように各チップ領域41で異なるコントロ
ールが必要な場合には同時測定が不可能になる。
【００３２】なお、個々のチップ領域41に対して独立し
たテストを行うためには、前記リレー回路を１個のチッ
プ領域41にのみ接続状態とすることにより可能になる
が、テスト時間の増加に繋がるだけでなく、テスターの
改造や購入が必要になり、製造コストが高くなる。
たテストを行うためには、前記リレー回路を１個のチッ
プ領域41にのみ接続状態とすることにより可能になる
が、テスト時間の増加に繋がるだけでなく、テスターの
改造や購入が必要になり、製造コストが高くなる。
【００３３】
【発明が解決しようとする課題】上記したように従来の
ＥＥＰＲＯＭは、ウエハ状態で不良救済のために複数の
チップ領域を同時に測定しようとする際、不良救済を行
うための不良アドレスの書き込み時間が長くなり、テス
ト時間が長くなり、製造コストが高くなってしまうとい
う問題があった。
ＥＥＰＲＯＭは、ウエハ状態で不良救済のために複数の
チップ領域を同時に測定しようとする際、不良救済を行
うための不良アドレスの書き込み時間が長くなり、テス
ト時間が長くなり、製造コストが高くなってしまうとい
う問題があった。
【００３４】本発明は上記の問題点を解決すべくなされ
たもので、ウエハ状態で不良救済のために複数のチップ
領域を同時に測定しようとする際、不良救済を行うため
の不良アドレスの書き込み時間を短縮してテスト時間を
短縮でき、製造コストの高騰を抑制し得る不揮発性半導
体記憶装置およびその不良救済方法を提供することを目
的とする。
たもので、ウエハ状態で不良救済のために複数のチップ
領域を同時に測定しようとする際、不良救済を行うため
の不良アドレスの書き込み時間を短縮してテスト時間を
短縮でき、製造コストの高騰を抑制し得る不揮発性半導
体記憶装置およびその不良救済方法を提供することを目
的とする。
【００３５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的にデータの書き換え可能なＭＯＳ構
造のメモリセルが行列状に配置された第１のメモリセル
アレイと、電気的にデータの書き換え可能なＭＯＳ構造
のメモリセルが行または列の少なくとも一方向に配置さ
れた第２のメモリセルアレイと、テスト時に第１の書き
込み制御信号により書き込み制御され、外部より入力す
る特定コードを記憶する第１の記憶手段と、テスト時に
外部より入力する選択コードと前記第１の記憶手段に記
憶された特定コードとを比較し、一致検出により活性化
信号を生成する第１の比較手段と、前記活性化信号によ
り活性化制御され、テスト時に前記第１のメモリセルア
レイ中に不良が発生した場合にラッチ制御信号によりラ
ッチ制御され、不良アドレスを一時的にラッチする不良
アドレスラッチ回路と、テスト時に第２の書き込み制御
信号により書き込み制御され、前記ラッチ回路にラッチ
された不良アドレスを記憶する第２の記憶手段と、アド
レス入力と前記第２の記憶手段に記憶された不良アドレ
スとを比較し、一致検出により置換信号を生成する第２
の比較手段と、前記置換信号により制御され、前記第１
のメモリセルアレイの出力を前記第２のメモリセルアレ
イの出力に置き換える置換手段と具備することを特徴と
する。
記憶装置は、電気的にデータの書き換え可能なＭＯＳ構
造のメモリセルが行列状に配置された第１のメモリセル
アレイと、電気的にデータの書き換え可能なＭＯＳ構造
のメモリセルが行または列の少なくとも一方向に配置さ
れた第２のメモリセルアレイと、テスト時に第１の書き
込み制御信号により書き込み制御され、外部より入力す
る特定コードを記憶する第１の記憶手段と、テスト時に
外部より入力する選択コードと前記第１の記憶手段に記
憶された特定コードとを比較し、一致検出により活性化
信号を生成する第１の比較手段と、前記活性化信号によ
り活性化制御され、テスト時に前記第１のメモリセルア
レイ中に不良が発生した場合にラッチ制御信号によりラ
ッチ制御され、不良アドレスを一時的にラッチする不良
アドレスラッチ回路と、テスト時に第２の書き込み制御
信号により書き込み制御され、前記ラッチ回路にラッチ
された不良アドレスを記憶する第２の記憶手段と、アド
レス入力と前記第２の記憶手段に記憶された不良アドレ
スとを比較し、一致検出により置換信号を生成する第２
の比較手段と、前記置換信号により制御され、前記第１
のメモリセルアレイの出力を前記第２のメモリセルアレ
イの出力に置き換える置換手段と具備することを特徴と
する。
【００３６】本発明の不揮発性半導体記憶装置の不良救
済方法は、同じ半導体基板上の複数のチップ領域にそれ
ぞれ形成された請求項１記載の不揮発性半導体記憶装置
を同時に測定して不良救済を行う際、前記テストの開始
時に同時測定の対象となる複数のチップ領域の各々に対
して個別の特定コードを割り振ることを特徴とする。
済方法は、同じ半導体基板上の複数のチップ領域にそれ
ぞれ形成された請求項１記載の不揮発性半導体記憶装置
を同時に測定して不良救済を行う際、前記テストの開始
時に同時測定の対象となる複数のチップ領域の各々に対
して個別の特定コードを割り振ることを特徴とする。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００３８】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るＥＥＰＲＯＭの一部を取り出して示す
ブロック図である。
の実施形態に係るＥＥＰＲＯＭの一部を取り出して示す
ブロック図である。
【００３９】図１に示すＥＥＰＲＯＭの構成は、図５を
参照して前述したＥＥＰＲＯＭの構成と比べて、（１）
チップ番号記憶回路（ＩＤＦＵＳＥ）1 、（２）チップ
番号ラッチ回路（ＩＤＬＡＴ）2 、（３）チップ番号比
較回路（ＩＤＨＩＴ）3 、（４）アドレスラッチコント
ローラ（ＬＡＴＣＮＴ）4 、（５）不良アドレスラッチ
回路（ＡＤＬＡＴ）5 が付加されている点が異なり、そ
の他の部分は図５中と同じであるので同一符号を付して
いる。
参照して前述したＥＥＰＲＯＭの構成と比べて、（１）
チップ番号記憶回路（ＩＤＦＵＳＥ）1 、（２）チップ
番号ラッチ回路（ＩＤＬＡＴ）2 、（３）チップ番号比
較回路（ＩＤＨＩＴ）3 、（４）アドレスラッチコント
ローラ（ＬＡＴＣＮＴ）4 、（５）不良アドレスラッチ
回路（ＡＤＬＡＴ）5 が付加されている点が異なり、そ
の他の部分は図５中と同じであるので同一符号を付して
いる。
【００４０】図１に示すＥＥＰＲＯＭにおいて、第１の
メモリセルアレイである本体セルアレイ（ＭＭＡ）10
は、電気的にデータの書き換え可能なＭＯＳ構造の本体
メモリセル11が行列状に配置されている。このメモリセ
ル11は、入力アドレスをデコードする行デコーダ（Ｒ
Ｄ）12および列デコーダ（ＣＤ）13と列選択ゲート（Ｃ
Ｇ）14とにより選択される。同時に選択された本体メモ
リセル11のデータは、ｊ本のデータ線（ＤＬｊ）18を介
してｊ個のセンスアンプ（ＳＡｊ）19に接続されること
により、ワード単位あるいはページ単位で読み出しデー
タＳＡＯｊが出力される。
メモリセルアレイである本体セルアレイ（ＭＭＡ）10
は、電気的にデータの書き換え可能なＭＯＳ構造の本体
メモリセル11が行列状に配置されている。このメモリセ
ル11は、入力アドレスをデコードする行デコーダ（Ｒ
Ｄ）12および列デコーダ（ＣＤ）13と列選択ゲート（Ｃ
Ｇ）14とにより選択される。同時に選択された本体メモ
リセル11のデータは、ｊ本のデータ線（ＤＬｊ）18を介
してｊ個のセンスアンプ（ＳＡｊ）19に接続されること
により、ワード単位あるいはページ単位で読み出しデー
タＳＡＯｊが出力される。
【００４１】前記行デコーダ12および列デコーダ13は、
外部端子からアドレス信号が入力するアドレスバッファ
（ＡＤＢＦ）25からアドレス信号が供給される。
外部端子からアドレス信号が入力するアドレスバッファ
（ＡＤＢＦ）25からアドレス信号が供給される。
【００４２】第２のメモリセルアレイである救済セルア
レイ（ＲＭＡ）15は、電気的にデータの書き換え可能な
ＭＯＳ構造の救済用メモリセル16が行または列の少なく
とも一方向（本例では列方向）にｋ本配置されている。
本例では、救済用メモリセル16は、本体メモリセル11に
不良が存在する場合に列単位で本体メモリセル11の置換
（救済）を行うために、本体メモリセル11の不良アドレ
ス（救済アドレス）に応じて行デコーダ12、救済用列デ
コーダ（図示せず）および救済用列選択ゲート（ＲＣ
Ｇ）17により選択される。選択された救済用メモリセル
16のデータは、救済セル読み出し用のデータ線（ＲＤＬ
ｋ）20を介して救済用センスアンプ（ＲＳＡｋ）21に接
続されることにより、読み出しデータＲＳＡＯｋが出力
される。
レイ（ＲＭＡ）15は、電気的にデータの書き換え可能な
ＭＯＳ構造の救済用メモリセル16が行または列の少なく
とも一方向（本例では列方向）にｋ本配置されている。
本例では、救済用メモリセル16は、本体メモリセル11に
不良が存在する場合に列単位で本体メモリセル11の置換
（救済）を行うために、本体メモリセル11の不良アドレ
ス（救済アドレス）に応じて行デコーダ12、救済用列デ
コーダ（図示せず）および救済用列選択ゲート（ＲＣ
Ｇ）17により選択される。選択された救済用メモリセル
16のデータは、救済セル読み出し用のデータ線（ＲＤＬ
ｋ）20を介して救済用センスアンプ（ＲＳＡｋ）21に接
続されることにより、読み出しデータＲＳＡＯｋが出力
される。
【００４３】本例では、テスト時にチップ別に割り当て
られた外部より入力する特定コード（本例ではチップ番
号）を記憶する第１の記憶手段として、第１の書き込み
制御信号により書き込み制御されてチップ番号を記憶す
るチップ番号記憶回路（ＩＤＦＵＳＥ）1 が設けられて
いる。そして、このチップ番号記憶回路1 に記憶された
チップ番号をラッチするチップ番号ラッチ回路（ＩＤＬ
ＡＴ）2 が必要に応じて設けられている。
られた外部より入力する特定コード（本例ではチップ番
号）を記憶する第１の記憶手段として、第１の書き込み
制御信号により書き込み制御されてチップ番号を記憶す
るチップ番号記憶回路（ＩＤＦＵＳＥ）1 が設けられて
いる。そして、このチップ番号記憶回路1 に記憶された
チップ番号をラッチするチップ番号ラッチ回路（ＩＤＬ
ＡＴ）2 が必要に応じて設けられている。
【００４４】そして、テスト時に外部より外部入力回路
（図示せず）を経て入力する選択コードと前記チップ番
号記憶回路1 に記憶された（チップ番号ラッチ回路2 に
ラッチされた）チップ番号とを比較し、一致検出により
活性化信号を生成する第１の比較手段として、チップ番
号比較回路（ＩＤＨＩＴ）3 が設けられている。
（図示せず）を経て入力する選択コードと前記チップ番
号記憶回路1 に記憶された（チップ番号ラッチ回路2 に
ラッチされた）チップ番号とを比較し、一致検出により
活性化信号を生成する第１の比較手段として、チップ番
号比較回路（ＩＤＨＩＴ）3 が設けられている。
【００４５】そして、上記活性化信号により活性化制御
され、起動パルス入力用外部端子ＬＡＴＰＡＤから入力
する起動パルスをラッチパルスとして出力するアドレス
ラッチコントロール回路（ＬＡＴＣＮＴ）4 が設けられ
ている。
され、起動パルス入力用外部端子ＬＡＴＰＡＤから入力
する起動パルスをラッチパルスとして出力するアドレス
ラッチコントロール回路（ＬＡＴＣＮＴ）4 が設けられ
ている。
【００４６】そして、テスト時に前記本体メモリセル11
に不良が発生した場合にアドレスバッファ25の出力（不
良アドレス）を、前記ラッチパルスにより一時的にラッ
チする不良アドレスラッチ回路（ＡＤＬＡＴ）5 が設け
られている。
に不良が発生した場合にアドレスバッファ25の出力（不
良アドレス）を、前記ラッチパルスにより一時的にラッ
チする不良アドレスラッチ回路（ＡＤＬＡＴ）5 が設け
られている。
【００４７】さらに、テスト時に第２の書き込み制御信
号ＲＤＰＲＧにより書き込み制御され、不良アドレスラ
ッチ回路5 の出力ＲＤＡＤｉ（不良アドレス、救済アド
レス）を記憶する第２の記憶手段として、救済アドレス
記憶回路（ＲＤＦＵＳＥ）22と、救済アドレスをラッチ
する救済アドレスラッチ回路（ＲＤＬＡＴ）23が設けら
れている。この救済アドレス記憶回路22は、例えば本体
メモリセル11や救済メモリセル16と同じ構成の記憶素子
を含んでいる。
号ＲＤＰＲＧにより書き込み制御され、不良アドレスラ
ッチ回路5 の出力ＲＤＡＤｉ（不良アドレス、救済アド
レス）を記憶する第２の記憶手段として、救済アドレス
記憶回路（ＲＤＦＵＳＥ）22と、救済アドレスをラッチ
する救済アドレスラッチ回路（ＲＤＬＡＴ）23が設けら
れている。この救済アドレス記憶回路22は、例えば本体
メモリセル11や救済メモリセル16と同じ構成の記憶素子
を含んでいる。
【００４８】さらに、救済アドレスラッチ回路23に記憶
された救済アドレスＲＤｉとアドレスバッファ25の出力
（入力アドレス）とを比較する第２の比較手段として、
不良アドレス検知回路（ＲＤＨＩＴ）24が設けられてい
る。この不良アドレス検知回路24は、一致検出により、
置換制御信号として、列ヒット信号ＨＩＴＣＯＬを活性
化（“Ｈ”）するとともに置き換えすべきセンスアンプ
19を指定する置換情報信号ＨＩＴＩＯを生成する。
された救済アドレスＲＤｉとアドレスバッファ25の出力
（入力アドレス）とを比較する第２の比較手段として、
不良アドレス検知回路（ＲＤＨＩＴ）24が設けられてい
る。この不良アドレス検知回路24は、一致検出により、
置換制御信号として、列ヒット信号ＨＩＴＣＯＬを活性
化（“Ｈ”）するとともに置き換えすべきセンスアンプ
19を指定する置換情報信号ＨＩＴＩＯを生成する。
【００４９】さらに、置換制御信号により本体セルアレ
イ10の出力を救済セルアレイ15の出力に置換する手段と
して、出力マルチプレクサ（ＭＵＸ）26が設けられてい
る。この出力マルチプレクサ26は、列ヒット信号ＨＩＴ
ＣＯＬと置換情報信号ＨＩＴＩＯを受け、センスアンプ
19の出力ＳＡＯｊを所定の救済用センスアンプ21の出力
ＲＳＡＯｋと置き換えてＤＳｊとして出力するものであ
る。このＤＳｊが出力バッファ（図示せず）を経て外部
端子に出力することにより、不良アドレスに対して列単
位での救済が行われたことになる。
イ10の出力を救済セルアレイ15の出力に置換する手段と
して、出力マルチプレクサ（ＭＵＸ）26が設けられてい
る。この出力マルチプレクサ26は、列ヒット信号ＨＩＴ
ＣＯＬと置換情報信号ＨＩＴＩＯを受け、センスアンプ
19の出力ＳＡＯｊを所定の救済用センスアンプ21の出力
ＲＳＡＯｋと置き換えてＤＳｊとして出力するものであ
る。このＤＳｊが出力バッファ（図示せず）を経て外部
端子に出力することにより、不良アドレスに対して列単
位での救済が行われたことになる。
【００５０】上記救済アドレス記憶回路22、救済アドレ
スラッチ回路23、不良アドレス検知回路24により１組の
救済回路が構成されており、通常は複数組の救済回路が
設けられる。
スラッチ回路23、不良アドレス検知回路24により１組の
救済回路が構成されており、通常は複数組の救済回路が
設けられる。
【００５１】図２は、図１に示したチップ番号記憶回路
1 を持つＥＥＰＲＯＭの不良救済方法の一例を示すフロ
ーチャートである。
1 を持つＥＥＰＲＯＭの不良救済方法の一例を示すフロ
ーチャートである。
【００５２】まず、良品選別テスト開始時に、同時測定
の対象となる複数のチップ領域41に対して固有番号（チ
ップ番号）ＩＤＩＮｉを割り振り、このチップ番号ＩＤ
ＩＮｉをチップ番号記憶回路1 に書き込み、チップ番号
ラッチ回路2 にラッチさせておく。
の対象となる複数のチップ領域41に対して固有番号（チ
ップ番号）ＩＤＩＮｉを割り振り、このチップ番号ＩＤ
ＩＮｉをチップ番号記憶回路1 に書き込み、チップ番号
ラッチ回路2 にラッチさせておく。
【００５３】これにより、テスト中には、外部端子より
選別番号（チップコードＩＤＣＤｉ）を入力し、内部に
記憶されているチップ番号と一致したチップに対しての
みチップ領域41単位でのコントロールが可能になる。
選別番号（チップコードＩＤＣＤｉ）を入力し、内部に
記憶されているチップ番号と一致したチップに対しての
みチップ領域41単位でのコントロールが可能になる。
【００５４】即ち、同時測定の対象となる複数のチップ
領域41に対して良品選別テストを行い、不良セルを救済
する必要が生じた場合には、該不良セルの不良アドレス
および選別番号ＩＤＣＤｉを外部端子から例えば順次に
入力し、この選別番号ＩＤＣＤｉと予め書き込んでいる
チップ番号ＩＤＩＮｉとをチップ番号比較回路3 により
比較させる。
領域41に対して良品選別テストを行い、不良セルを救済
する必要が生じた場合には、該不良セルの不良アドレス
および選別番号ＩＤＣＤｉを外部端子から例えば順次に
入力し、この選別番号ＩＤＣＤｉと予め書き込んでいる
チップ番号ＩＤＩＮｉとをチップ番号比較回路3 により
比較させる。
【００５５】この比較結果が一致したチップ領域41で
は、チップ番号比較回路3 の出力信号ＨＩＴＣＨＩＰが
活性状態"Ｈ"になってアドレスラッチコントロール回路
4 が活性化される。これに対して、比較結果が不一致の
チップ領域41では、前記ＨＩＴＣＨＩＰが非活性状態
“Ｌ”であってアドレスラッチコントロール回路4 は活
性化されない。
は、チップ番号比較回路3 の出力信号ＨＩＴＣＨＩＰが
活性状態"Ｈ"になってアドレスラッチコントロール回路
4 が活性化される。これに対して、比較結果が不一致の
チップ領域41では、前記ＨＩＴＣＨＩＰが非活性状態
“Ｌ”であってアドレスラッチコントロール回路4 は活
性化されない。
【００５６】この時、ラッチパルス入力用外部端子ＬＡ
ＴＰＡＤより起動パルスを入力すると、活性化された領
域41では、アドレスラッチコントロール回路4 の出力信
号により不良アドレスラッチ回路5 に不良アドレスがラ
ッチされる。
ＴＰＡＤより起動パルスを入力すると、活性化された領
域41では、アドレスラッチコントロール回路4 の出力信
号により不良アドレスラッチ回路5 に不良アドレスがラ
ッチされる。
【００５７】同時測定の対象となる複数のチップ領域41
に対して順番に選別番号ＩＤＣＤｉを変えて上記のよう
な動作を順次実行することにより、各チップ領域41の不
良アドレスを順番にラッチする。その後、書き込み活性
化信号ＲＤＰＲＧにより救済回路を一括で動かすことに
より、書き込み動作を一括で行うことができる。また、
チップ領域41に不良アドレスが複数ある場合には、上記
と同様の作業を繰り返し行う。
に対して順番に選別番号ＩＤＣＤｉを変えて上記のよう
な動作を順次実行することにより、各チップ領域41の不
良アドレスを順番にラッチする。その後、書き込み活性
化信号ＲＤＰＲＧにより救済回路を一括で動かすことに
より、書き込み動作を一括で行うことができる。また、
チップ領域41に不良アドレスが複数ある場合には、上記
と同様の作業を繰り返し行う。
【００５８】上記した要領で例えば６４のチップ領域41
を同時測定した場合に、各不良アドレスのラッチを５０
０ｎｓ、救済アドレス記憶回路22への書き込みを１００
μｓ、１００個のアドレスに対して行った場合、１個当
たり、（０．５μｓ×６４＋１００μｓ）÷６４×１０
０＝２０６．２５μｓで書き込みを行うことができる。
を同時測定した場合に、各不良アドレスのラッチを５０
０ｎｓ、救済アドレス記憶回路22への書き込みを１００
μｓ、１００個のアドレスに対して行った場合、１個当
たり、（０．５μｓ×６４＋１００μｓ）÷６４×１０
０＝２０６．２５μｓで書き込みを行うことができる。
【００５９】即ち、上記実施形態のＥＥＰＲＯＭによれ
ば、ウエハ状態での不良救済に際して複数のチップ領域
41を同時に測定する場合に、各チップ領域41にチップ番
号ＩＤＩＮｉを割り振ることによりチップ領域41単位の
個別のコントロールが可能になる。したがって、例えば
チップ領域41単位で異なる多くの不良アドレスの書き込
みを行う場合にも、１チップづつ書き込みをする必要が
なくなり、一括書き込みが可能になるので、テスト時間
の飛躍的な短縮を図ることができるようになり、製造コ
ストの高騰を抑制することができる。
ば、ウエハ状態での不良救済に際して複数のチップ領域
41を同時に測定する場合に、各チップ領域41にチップ番
号ＩＤＩＮｉを割り振ることによりチップ領域41単位の
個別のコントロールが可能になる。したがって、例えば
チップ領域41単位で異なる多くの不良アドレスの書き込
みを行う場合にも、１チップづつ書き込みをする必要が
なくなり、一括書き込みが可能になるので、テスト時間
の飛躍的な短縮を図ることができるようになり、製造コ
ストの高騰を抑制することができる。
【００６０】なお、上記実施形態のＥＥＰＲＯＭにおい
ては、同時測定の対象となる複数のチップ領域に対して
各チップ領域毎の不良アドレスの一括書き込みを行った
が、各チップ領域毎の固有のデータ、例えば出力ビット
数の仕様（×８品、×１６品など）を決定するために書
き込むべきデータを各チップ領域毎にラッチしておき、
一括書き込みを行うようにしてもよい。
ては、同時測定の対象となる複数のチップ領域に対して
各チップ領域毎の不良アドレスの一括書き込みを行った
が、各チップ領域毎の固有のデータ、例えば出力ビット
数の仕様（×８品、×１６品など）を決定するために書
き込むべきデータを各チップ領域毎にラッチしておき、
一括書き込みを行うようにしてもよい。
【００６１】また、上記実施形態のＥＥＰＲＯＭにおい
ては、同時測定の対象となる複数のチップ領域に対して
一括書き込みを行ったが、必要に応じて、複数のチップ
領域を複数のグループに分けてグループ単位で書き込み
を行うようにしてもよい。
ては、同時測定の対象となる複数のチップ領域に対して
一括書き込みを行ったが、必要に応じて、複数のチップ
領域を複数のグループに分けてグループ単位で書き込み
を行うようにしてもよい。
【００６２】また、上記実施形態のＥＥＰＲＯＭにおい
て、救済アドレス記憶回路22は、本体メモリセル11と同
じ構成の記憶素子を用いることにより、救済アドレスを
再記憶することが可能になり、救済アドレスを変更した
い場合に有効である。同様に、チップ番号記憶回路1 に
本体メモリセル11と同じ構成の記憶素子を用いることに
より、チップ番号を再記憶することが可能になり、複数
回のテストを繰り返す場合に有効である。
て、救済アドレス記憶回路22は、本体メモリセル11と同
じ構成の記憶素子を用いることにより、救済アドレスを
再記憶することが可能になり、救済アドレスを変更した
い場合に有効である。同様に、チップ番号記憶回路1 に
本体メモリセル11と同じ構成の記憶素子を用いることに
より、チップ番号を再記憶することが可能になり、複数
回のテストを繰り返す場合に有効である。
【００６３】また、本発明は、上記実施形態のＥＥＰＲ
ＯＭに限らず、不揮発性半導体記憶装置に一般的に適用
可能である。
ＯＭに限らず、不揮発性半導体記憶装置に一般的に適用
可能である。
【００６４】
【発明の効果】上述したように本発明の不揮発性半導体
記憶装置およびその不良救済方法によれば、ウエハ状態
で不良救済のために複数のチップ領域を同時に測定しよ
うとする際、不良救済を行うための不良アドレスの書き
込み時間を短縮してテスト時間を短縮でき、製造コスト
の高騰を抑制することができる。
記憶装置およびその不良救済方法によれば、ウエハ状態
で不良救済のために複数のチップ領域を同時に測定しよ
うとする際、不良救済を行うための不良アドレスの書き
込み時間を短縮してテスト時間を短縮でき、製造コスト
の高騰を抑制することができる。
【図１】本発明の不揮発性半導体記憶装置の第１の実施
形態としてＥＥＰＲＯＭのチップ構成の一例を示すブロ
ック図。
形態としてＥＥＰＲＯＭのチップ構成の一例を示すブロ
ック図。
【図２】図１に示したチップ番号記憶手段を持つＥＥＰ
ＲＯＭの不良救済方法の一例を示すフローチャート。
ＲＯＭの不良救済方法の一例を示すフローチャート。
【図３】二層スタックゲート構造のＮＭＯＳトランジス
タからなるセルの一例を示す断面図。
タからなるセルの一例を示す断面図。
【図４】半導体ウエハ上に形成されたメモリチップ領域
の配列の一例および１個のチップ領域を取り出してパッ
ド配置の一例を示す図。
の配列の一例および１個のチップ領域を取り出してパッ
ド配置の一例を示す図。
【図５】列単位の不良救済手段を含む従来のＥＥＰＲＯ
Ｍの構成例を示すブロック図。
Ｍの構成例を示すブロック図。
1 …チップ番号記憶回路（ＩＤＦＵＳＥ）（第１の記憶
手段）、 2 …チップ番号ラッチ回路（ＩＤＬＡＴ）、 3 …チップ番号比較回路（ＩＤＨＩＴ）（第１の比較手
段）、 4 …アドレスラッチコントローラ（ＬＡＴＣＮＴ）、 5 …不良アドレスラッチ回路（ＡＤＬＡＴ）、 10…本体セルアレイ（ＭＭＡ）（第１のメモリセルアレ
イ）、 11…本体メモリセル、 12…行デコーダ（ＲＤ）、 13…列デコーダ（ＣＤ）、 14…列選択ゲート（ＣＧ）、 15…救済セルアレイ（ＲＭＡ）（第２のメモリセルアレ
イ）、 16…救済用メモリセル、 17…救済用列選択ゲート（ＲＣＧ）、 18…本体セル読み出し用のデータ線（ＤＬｊ）、 19…センスアンプ（ＳＡｊ）、 20…救済セル読み出し用のデータ線（ＲＤＬｋ）、 21…救済用センスアンプ（ＲＳＡｋ）、 22…救済アドレス記憶回路（ＲＤＦＵＳＥ）（第２の記
憶手段）、 23…救済アドレスラッチ回路（ＲＤＬＡＴ）、 24…不良アドレス検知回路（ＲＤＨＩＴ）（第２の比較
手段）、 25…アドレスバッファ（ＡＤＢＦ）、 26…出力マルチプレクサ（ＭＵＸ）（置換手段）。
手段）、 2 …チップ番号ラッチ回路（ＩＤＬＡＴ）、 3 …チップ番号比較回路（ＩＤＨＩＴ）（第１の比較手
段）、 4 …アドレスラッチコントローラ（ＬＡＴＣＮＴ）、 5 …不良アドレスラッチ回路（ＡＤＬＡＴ）、 10…本体セルアレイ（ＭＭＡ）（第１のメモリセルアレ
イ）、 11…本体メモリセル、 12…行デコーダ（ＲＤ）、 13…列デコーダ（ＣＤ）、 14…列選択ゲート（ＣＧ）、 15…救済セルアレイ（ＲＭＡ）（第２のメモリセルアレ
イ）、 16…救済用メモリセル、 17…救済用列選択ゲート（ＲＣＧ）、 18…本体セル読み出し用のデータ線（ＤＬｊ）、 19…センスアンプ（ＳＡｊ）、 20…救済セル読み出し用のデータ線（ＲＤＬｋ）、 21…救済用センスアンプ（ＲＳＡｋ）、 22…救済アドレス記憶回路（ＲＤＦＵＳＥ）（第２の記
憶手段）、 23…救済アドレスラッチ回路（ＲＤＬＡＴ）、 24…不良アドレス検知回路（ＲＤＨＩＴ）（第２の比較
手段）、 25…アドレスバッファ（ＡＤＢＦ）、 26…出力マルチプレクサ（ＭＵＸ）（置換手段）。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｇ１１Ｃ 17/00 Ｄ
Ｇ１１Ｃ 16/02 ６０１Ｚ
16/06 ６３９Ａ
17/00 ６３９Ｂ
Ｇ０１Ｒ 31/28 Ｂ
(72)発明者 渥美 滋
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 丹沢 徹
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 2G011 AA01 AC31 AE03
2G132 AA09 AB01 AC03 AF02 AH04
AL09 AL26
5B003 AA05 AB05 AC00 AD03 AD04
AD08 AE01 AE02 AE04
5B025 AA03 AB01 AC01 AD01 AD04
AD05 AD13 AD15 AD16 AE05
5L106 AA10 AA15 CC04 CC05 CC09
CC13 CC14 CC17 CC22 DD03
GG07
Claims (9)
- 【請求項１】 電気的にデータの書き換え可能なＭＯＳ
構造のメモリセルが行列状に配置され、入力アドレスに
応じてメモリセルが選択される第１のメモリセルアレイ
と、 電気的にデータの書き換え可能なＭＯＳ構造の救済用メ
モリセルが行または列の少なくとも一方向に配置され、
救済アドレスに応じて救済用メモリセルが選択される第
２のメモリセルアレイと、 テスト時に第１の書き込み制御信号により書き込み制御
され、外部より入力する特定コードを記憶する第１の記
憶手段と、 テスト時に外部より入力する選択コードと前記第１の記
憶手段に記憶された特定コードとを比較し、一致検出に
より活性化信号を生成する第１の比較手段と、 前記活性化信号により活性化制御され、テスト時に前記
第１のメモリセルアレイ中に不良が発生した場合にラッ
チ制御信号によりラッチ制御され、不良アドレスを一時
的にラッチする不良アドレスラッチ回路と、 テスト時に第２の書き込み制御信号により書き込み制御
され、前記ラッチ回路にラッチされた不良アドレスを記
憶する第２の記憶手段と、 アドレス入力と前記第２の記憶手段に記憶された不良ア
ドレスとを比較し、一致検出により置換制御信号を生成
する第２の比較手段と、 前記置換制御信号により制御され、前記第１のメモリセ
ルアレイの出力を前記第２のメモリセルアレイの出力に
置き換える置換手段と具備することを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 外部からアドレス信号が入力し、前記不
良アドレスラッチ回路および前記第２の比較手段に供給
するアドレスバッファと、 前記第１の比較手段により生成された活性化信号および
前記ラッチ制御信号を受けて前記不良アドレスラッチ回
路を制御する不良アドレスラッチ回路をコントロールす
るコントロール回路とをさらに具備することを特徴とす
る請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第２の記憶手段、第２の比較手段お
よび第２の救済手段を複数組搭載することを特徴とする
請求項１または２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第１の記憶手段は、前記特定コード
を再記憶することが可能な記憶素子を具備することを特
徴とする請求項１乃至３のいずれか１つに記載の不揮発
性半導体記憶装置。 - 【請求項５】 前記第２の記憶手段は、前記メモリセル
アレイのメモリセルと同じ構成の記憶素子を具備し、不
良アドレスを再記憶することが可能であることを特徴と
する請求項１乃至４のいずれか１つに記載の不揮発性半
導体記憶装置。 - 【請求項６】 同じ半導体基板上の複数のチップ領域に
それぞれ形成された請求項１記載の不揮発性半導体記憶
装置を同時に測定して不良救済を行う際、前記テストの
開始時に同時測定の対象となる複数のチップ領域の各々
に対して個別の特定コードを割り振ることを特徴とする
不揮発性半導体記憶装置の不良救済方法。 - 【請求項７】 前記不良アドレスを記憶する時に、同時
測定の対象となる複数のチップ領域の各々に選択コード
を順次割り振りながら、前記特定コードと一致したチッ
プ領域の不良アドレスラッチ回路にラッチしていき、第
２の書き込み制御信号により各チップ領域に一括して書
き込み制御を行うことを特徴とする請求項６記載の不揮
発性半導体記憶装置の不良救済方法。 - 【請求項８】 電気的にデータの書き換え可能なＭＯＳ
構造のメモリセルが行列状に配置され、入力アドレスに
応じてメモリセルが選択されるメモリセルアレイと、 第１の書き込み制御信号により書き込み制御され、外部
より入力する特定コードを記憶する第１の記憶手段と、 テスト時に外部より入力する選択コードと前記第１の記
憶手段に記憶された特定コードとを比較し、一致検出に
より活性化信号を生成する第１の比較手段と、 前記活性化信号により活性化制御され、各チップ領域毎
の固有データを一時的にラッチするラッチ回路と、 第２の書き込み制御信号により書き込み制御され、前記
ラッチ回路にラッチされた固有データを記憶する第２の
記憶手段と具備することを特徴とする不揮発性半導体記
憶装置。 - 【請求項９】 前記各チップ領域毎の固有データは、出
力ビット数の仕様を決定するためのデータであることを
特徴とする請求項８記載の不揮発性半導体記憶装置。
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