JPH10199299A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10199299A JPH10199299A JP34946196A JP34946196A JPH10199299A JP H10199299 A JPH10199299 A JP H10199299A JP 34946196 A JP34946196 A JP 34946196A JP 34946196 A JP34946196 A JP 34946196A JP H10199299 A JPH10199299 A JP H10199299A
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Abstract
(57)【要約】
【課題】 検査時間を短縮でき、大容量化および多値化
の場合にも有効に検査できる不揮発性半導体記憶装置を
実現する。 【解決手段】 検査時にカラムデコーダ１０およびロー
デコーダ２０はそれぞれ偶数と奇数ビット線および偶数
と奇数ワード線を別々に選択し、選択したワード線とビ
ット線の交差点にあるメモリセルに対して一括書き込み
を行った後、全メモリセルに対して読み出しを行い、読
み出し結果で良否の判定を行うので、合計４回の検査で
すべてのメモリセルを検査でき、検査時間の短縮が図れ
る。書き込み後の被検査メモリセルのしきい値電圧の分
布を調べ、事前に取得した正常なメモリセルの良品スペ
ックと比較することで、メモリセルの良否を判定でき、
多値メモリの場合異なる書き込み条件で書き込んだ後、
しきい値電圧の分布を調べ、良品スペックとの相関性に
基づき多値メモリセルの良否を判定できる。
の場合にも有効に検査できる不揮発性半導体記憶装置を
実現する。 【解決手段】 検査時にカラムデコーダ１０およびロー
デコーダ２０はそれぞれ偶数と奇数ビット線および偶数
と奇数ワード線を別々に選択し、選択したワード線とビ
ット線の交差点にあるメモリセルに対して一括書き込み
を行った後、全メモリセルに対して読み出しを行い、読
み出し結果で良否の判定を行うので、合計４回の検査で
すべてのメモリセルを検査でき、検査時間の短縮が図れ
る。書き込み後の被検査メモリセルのしきい値電圧の分
布を調べ、事前に取得した正常なメモリセルの良品スペ
ックと比較することで、メモリセルの良否を判定でき、
多値メモリの場合異なる書き込み条件で書き込んだ後、
しきい値電圧の分布を調べ、良品スペックとの相関性に
基づき多値メモリセルの良否を判定できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に高速に検査可能な不揮発性半導体記憶装置
に関するものである。
憶装置、特に高速に検査可能な不揮発性半導体記憶装置
に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置において、書き
込み動作により各記憶素子（以下、メモリセルという）
の電荷蓄積層となる浮遊ゲートに電荷（電子）を注入す
ることによりメモリセルのしきい値電圧を高く設定し、
または浮遊ゲートから電子を放出させることによりメモ
リセルのしきい値電圧を低く設定することで、メモリセ
ルのしきい値電圧に対応するデータをメモリセルに記憶
させる。浮遊ゲートは周囲と電気的に絶縁されており、
注入した電子がほぼ永久的に保持されるので、書き込ま
れたデータは次回の書き込みまで記憶される。読み出し
時に選択メモリセルのしきい値電圧に応じてそれに接続
されているビット線の電位が設定され、この電位をを検
出することで選択メモリセルの記憶データが読み出され
る。
込み動作により各記憶素子（以下、メモリセルという）
の電荷蓄積層となる浮遊ゲートに電荷（電子）を注入す
ることによりメモリセルのしきい値電圧を高く設定し、
または浮遊ゲートから電子を放出させることによりメモ
リセルのしきい値電圧を低く設定することで、メモリセ
ルのしきい値電圧に対応するデータをメモリセルに記憶
させる。浮遊ゲートは周囲と電気的に絶縁されており、
注入した電子がほぼ永久的に保持されるので、書き込ま
れたデータは次回の書き込みまで記憶される。読み出し
時に選択メモリセルのしきい値電圧に応じてそれに接続
されているビット線の電位が設定され、この電位をを検
出することで選択メモリセルの記憶データが読み出され
る。
【０００３】一般的に、不揮発性半導体記憶装置を検査
するとき、バイト単位或いは数百バイト程度のページ単
位で被検査記憶素子に対して書き込みを行った後読み出
しを行い、書き込みが正確に行われているか否かを検査
することで被検査メモリセルの良否を判定する。
するとき、バイト単位或いは数百バイト程度のページ単
位で被検査記憶素子に対して書き込みを行った後読み出
しを行い、書き込みが正確に行われているか否かを検査
することで被検査メモリセルの良否を判定する。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来の検査方法では、不揮発性半導体記憶装置の大容量化
に伴い検査時間が増大する。これを解決するため、ワー
ド線やビット線を数本ずつ同時に選択して、多くのメモ
リセルを同時に検査する検査方式が提案されたが、検査
効率は数倍程度しか改善されないという問題がある。
来の検査方法では、不揮発性半導体記憶装置の大容量化
に伴い検査時間が増大する。これを解決するため、ワー
ド線やビット線を数本ずつ同時に選択して、多くのメモ
リセルを同時に検査する検査方式が提案されたが、検査
効率は数倍程度しか改善されないという問題がある。
【０００５】また、検査時にメモリセルアレイ上のすべ
てのメモリセルを同時に選択するとワード線とビット線
との間にある短絡や、メモリセルの浮遊ゲート分離不良
などに起因するメモリセル不良を判定できない問題があ
る。さらに、検査対象となるメモリセルの数が多くなる
と、書き込み時の消費電力が大きくなり、内蔵されてい
る昇圧回路の供給能力の限界を越えると書き込み不能と
なることがあり、書き込み時、同時に選択可能なメモリ
セル数に制限がある。
てのメモリセルを同時に選択するとワード線とビット線
との間にある短絡や、メモリセルの浮遊ゲート分離不良
などに起因するメモリセル不良を判定できない問題があ
る。さらに、検査対象となるメモリセルの数が多くなる
と、書き込み時の消費電力が大きくなり、内蔵されてい
る昇圧回路の供給能力の限界を越えると書き込み不能と
なることがあり、書き込み時、同時に選択可能なメモリ
セル数に制限がある。
【０００６】本発明はかかる事情に鑑みてなされたもの
であり、その目的は不揮発性半導体記憶装置の検査時間
を短縮でき、また外部から昇圧電圧を供給する端子を設
けることにより、大容量化に伴う検査可能メモリセル数
の制限を解消でき、さらに書き込み後のしきい値電圧分
布およびその相関性に基づき、多値記憶装置を検査でき
る不揮発性半導体記憶装置を提供することにある。
であり、その目的は不揮発性半導体記憶装置の検査時間
を短縮でき、また外部から昇圧電圧を供給する端子を設
けることにより、大容量化に伴う検査可能メモリセル数
の制限を解消でき、さらに書き込み後のしきい値電圧分
布およびその相関性に基づき、多値記憶装置を検査でき
る不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は複数のワード線と複数のビット線を交差し
て配置し、上記各ワード線と各ビット線との交差点に電
荷蓄積層に電荷の注入および放出によりしきい値電圧を
制御し、しきい値電圧に応じた情報を記憶する複数の記
憶素子を行列状に配置し、各行に配列している記憶素子
の制御ゲートは同じワード線に接続し、各列に配列して
いる記憶素子のドレイン電極は同じビット線に接続して
構成されている不揮発性半導体記憶装置であって、上記
ワード線の偶数番と奇数番の信号線をそれぞれ同時に選
択するワード線選択手段と、上記ビット線の偶数番と奇
数番の信号線をそれぞれ同時に選択するビット線選択手
段と、上記偶数ワード線と奇数ワード線および偶数ビッ
ト線と奇数ビット線からなるワード線とビット線との複
数通りの組合せを任意の順番に選択して、選択されたワ
ード線とビット線との交差点に接続された記憶素子に対
する書き込みと書き込み後の読み出しで各記憶素子の良
否を判定する検査制御手段を有する。なお、上記ワード
線とビット線との組合せは、例えば、偶数ワード線と偶
数ビット線、偶数ワード線と奇数ビット線、奇数ワード
線と偶数ビット線、奇数ワード線と奇数ビット線の四通
りからなる。
め、本発明は複数のワード線と複数のビット線を交差し
て配置し、上記各ワード線と各ビット線との交差点に電
荷蓄積層に電荷の注入および放出によりしきい値電圧を
制御し、しきい値電圧に応じた情報を記憶する複数の記
憶素子を行列状に配置し、各行に配列している記憶素子
の制御ゲートは同じワード線に接続し、各列に配列して
いる記憶素子のドレイン電極は同じビット線に接続して
構成されている不揮発性半導体記憶装置であって、上記
ワード線の偶数番と奇数番の信号線をそれぞれ同時に選
択するワード線選択手段と、上記ビット線の偶数番と奇
数番の信号線をそれぞれ同時に選択するビット線選択手
段と、上記偶数ワード線と奇数ワード線および偶数ビッ
ト線と奇数ビット線からなるワード線とビット線との複
数通りの組合せを任意の順番に選択して、選択されたワ
ード線とビット線との交差点に接続された記憶素子に対
する書き込みと書き込み後の読み出しで各記憶素子の良
否を判定する検査制御手段を有する。なお、上記ワード
線とビット線との組合せは、例えば、偶数ワード線と偶
数ビット線、偶数ワード線と奇数ビット線、奇数ワード
線と偶数ビット線、奇数ワード線と奇数ビット線の四通
りからなる。
【０００８】また、本発明では、上記ワード線選択手段
と上記ビット線選択手段に、外部から書き込み用の電圧
を入力する電圧入力端子を有し、上記検査制御手段は、
書き込みが行われた記憶素子のしきい値電圧を検出する
しきい値電圧検出手段を有する。
と上記ビット線選択手段に、外部から書き込み用の電圧
を入力する電圧入力端子を有し、上記検査制御手段は、
書き込みが行われた記憶素子のしきい値電圧を検出する
しきい値電圧検出手段を有する。
【０００９】さらに、本発明では、上記検査制御手段
は、上記しきい値電圧検出手段により書き込み後の記憶
素子のしきい値電圧分布を検出し、検出したしきい値電
圧分布と予め取得した正常なメモリセルのしきい値電圧
分布と比較して被検査の記憶素子の良否を判定し、上記
記憶素子がしきい値電圧を複数段階に設定することで複
数の情報を記憶可能な多値記憶素子である場合、検出し
たしきい値電圧分布および書き込み条件をもとに、通常
書き込み条件におけるしきい値電圧分布との相関性に基
づき、被検査の多値記憶素子の良否を判定する判定手段
を有する。
は、上記しきい値電圧検出手段により書き込み後の記憶
素子のしきい値電圧分布を検出し、検出したしきい値電
圧分布と予め取得した正常なメモリセルのしきい値電圧
分布と比較して被検査の記憶素子の良否を判定し、上記
記憶素子がしきい値電圧を複数段階に設定することで複
数の情報を記憶可能な多値記憶素子である場合、検出し
たしきい値電圧分布および書き込み条件をもとに、通常
書き込み条件におけるしきい値電圧分布との相関性に基
づき、被検査の多値記憶素子の良否を判定する判定手段
を有する。
【００１０】本発明によれば、ビット線選択手段および
ワード線選択手段により、偶数ワード線と奇数ワード線
および偶数ビット線と奇数ビット線からなるワード線と
ビット線との４通りの組合せを任意の順番に選択され、
選択したワード線とビット線との交差点に接続されてい
るメモリセルに対して、例えば一括書き込み後、通常の
読み出しを行い、読み出し結果に応じて各記憶素子の良
否が判定される。これにより、合計４回の書き込みおよ
びその後の読み出しにより、メモリセルアレイ上のすべ
てメモリセルを検査でき、検査時間の短縮化が図れる。
ワード線選択手段により、偶数ワード線と奇数ワード線
および偶数ビット線と奇数ビット線からなるワード線と
ビット線との４通りの組合せを任意の順番に選択され、
選択したワード線とビット線との交差点に接続されてい
るメモリセルに対して、例えば一括書き込み後、通常の
読み出しを行い、読み出し結果に応じて各記憶素子の良
否が判定される。これにより、合計４回の書き込みおよ
びその後の読み出しにより、メモリセルアレイ上のすべ
てメモリセルを検査でき、検査時間の短縮化が図れる。
【００１１】また、検査時の一括書き込み後、被検査メ
モリセルのしきい値電圧分布を検出し、例えば、事前に
取得した正常なメモリセルのしきい値電圧分布と比較し
て被検査の記憶素子の良否が判定できる。さらに、多値
記憶素子の場合検出したしきい値電圧分布および書き込
み条件をもとに、例えば、事前に取得した通常書き込み
条件におけるしきい値電圧分布との相関性に基づき、被
検査の多値記憶素子の良否が判定できる。
モリセルのしきい値電圧分布を検出し、例えば、事前に
取得した正常なメモリセルのしきい値電圧分布と比較し
て被検査の記憶素子の良否が判定できる。さらに、多値
記憶素子の場合検出したしきい値電圧分布および書き込
み条件をもとに、例えば、事前に取得した通常書き込み
条件におけるしきい値電圧分布との相関性に基づき、被
検査の多値記憶素子の良否が判定できる。
【００１２】
【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の一実施形態を示す回路図である。図示のよ
うに、不揮発性半導体記憶装置はカラムデコーダ（ビッ
ト線選択手段）１０、ローデコーダ（ワード線選択手
段）２０、ソース線バイアス回路３０および複数のメモ
リセルＭ00，Ｍ01，…，Ｍ0n，Ｍ10，Ｍ11，…，Ｍ1n，
Ｍm0，Ｍm1，…，Ｍmnからなるメモリセルアレイにより
構成されている。なお、ここで、ｍ，ｎは奇数とする。
体記憶装置の一実施形態を示す回路図である。図示のよ
うに、不揮発性半導体記憶装置はカラムデコーダ（ビッ
ト線選択手段）１０、ローデコーダ（ワード線選択手
段）２０、ソース線バイアス回路３０および複数のメモ
リセルＭ00，Ｍ01，…，Ｍ0n，Ｍ10，Ｍ11，…，Ｍ1n，
Ｍm0，Ｍm1，…，Ｍmnからなるメモリセルアレイにより
構成されている。なお、ここで、ｍ，ｎは奇数とする。
【００１３】カラムデコーダ１０は入力されたカラムア
ドレスＡＤＲ１に応じてビット線ＢＬ０，ＢＬ１，…，
ＢＬｎを選択して、書き込みまたは読み出し動作時に選
択されたビット線にそれぞれ所定の電圧を印加する。ロ
ーデコーダ２０は入力されたローアドレスＡＤＲ２に応
じてワード線ＷＬ０，ＷＬ１，…，ＷＬｍを選択して、
書き込み時に選択されたワード線に書き込み電圧を印加
し、読み出し時に選択されたワード線に読み出し電圧を
印加する。ソース線バイアス回路３０は書き込みまたは
読み出し動作に応じて、メモリセルアレイ４０のソース
線ＳＬ０，ＳＬ１，…，ＳＬｐを所定の電圧にバイアス
する。
ドレスＡＤＲ１に応じてビット線ＢＬ０，ＢＬ１，…，
ＢＬｎを選択して、書き込みまたは読み出し動作時に選
択されたビット線にそれぞれ所定の電圧を印加する。ロ
ーデコーダ２０は入力されたローアドレスＡＤＲ２に応
じてワード線ＷＬ０，ＷＬ１，…，ＷＬｍを選択して、
書き込み時に選択されたワード線に書き込み電圧を印加
し、読み出し時に選択されたワード線に読み出し電圧を
印加する。ソース線バイアス回路３０は書き込みまたは
読み出し動作に応じて、メモリセルアレイ４０のソース
線ＳＬ０，ＳＬ１，…，ＳＬｐを所定の電圧にバイアス
する。
【００１４】メモリセルアレイ４０は行列状に配置され
ている複数のメモリセルＭ00，Ｍ01，…，Ｍ0n，Ｍ10，
Ｍ11，…，Ｍ1n，Ｍm0，Ｍm1，…，Ｍmnにより構成され
ている。メモリセルアレイ４０において、ビット線ＢＬ
０，ＢＬ１，…，ＢＬｎとワード線ＷＬ０，ＷＬ１，
…，ＷＬｍが交差して配置され、各ワード線とビット線
との交差点にメモリセルが接続されている。例えば、ワ
ード線ＷＬ０とビット線ＢＬ０との交差点にメモリセル
Ｍ00が配置され、メモリセルＭ00の制御ゲートはワード
線ＷＬ０に接続され、ドレイン電極はビット線ＢＬ０に
接続され、ソース電極はソース線ＳＬ０に接続されてい
る。
ている複数のメモリセルＭ00，Ｍ01，…，Ｍ0n，Ｍ10，
Ｍ11，…，Ｍ1n，Ｍm0，Ｍm1，…，Ｍmnにより構成され
ている。メモリセルアレイ４０において、ビット線ＢＬ
０，ＢＬ１，…，ＢＬｎとワード線ＷＬ０，ＷＬ１，
…，ＷＬｍが交差して配置され、各ワード線とビット線
との交差点にメモリセルが接続されている。例えば、ワ
ード線ＷＬ０とビット線ＢＬ０との交差点にメモリセル
Ｍ00が配置され、メモリセルＭ00の制御ゲートはワード
線ＷＬ０に接続され、ドレイン電極はビット線ＢＬ０に
接続され、ソース電極はソース線ＳＬ０に接続されてい
る。
【００１５】同一行に配置されているメモリセルの制御
ゲートは同じワード線に接続され、同一列に配置されて
いるメモリセルのドレイン電極は同じビット線に接続さ
れている。例えば、メモリセルＭ00，Ｍ01，…，Ｍ0nの
制御ゲートはワード線ＷＬ０に共通に接続され、メモリ
セルＭ00，Ｍ10，…，Ｍm0のドレイン電極はビット線Ｂ
Ｌ０に共通に接続されている。
ゲートは同じワード線に接続され、同一列に配置されて
いるメモリセルのドレイン電極は同じビット線に接続さ
れている。例えば、メモリセルＭ00，Ｍ01，…，Ｍ0nの
制御ゲートはワード線ＷＬ０に共通に接続され、メモリ
セルＭ00，Ｍ10，…，Ｍm0のドレイン電極はビット線Ｂ
Ｌ０に共通に接続されている。
【００１６】従来の検査ではカラムデコーダ１０および
ローデコーダ２０により、メモリセルアレイ４０からバ
イトごとまたは数百バイトごとにメモリセルを選択し、
選択したメモリセルに対して書き込みと読み出し動作を
行い、読み出し結果に応じて被検査メモリセルの良否を
判定するので、大容量のメモリセルアレイでは検査時間
が長くなる。本実施形態では、偶数ワード線、奇数ワー
ド線および偶数ビット線、奇数ビット線に接続されてい
るメモリセルを同時に選択して、選択したメモリセルに
対して一括書き込みを行い、その後、例えばバイトずつ
読み出して読み出し結果に基づきメモリセルの良否を判
定するので、合計４回の書き込みでメモリセルアレイ上
のすべてのメモリセルに対して検査を行うことができ、
検査時間の短縮が図れる。以下、図１を参照しつつ、本
実施形態の検査時の動作について詳細に説明する。
ローデコーダ２０により、メモリセルアレイ４０からバ
イトごとまたは数百バイトごとにメモリセルを選択し、
選択したメモリセルに対して書き込みと読み出し動作を
行い、読み出し結果に応じて被検査メモリセルの良否を
判定するので、大容量のメモリセルアレイでは検査時間
が長くなる。本実施形態では、偶数ワード線、奇数ワー
ド線および偶数ビット線、奇数ビット線に接続されてい
るメモリセルを同時に選択して、選択したメモリセルに
対して一括書き込みを行い、その後、例えばバイトずつ
読み出して読み出し結果に基づきメモリセルの良否を判
定するので、合計４回の書き込みでメモリセルアレイ上
のすべてのメモリセルに対して検査を行うことができ、
検査時間の短縮が図れる。以下、図１を参照しつつ、本
実施形態の検査時の動作について詳細に説明する。
【００１７】カラムデコーダ１０は、ビット線ＢＬ０，
ＢＬ１，…，ＢＬｎから偶数のビット線ＢＬ０，ＢＬ
２，…，ＢＬｎ−１および奇数のビット線ＢＬ１，ＢＬ
３，…，ＢＬｎをそれぞれ同時に選択できるように設計
されている。同様にローデコーダ２０はワード線ＷＬ
０，ＷＬ１，…，ＷＬｍから偶数のビット線ＷＬ０，Ｗ
Ｌ２，…，ＷＬｍ−１および奇数のビット線ＷＬ１，Ｗ
Ｌ３，…，ＷＬｍをそれぞれ同時に選択できるように設
計されている。
ＢＬ１，…，ＢＬｎから偶数のビット線ＢＬ０，ＢＬ
２，…，ＢＬｎ−１および奇数のビット線ＢＬ１，ＢＬ
３，…，ＢＬｎをそれぞれ同時に選択できるように設計
されている。同様にローデコーダ２０はワード線ＷＬ
０，ＷＬ１，…，ＷＬｍから偶数のビット線ＷＬ０，Ｗ
Ｌ２，…，ＷＬｍ−１および奇数のビット線ＷＬ１，Ｗ
Ｌ３，…，ＷＬｍをそれぞれ同時に選択できるように設
計されている。
【００１８】検査時に、カラムデコーダ１０およびロー
デコーダ２０を制御することにより、偶数ワード線と偶
数ビット線、偶数ワード線と奇数ビット線、奇数ワード
線と偶数ビット線および奇数ワード線と奇数ビット線の
４つの組合せを任意の順番で選択する。これにより、隣
り合う４つのメモリセルが４回に分けて一つずつ選択さ
れる。例えば、偶数ワード線と偶数ビット線、偶数ワー
ド線と奇数ビット線、奇数ワード線と偶数ビット線およ
び奇数ワード線と奇数ビット線の順番で選択が行われる
場合、メモリセルＭ00，Ｍ01，Ｍ10，Ｍ11の４つのメモ
リセルにおいて、Ｍ00，Ｍ01，Ｍ10，Ｍ11の順に４回で
全部選択される。
デコーダ２０を制御することにより、偶数ワード線と偶
数ビット線、偶数ワード線と奇数ビット線、奇数ワード
線と偶数ビット線および奇数ワード線と奇数ビット線の
４つの組合せを任意の順番で選択する。これにより、隣
り合う４つのメモリセルが４回に分けて一つずつ選択さ
れる。例えば、偶数ワード線と偶数ビット線、偶数ワー
ド線と奇数ビット線、奇数ワード線と偶数ビット線およ
び奇数ワード線と奇数ビット線の順番で選択が行われる
場合、メモリセルＭ00，Ｍ01，Ｍ10，Ｍ11の４つのメモ
リセルにおいて、Ｍ00，Ｍ01，Ｍ10，Ｍ11の順に４回で
全部選択される。
【００１９】上述した選択制御により、隣り合うメモリ
セルが同時に選択されることなく、かつ、メモリセルア
レイ４０のメモリセルが４回ですべて選択されることに
なる。選択したメモリセルに対して書き込み動作が行わ
れ、その後読み出し動作が行われる。なお、読み出し動
作はすべてメモリセルに対して行い、不良メモリセルの
判定が行われる。
セルが同時に選択されることなく、かつ、メモリセルア
レイ４０のメモリセルが４回ですべて選択されることに
なる。選択したメモリセルに対して書き込み動作が行わ
れ、その後読み出し動作が行われる。なお、読み出し動
作はすべてメモリセルに対して行い、不良メモリセルの
判定が行われる。
【００２０】例えば、偶数ワード線と偶数ビット線を選
択することにより、メモリセルＭ00が選択され、これに
対して書き込みが行われる。書き込み後、全メモリセル
に対して読み出しが行われる。これにより、まずメモリ
セルＭ00の書き込みが正確に出来ているか否かを判定で
きる。そして、配線加工上や浮遊ゲートエッチングに問
題がある場合、メモリセルＭ00に隣り合う他の三つのメ
モリセルＭ01，Ｍ10，Ｍ11にも弱い書き込みが生じるメ
モリセルが存在し、書き込み後の読み出しによりこれを
検出することができる。
択することにより、メモリセルＭ00が選択され、これに
対して書き込みが行われる。書き込み後、全メモリセル
に対して読み出しが行われる。これにより、まずメモリ
セルＭ00の書き込みが正確に出来ているか否かを判定で
きる。そして、配線加工上や浮遊ゲートエッチングに問
題がある場合、メモリセルＭ00に隣り合う他の三つのメ
モリセルＭ01，Ｍ10，Ｍ11にも弱い書き込みが生じるメ
モリセルが存在し、書き込み後の読み出しによりこれを
検出することができる。
【００２１】この結果、メモリセルアレイ４０において
４回の書き込みおよび各書き込み後の検証読み出しによ
り、メモリセルアレイ上のすべてメモリセルの良否を判
定することができ、検査時間の短縮を実現できる。メモ
リセルの容量が大きくなるほど本実施形態による検査時
間短縮の効果が顕著になる。
４回の書き込みおよび各書き込み後の検証読み出しによ
り、メモリセルアレイ上のすべてメモリセルの良否を判
定することができ、検査時間の短縮を実現できる。メモ
リセルの容量が大きくなるほど本実施形態による検査時
間短縮の効果が顕著になる。
【００２２】さらに、本実施形態において書き込み時選
択メモリセルの数が多く、選択ワード線および選択ビッ
ト線に書き込み用電圧を供給する内部の昇圧回路の供給
能力が不足となり、これを補うために、図１に示すよう
にカラムデコーダ１０およびローデコーダ２０に外部か
ら昇圧電圧Ｖp1およびＶp2を入力する端子Ｔ1 およびＴ
2 がそれぞれ設けられている。書き込み時に、外部に設
けられている昇圧回路により発生されたビット線バイア
ス電圧ＶP1がカラムデコーダ１０に入力され、選択した
ビット線にそれぞれ印加され、書き込み電圧ＶP2がロー
デコーダ２０に入力され、選択したワード線にそれぞれ
印加される。
択メモリセルの数が多く、選択ワード線および選択ビッ
ト線に書き込み用電圧を供給する内部の昇圧回路の供給
能力が不足となり、これを補うために、図１に示すよう
にカラムデコーダ１０およびローデコーダ２０に外部か
ら昇圧電圧Ｖp1およびＶp2を入力する端子Ｔ1 およびＴ
2 がそれぞれ設けられている。書き込み時に、外部に設
けられている昇圧回路により発生されたビット線バイア
ス電圧ＶP1がカラムデコーダ１０に入力され、選択した
ビット線にそれぞれ印加され、書き込み電圧ＶP2がロー
デコーダ２０に入力され、選択したワード線にそれぞれ
印加される。
【００２３】このように、カラムデコーダ１０およびロ
ーデコーダ２０に外部から書き込み用昇圧電圧を供給す
る端子を設けることにより、書き込み時内部の昇圧回路
の供給能力の制約が解消できる。またこれらの外部電圧
入力端子は通常動作時に内部昇圧回路の電位測定用テス
ト端子として利用できる。
ーデコーダ２０に外部から書き込み用昇圧電圧を供給す
る端子を設けることにより、書き込み時内部の昇圧回路
の供給能力の制約が解消できる。またこれらの外部電圧
入力端子は通常動作時に内部昇圧回路の電位測定用テス
ト端子として利用できる。
【００２４】本実施形態において、選択したメモリセル
に対して一括書き込み後のメモリセルのしきい値電圧Ｖ
thの分布を調べて、分布特性が得られる。各メモリセル
に対して同じ書き込み電圧および同じ書き込み時間で書
き込みが行われたが、メモリセルの特性のバラツキによ
り、書き込み後のしきい値電圧Ｖthが一定の範囲内に分
布している。そして、正常なメモリセルでは同様な書き
込み条件で書き込みを行った後のしきい値電圧分布特性
を事前に取得しておくと、検査時に書き込み後の各選択
メモリセルのしきい値電圧Ｖthの分布を調べ、事前に取
得したしきい値電圧の分布特性と比較することにより、
被検査メモリセルの良否を判定できる。
に対して一括書き込み後のメモリセルのしきい値電圧Ｖ
thの分布を調べて、分布特性が得られる。各メモリセル
に対して同じ書き込み電圧および同じ書き込み時間で書
き込みが行われたが、メモリセルの特性のバラツキによ
り、書き込み後のしきい値電圧Ｖthが一定の範囲内に分
布している。そして、正常なメモリセルでは同様な書き
込み条件で書き込みを行った後のしきい値電圧分布特性
を事前に取得しておくと、検査時に書き込み後の各選択
メモリセルのしきい値電圧Ｖthの分布を調べ、事前に取
得したしきい値電圧の分布特性と比較することにより、
被検査メモリセルの良否を判定できる。
【００２５】図２は正常なメモリセルに対して書き込み
を行った後のしきい値電圧Ｖthの分布特性を示してい
る。図示のように、正常なメモリセルが書き込み後、し
きい値電圧Ｖthがあるしきい値電圧Ｖth0 を中心値とし
て、下限Ｖth1 と上限Ｖth2 で区切られている良品スペ
ック内に分布している。
を行った後のしきい値電圧Ｖthの分布特性を示してい
る。図示のように、正常なメモリセルが書き込み後、し
きい値電圧Ｖthがあるしきい値電圧Ｖth0 を中心値とし
て、下限Ｖth1 と上限Ｖth2 で区切られている良品スペ
ック内に分布している。
【００２６】図２に示すしきい値電圧Ｖthの分布特性に
基づく、検査時に書き込み後の被検査メモリセルのしき
い値電圧分布を調べ、その分布特性により被検査メモリ
セルの良否を判定できる。
基づく、検査時に書き込み後の被検査メモリセルのしき
い値電圧分布を調べ、その分布特性により被検査メモリ
セルの良否を判定できる。
【００２７】さらに、一つのメモリセルに二つ以上の値
を記憶する、いわゆる多値メモリセルの場合に、書き込
み時間、書き込み時ワード線およびビット線の電圧に応
じてメモリセルのしきい値電圧が複数の段階に設定され
る。このとき、選択したメモリセルに対して、書き込み
時間および書き込み時のワード線、ビット線電圧を変え
て複数の書き込み条件で書き込みを行い、各回の書き込
み後被検査メモリセルのしきい値電圧の分布を調べ、事
前に取得したメモリセル良品スペックとの相関性に基づ
き、被検査メモリセルの良否を判定できる。なお、この
ような多値メモリの判定にはそれぞれの書き込み条件下
のしきい値電圧の分布と通常検査時の良品スペックとの
相関関係は事前に取得することが必要である。
を記憶する、いわゆる多値メモリセルの場合に、書き込
み時間、書き込み時ワード線およびビット線の電圧に応
じてメモリセルのしきい値電圧が複数の段階に設定され
る。このとき、選択したメモリセルに対して、書き込み
時間および書き込み時のワード線、ビット線電圧を変え
て複数の書き込み条件で書き込みを行い、各回の書き込
み後被検査メモリセルのしきい値電圧の分布を調べ、事
前に取得したメモリセル良品スペックとの相関性に基づ
き、被検査メモリセルの良否を判定できる。なお、この
ような多値メモリの判定にはそれぞれの書き込み条件下
のしきい値電圧の分布と通常検査時の良品スペックとの
相関関係は事前に取得することが必要である。
【００２８】以上説明したように、本実施形態によれ
ば、検査時にカラムデコーダ１０およびローデコーダ２
０はそれぞれ偶数と奇数ビット線および偶数と奇数ワー
ド線を分けて選択し、選択したワード線とビット線の交
差点にあるメモリセルに対して一括書き込みを行った
後、全メモリセルに対して読み出しを行い、読み出し結
果で良否の判定を行うので、合計４回の検査でメモリセ
ルアレイ４０のすべてのメモリセルを検査でき、検査時
間の短縮が図れる。また、書き込み後の被検査メモリセ
ルのしきい値電圧の分布を調べ、事前に取得した正常メ
モリセルの良品スペックと比較することにより、メモリ
セルの良否を判定でき、多値メモリの場合異なる書き込
み条件下で書き込みの後、しきい値電圧の分布を調べ、
良品スペックとの相関関係に基づき多値メモリセルの良
否を判定できる。
ば、検査時にカラムデコーダ１０およびローデコーダ２
０はそれぞれ偶数と奇数ビット線および偶数と奇数ワー
ド線を分けて選択し、選択したワード線とビット線の交
差点にあるメモリセルに対して一括書き込みを行った
後、全メモリセルに対して読み出しを行い、読み出し結
果で良否の判定を行うので、合計４回の検査でメモリセ
ルアレイ４０のすべてのメモリセルを検査でき、検査時
間の短縮が図れる。また、書き込み後の被検査メモリセ
ルのしきい値電圧の分布を調べ、事前に取得した正常メ
モリセルの良品スペックと比較することにより、メモリ
セルの良否を判定でき、多値メモリの場合異なる書き込
み条件下で書き込みの後、しきい値電圧の分布を調べ、
良品スペックとの相関関係に基づき多値メモリセルの良
否を判定できる。
【００２９】なお、本発明の不揮発性半導体記憶装置の
検査方法をウェーハテストに適用し、ウェーハテスト時
間の短縮を図り、組み立て後のメモリチップに対して通
常のテスト方法により検査を行うことで、全体の検査時
間を短縮できる。また、この方法により、特に導入の初
期段階では書き込み後のメモリセルのしきい値電圧分布
と正常なメモリセルの良品スペックとの相関関係を確認
することができる。
検査方法をウェーハテストに適用し、ウェーハテスト時
間の短縮を図り、組み立て後のメモリチップに対して通
常のテスト方法により検査を行うことで、全体の検査時
間を短縮できる。また、この方法により、特に導入の初
期段階では書き込み後のメモリセルのしきい値電圧分布
と正常なメモリセルの良品スペックとの相関関係を確認
することができる。
【００３０】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、メモリセルの検査時間の短縮
化を実現でき、特に大容量化の場合に検査時間の短縮に
有効である。また、異なる書き込み条件下でのしきい値
電圧分布と正常メモリセルの良品スペックとの相関性に
基づき、多値メモリセルの良否判定にも適用できる利点
がある。
半導体記憶装置によれば、メモリセルの検査時間の短縮
化を実現でき、特に大容量化の場合に検査時間の短縮に
有効である。また、異なる書き込み条件下でのしきい値
電圧分布と正常メモリセルの良品スペックとの相関性に
基づき、多値メモリセルの良否判定にも適用できる利点
がある。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。
形態を示す回路図である。
【図２】検査時のメモリセル良品スペックを示すグラフ
である。
である。
１０…カラムデコーダ、２０…ローデコーダ、３０…ソ
ース線バイアス回路、Ｍ00，Ｍ01，…，Ｍ0n，Ｍ10，Ｍ
11，…，Ｍ1n，Ｍm0，Ｍm1，…，Ｍmn…メモリセル、Ｂ
Ｌ０，ＢＬ１，…，ＢＬｎ…ビット線、ＷＬ０，ＷＬ
１，…，ＷＬｍ…ワード線、ＳＬ０，ＳＬ１，…，ＳＬ
ｌ…ソース線、ＶCC…電源電圧、ＧＮＤ…接地電位。
ース線バイアス回路、Ｍ00，Ｍ01，…，Ｍ0n，Ｍ10，Ｍ
11，…，Ｍ1n，Ｍm0，Ｍm1，…，Ｍmn…メモリセル、Ｂ
Ｌ０，ＢＬ１，…，ＢＬｎ…ビット線、ＷＬ０，ＷＬ
１，…，ＷＬｍ…ワード線、ＳＬ０，ＳＬ１，…，ＳＬ
ｌ…ソース線、ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (6)
- 【請求項１】複数のワード線と複数のビット線を交差し
て配置し、上記各ワード線と各ビット線との交差点に電
荷蓄積層に電荷の注入および放出によりしきい値電圧を
制御し、しきい値電圧に応じた情報を記憶する複数の記
憶素子を行列状に配置し、各行に配置している記憶素子
の制御ゲートは同じワード線に接続し、各列に配列して
いる記憶素子のドレイン電極は同じビット線に接続して
構成されている不揮発性半導体記憶装置であって、 上記ワード線の偶数番と奇数番の信号線をそれぞれ同時
に選択するワード線選択手段と、 上記ビット線の偶数番と奇数番の信号線をそれぞれ同時
に選択するビット線選択手段と、 上記偶数ワード線と奇数ワード線および偶数ビット線と
奇数ビット線からなるワード線とビット線との複数通り
の組合せを任意の順番で選択して、選択したワード線と
ビット線との交差点に接続されている記憶素子に対する
書き込みと書き込み後の読み出しで各記憶素子の良否を
判定する検査制御手段を有する不揮発性半導体記憶装
置。 - 【請求項２】上記ワード線とビット線との組合せは、偶
数ワード線と偶数ビット線、偶数ワード線と奇数ビット
線、奇数ワード線と偶数ビット線、奇数ワード線と奇数
ビット線の四通りからなる請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】上記ワード線選択手段と上記ビット線選択
手段に、外部から書き込み用の電圧を入力する電圧入力
端子を有する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】上記検査制御手段は、書き込みが行われた
記憶素子のしきい値電圧を検出するしきい値電圧検出手
段を有する請求項１記載の不揮発性半導体記憶装置。 - 【請求項５】上記検査制御手段は、上記しきい値電圧検
出手段により書き込み後の記憶素子のしきい値電圧分布
を検出し、検出したしきい値電圧分布と予め取得した正
常なメモリセルのしきい値電圧分布と比較して被検査の
記憶素子の良否を判定する判定手段を有する請求項４記
載の不揮発性半導体記憶装置。 - 【請求項６】上記記憶素子は書き込み条件に応じてしき
い値電圧が複数段階に設定され、それに応じて複数の情
報を記憶可能である多値記憶素子であり、 上記検査制御手段は、上記しきい値電圧検出手段により
書き込み後の記憶素子のしきい値電圧分布を検出し、検
出したしきい値電圧分布および書き込み条件をもとに、
通常書き込み条件におけるしきい値電圧分布との相関性
に基づき、被検査の多値記憶素子の良否を判定する判定
手段を有する請求項４記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34946196A JPH10199299A (ja) | 1996-12-27 | 1996-12-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34946196A JPH10199299A (ja) | 1996-12-27 | 1996-12-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199299A true JPH10199299A (ja) | 1998-07-31 |
Family
ID=18403910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34946196A Pending JPH10199299A (ja) | 1996-12-27 | 1996-12-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139095A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Microelectronics Corp | 半導体装置 |
-
1996
- 1996-12-27 JP JP34946196A patent/JPH10199299A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139095A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Microelectronics Corp | 半導体装置 |
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