JP2008139095A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2008139095A JP2008139095A JP2006323936A JP2006323936A JP2008139095A JP 2008139095 A JP2008139095 A JP 2008139095A JP 2006323936 A JP2006323936 A JP 2006323936A JP 2006323936 A JP2006323936 A JP 2006323936A JP 2008139095 A JP2008139095 A JP 2008139095A
- Authority
- JP
- Japan
- Prior art keywords
- current
- threshold
- circuit
- semiconductor device
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】本発明の半導体装置は、被測定トランジスタの閾値(VthN、VthPなど)と少なくとも1つの参照閾値(VthN(−)、VthN(+)、VthP(−)、VthP(+)など)とを比較する比較部11a〜11dと、参照閾値によって区分される複数の閾値領域と、比較部11a〜11dからの比較結果(VTHNLL、VTHNHH、VTHPLL、VTHPHHなど)に基づいて、被測定トランジスタが属する閾値領域を判定する演算部12を有する。
【選択図】図1
Description
VthN検知回路13aは、被測定トランジスタであるn型MOSトランジスタの閾値(以下、「VthN」という。)とVthNの性能保証範囲の下限値である第1の参照閾値(以下、「VthN(−)」という。)とを比較して、VthNが第1の参照閾値を下回った場合に、検知信号VTHNLを演算部12へ出力する。
VthP検知回路14aは、被測定トランジスタであるp型MOSトランジスタの閾値(以下、「VthP」という。)とVthPの性能保証範囲の下限値である第3の参照閾値(以下、「VthP(−)」という。)とを比較して、VthPが第3の参照閾値を下回った場合に、検知信号VTHPLを演算部12へ出力する。
本発明の実施例に係わる半導体装置のVthN検知回路13aは、電源VDDと接地GND間に直列接続した抵抗素子R01、R02と、R01とR02の接続点GNにゲートを接続しGNDにソースを接続したn型MOSトランジスタN01(被測定トランジスタ)と、N01のドレインBSNにドレインとゲートを接続しVDDにソースを接続したp型MOSトランジスタP01で構成されるn型トランジスタ閾値-電流変換回路Z1と、VDDに一端を接続した抵抗素子R03と、R03の他端RFNにドレインとゲートを接続しGNDにソースを接続したn型MOSトランジスタN02で構成される検知基準電流供給回路Z2と、P01のゲートBSNにカレントミラー接続したp型MOSトランジスタP02と、N02のゲートRFNにカレントミラー接続しP02のドレインGNLにドレインを接続したn型MOSトランジスタN03で構成される電流比較回路Z3と、VDDとGND間に2段接続したインバータ素子IV01、IV02の入力側にP02のドレインGNLを接続し出力側に検知端子VTHNLを接続した検知信号増幅回路Z4を備えている。ここで、N01、N02、N03、P02を流れる電流をそれぞれIN、IRN、ILN1、ILP1とする。
本発明の実施例に係わる半導体装置のVthN検知回路13bは、n型トランジスタ閾値-電流変換回路Z1と、検知基準電流供給回路Z2と、p型MOSトランジスタP01のゲートBSNにカレントミラー接続したp型MOSトランジスタP03と、N02のゲートRFNにカレントミラー接続しP03のドレインGNHにドレインを接続したn型MOSトランジスタN04で構成される電流比較回路Z5と、VDDとGND間に接続したインバータ素子IV03の入力側にP03のドレインGNHを接続し出力側に検知端子VTHNHを接続した検知信号増幅回路Z6を備えている。ここで、N04、P03を流れる電流をそれぞれIHN1、IHP1とする。
本発明の実施例に係わる半導体装置のVthP検知回路14aは、電源VDDと接地GND間に直列接続した抵抗素子R11、R12と、R11とR12の接続点GPにゲートを接続しVDDにソースを接続したp型MOSトランジスタP11(被測定トランジスタ)と、P11のドレインにドレインとゲートを接続しGNDにソースを接続したn型MOSトランジスタN11と、N11のゲートにカレントミラー接続したn型MOSトランジスタN12と、N12のドレインBSPにドレインとゲートを接続しVDDにソースを接続したp型MOSトランジスタP12で構成されるp型トランジスタ閾値-電流変換回路Z7と、VDDに一端を接続した抵抗素子R13と、R13の他端RFPにドレインとゲートを接続しGNDにソースを接続したn型MOSトランジスタN13で構成される検知基準電流供給回路Z8と、P12のゲートBSPにカレントミラー接続したp型MOSトランジスタP13と、N13のゲートRFPにカレントミラー接続しP13のドレインGPLにドレインを接続したn型MOSトランジスタN14で構成される電流比較回路Z9と、VDDとGND間に2段接続したインバータ素子IV11、IV12の入力側にP13のドレインGPLを接続し出力側に検知端子VTHPLを接続した検知信号増幅回路Z10を備えている。ここで、P11、P13、N13、N14を流れる電流をそれぞれIP、ILP2、IRP、ILN2とする。
本発明の実施例に係わる半導体装置のVthP検知回路14bは、p型トランジスタ閾値-電流変換回路Z7と、検知基準電流供給回路Z8と、p型MOSトランジスタP12のゲートBSPにカレントミラー接続したp型MOSトランジスタP14と、n型MOSトランジスタN13のゲートRFPにカレントミラー接続しP14のドレインGPHにドレインを接続したn型MOSトランジスタN15で構成される電流比較回路Z11と、VDDとGND間に接続したインバータ素子IV13の入力側にP14のドレインGPHを接続し出力側に検知端子VTHPHを接続した検知信号増幅回路Z12を備えている。ここでP14、N15を流れる電流をそれぞれIHP2、IHN2とする。
本発明の実施例に係わる半導体装置のΣVth検知回路15aは、電源VDDと接地GND間に直列接続した抵抗素子R21、R22、R23と、R22とR23の接続点GN2にゲートを接続しGNDにソースを接続したn型MOSトランジスタN21(第1の被測定トランジスタ)と、N21のドレインVNPにドレインとゲートを接続しVDDにソースを接続したp型MOSトランジスタP21と、P21のゲートVNPにカレントミラー接続したp型MOSトランジスタP22と、P22のドレインVNNにドレインとゲートを接続しGNDにソースを接続したn型MOSトランジスタN22と、R21とR22の接続点GP2にゲートを接続しVDDにソースを接続したp型MOSトランジスタP23(第2の被測定トランジスタ)と、P23のドレインVPNにドレインとゲートを接続しGNDにソースを接続したn型MOSトランジスタN23と、N23のゲートVPNにカレントミラー接続したn型MOSトランジスタN24と、N24のドレインVPPにドレインとゲートを接続しVDDにソースを接続したp型MOSトランジスタP24で構成されるトランジスタ閾値-電流変換回路Z13と、VDDに一端を接続した抵抗素子R24と、R24の他端BSにドレインとゲートを接続しGNDにソースを接続したn型MOSトランジスタN25で構成される検知基準電流供給回路Z14と、N23のゲートVPNにカレントミラー接続したn型MOSトランジスタN26と、N22のゲートVNNにカレントミラー接続しN26のドレインBS1にドレインを接続したn型MOSトランジスタN27と、N26のドレインBS1にドレインとゲートを接続しVDDにソースを接続したp型MOSトランジスタP25と、P25のゲートBS1にカレントミラー接続したp型MOSトランジスタP26と、N25のゲートBSにカレントミラー接続しP26のドレインGLLにドレインを接続したn型MOSトランジスタN28で構成される電流比較回路Z15と、VDDとGND間に2段接続したインバータ素子IV21、IV22の入力側にP26のドレインGLLを接続し出力側に検知端子SIGMALLを接続した検知信号増幅回路Z16を備えている。ここで、N21、N22、P23、P24、N25、P25、N28、P26を流れる電流をそれぞれINP、INN、IPN、IPP、IBS、ILL、ICN1、ICP1とする。
本発明の実施例に係わる半導体装置のΣVth検知回路15bは、トランジスタ閾値-電流変換回路Z13と、検知基準電流供給回路Z14と、n型MOSトランジスタN23のゲートVPNにカレントミラー接続したn型MOSトランジスタN31と、n型MOSトランジスタN22のゲートVNNにカレントミラー接続しN31のドレインBS2にドレインを接続したn型MOSトランジスタN32と、N31のドレインBS2にドレインを接続しVDDにソースを接続したp型MOSトランジスタP31と、P31のゲートBS2にカレントミラー接続したp型MOSトランジスタP32と、N25のゲートBSにカレントミラー接続しP32のドレインGHHにドレインを接続したn型MOSトランジスタN33で構成される電流比較回路Z17と、VDDとGND間に接続したインバータ素子IV31の入力側に P32のドレインGHHを接続し出力側に検知端子SIGMAHHを接続した検知信号増幅回路Z18を備えている。ここで、P31、P32、N33を流れる電流をそれぞれIHH、ICP2、ICN2とする。
本発明の実施例に係わる半導体装置のΔVth検知回路16aは、トランジスタ閾値-電流変換回路Z13と、検知基準電流供給回路Z14と、n型MOSトランジスタN22のゲートVNNにカレントミラー接続したn型MOSトランジスタN41と、p型MOSトランジスタP24のゲートVPPにカレントミラー接続しN41のドレインBS3にドレインを接続したp型MOSトランジスタP41と、N41のドレインBS3にドレインとゲートを接続しVDDにソースを接続したp型MOSトランジスタP42と、P42のゲートBS3にカレントミラー接続したp型MOSトランジスタP43と、N25のゲートBSにカレントミラー接続しP43のドレインGLHにドレインを接続したn型MOSトランジスタN42で構成される電流比較回路Z19と、VDDとGND間に2段接続したインバータ素子IV41、IV42の入力側にP43のドレインGLHを接続し出力側に検知端子DELTALHを接続した検知信号増幅回路Z20を備えている。ここで、P42、P43、N42を流れる電流をそれぞれILH、ICP3、ICN3とする。
本発明の実施例に係わる半導体装置のΔVth検知回路16bは、トランジスタ閾値-電流変換回路Z13と、検知基準電流供給回路Z14と、n型MOSトランジスタN22のゲートVNNにカレントミラー接続したn型MOSトランジスタN51と、p型MOSトランジスタP24のゲートVPPにカレントミラー接続しN51のドレインBS4にドレインを接続したp型MOSトランジスタP51と、N51のドレインBS4にドレインとゲートを接続しGNDにソースを接続したn型MOSトランジスタN52と、N52のゲートBS4にカレントミラー接続したn型MOSトランジスタN53と、N53のドレインにドレインとゲートを接続しVDDにソースを接続したp型MOSトランジスタP52と、P52のゲートにカレントミラー接続したp型MOSトランジスタP53と、N25のゲートBSにカレントミラー接続しP53のドレインGHLにドレインを接続したn型MOSトランジスタN54で構成される電流比較回路Z21と、VDDとGND間に2段接続したインバータ素子IV51、IV52の入力側にP53のドレインGHLを接続し出力側に検知端子DELTAHLを接続した検知信号増幅回路Z22を備えている。ここで、N52、P53、N54を流れる電流をそれぞれIHL、ICP4、ICN4とする。
本発明の実施例に係わる半導体装置の演算部12は、VDDとGND間に接続した、VTHNLとVTHPHを入力側に接続し検知端子A1に出力側を接続した論理積回路AD1と、論理反転したVTHNLおよびVTHNHとVTHPHを入力側に接続し検知端子A2に出力側を接続した論理積回路AD2と、VTHNHとVTHPHを入力側に接続し検知端子A3に出力側を接続した論理積回路AD3と、論理反転したVTHPLおよびVTHPHとVTHNLを入力側に接続し検知端子A4に出力側を接続した論理積回路AD4と、論理反転したVTHNL、VTHNH、VTHPLおよびVTHPHを入力側に接続し検知端子A5に出力側を接続した論理積回路AD5と、論理反転したVTHPLおよびVTHPHとVTHNHを入力側に接続し検知端子A6に出力側を接続した論理積回路AD6と、VTHNLとVTHPLを入力側に接続し検知端子A7に出力側を接続した論理積回路AD7と、論理反転したVTHNLおよびVTHNHとVTHPLを入力側に接続し検知端子A8に出力側を接続した論理積回路AD8と、VTHNHとVTHPLを入力側に接続し検知端子A9に出力側を接続した論理積回路AD9と、論理反転したSIGMALL、SIGMAHH、DELTALHおよびDELTAHLを入力側に接続し検知端子A10に出力側を接続した論理積回路AD10を備えている。
図11(a)は、演算部12からの出力A1〜A9に対応する閾値領域M1〜M9を示し、図11(b)は、演算部12からの出力A10に対応する閾値領域M10を示している。以下において、閾値領域M1〜M10を素子閾値区分ともいう。
図12は、本発明の実施例に係わる半導体装置を用いた第1の評価方法を示すフロー図である。ここでは、主に、被測定トランジスタの閾値領域の区分結果を用いた全チップの統計的解析にかかわる部分を示した。
図15は、本発明の実施例に係わる半導体装置を用いた第2の評価方法を示すフロー図である。ここでは、主に、量産テスト項目を省略または簡略化する評価方法にかかわる部分を示した。
図18は、本発明の実施例に係わる半導体装置を用いた第3の評価方法を示すフロー図である。ここでは、主に、アナログテスト、高温テスト、または、量産テストが困難な精度評価を代替可能な評価方法にかかわる部分を示した。
12 演算部
13a、13b VthN検知回路
14a、14b VthP検知回路
15a、15b ΣVth検知回路
16a、16b ΔVth検知回路
Claims (5)
- 被測定トランジスタの閾値と少なくとも1つの参照閾値とを比較する比較手段と、
前記参照閾値によって区分される複数の閾値領域と、
前記比較手段からの比較結果に基づいて、前記被測定トランジスタが属する前記閾値領域を判定する演算手段を有することを特徴とする半導体装置。 - 前記閾値領域は、少なくとも2つの異なる前記参照閾値によって区分され、
前記演算手段は、複数の前記比較手段からの比較結果に基づいて、前記被測定トランジスタが属する前記閾値領域を判定することを特徴とする請求項1に記載の半導体装置。 - 前記比較手段は、
前記被測定トランジスタの閾値に応じた第1の電流を生成する閾値-電流変換回路と、
前記参照閾値に対応する第2の電流を供給する検知基準電流供給回路と、
前記第1の電流と前記第2の電流を比較する電流比較回路と、
前記電流比較回路の出力信号を増幅する検知信号増幅回路を有することを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記比較手段は、
第1導電型の第1の前記被測定トランジスタと、
第2導電型の第2の前記被測定トランジスタと、
前記第1の被測定トランジスタの閾値に応じた第1の電流、および前記第2の被測定トランジスタの閾値に応じた第2の電流を生成する閾値-電流変換回路と、
前記参照閾値に対応する第3の電流を供給する検知基準電流供給回路と、
前記第1の電流と前記第2の電流の和と前記第3の電流とを比較する電流比較回路と、
前記電流比較回路の出力信号を増幅する検知信号増幅回路を有することを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記比較手段は、
第1導電型の第1の前記被測定トランジスタと、
第2導電型の第2の前記被測定トランジスタと、
前記第1の被測定トランジスタの閾値に応じた第1の電流、および前記第2の被測定トランジスタの閾値に応じた第2の電流を生成する閾値-電流変換回路と、
前記参照閾値に対応する第3の電流を供給する検知基準電流供給回路と、
前記第1の電流と前記第2の電流の差と前記第3の電流とを比較する電流比較回路と、
前記電流比較回路の出力信号を増幅する検知信号増幅回路を有することを特徴とする請求項1または請求項2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006323936A JP4791943B2 (ja) | 2006-11-30 | 2006-11-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006323936A JP4791943B2 (ja) | 2006-11-30 | 2006-11-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008139095A true JP2008139095A (ja) | 2008-06-19 |
JP4791943B2 JP4791943B2 (ja) | 2011-10-12 |
Family
ID=39600731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006323936A Expired - Fee Related JP4791943B2 (ja) | 2006-11-30 | 2006-11-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4791943B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103000220A (zh) * | 2011-09-16 | 2013-03-27 | 三星电子株式会社 | 半导体器件和操作该半导体器件的方法 |
CN109239567A (zh) * | 2018-10-12 | 2019-01-18 | 福建星云电子股份有限公司 | 一种同时对多个mos管进行配对的检测系统 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7106495B2 (ja) | 2019-07-22 | 2022-07-26 | 株式会社東芝 | 入力回路 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58123474A (ja) * | 1982-01-20 | 1983-07-22 | Nec Corp | トランジスタしきい電圧測定回路 |
JPH06139779A (ja) * | 1992-10-29 | 1994-05-20 | Toshiba Corp | 基板バイアス回路 |
JPH10199299A (ja) * | 1996-12-27 | 1998-07-31 | Sony Corp | 不揮発性半導体記憶装置 |
JP2000509148A (ja) * | 1996-04-25 | 2000-07-18 | クリーダンス システムズ コーポレイション | ディジタルロジック回路のロジック試験用および漏れ電流試験用の実施装置 |
JP2004158143A (ja) * | 2002-11-07 | 2004-06-03 | Sharp Corp | 半導体メモリ装置およびその制御方法 |
JP2005196871A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2006
- 2006-11-30 JP JP2006323936A patent/JP4791943B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58123474A (ja) * | 1982-01-20 | 1983-07-22 | Nec Corp | トランジスタしきい電圧測定回路 |
JPH06139779A (ja) * | 1992-10-29 | 1994-05-20 | Toshiba Corp | 基板バイアス回路 |
JP2000509148A (ja) * | 1996-04-25 | 2000-07-18 | クリーダンス システムズ コーポレイション | ディジタルロジック回路のロジック試験用および漏れ電流試験用の実施装置 |
JPH10199299A (ja) * | 1996-12-27 | 1998-07-31 | Sony Corp | 不揮発性半導体記憶装置 |
JP2004158143A (ja) * | 2002-11-07 | 2004-06-03 | Sharp Corp | 半導体メモリ装置およびその制御方法 |
JP2005196871A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103000220A (zh) * | 2011-09-16 | 2013-03-27 | 三星电子株式会社 | 半导体器件和操作该半导体器件的方法 |
JP2013065848A (ja) * | 2011-09-16 | 2013-04-11 | Samsung Electronics Co Ltd | 半導体装置及び半導体装置の動作方法 |
CN103000220B (zh) * | 2011-09-16 | 2017-03-01 | 三星电子株式会社 | 半导体器件和操作该半导体器件的方法 |
JP2017108166A (ja) * | 2011-09-16 | 2017-06-15 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体装置及び半導体装置の動作方法 |
CN109239567A (zh) * | 2018-10-12 | 2019-01-18 | 福建星云电子股份有限公司 | 一种同时对多个mos管进行配对的检测系统 |
CN109239567B (zh) * | 2018-10-12 | 2023-09-12 | 福建星云电子股份有限公司 | 一种同时对多个mos管进行配对的检测系统 |
Also Published As
Publication number | Publication date |
---|---|
JP4791943B2 (ja) | 2011-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7096140B2 (en) | Test system, test method and test program for an integrated circuit by IDDQ testing | |
JP4215023B2 (ja) | 複数の半導体集積回路を備えた半導体装置及び半導体集積回路間の接続状態の検査方法 | |
US20150120220A1 (en) | Detecting IC Reliability Defects | |
JP4791943B2 (ja) | 半導体装置 | |
US6724212B2 (en) | Method for testing a semiconductor integrated circuit | |
US7991497B2 (en) | Method and system for defect detection in manufacturing integrated circuits | |
US7096086B2 (en) | Apparatus, method and program for generating a recipe for an inspection tool | |
JP2014502721A (ja) | Cmosデバイスのiddq試験 | |
KR20130096228A (ko) | 웨이퍼 검사 또는 계측 구성을 위한 데이터 섭동 | |
US6681193B2 (en) | Method for testing a CMOS integrated circuit | |
JP2007240376A (ja) | 半導体集積回路の静止電源電流検査方法および装置 | |
JP5144084B2 (ja) | 素子特性測定回路及び半導体装置 | |
US9541824B1 (en) | Method and system for fast inspecting defects | |
US8639375B2 (en) | Enhancing investigation of variability by inclusion of similar objects with known differences to the original ones | |
Huang et al. | Using design based binning to improve defect excursion control for 45nm production | |
Strojwas et al. | Design for inspection methodology for fast in-line eBeam defect detection | |
WO2022052540A1 (zh) | 新增生产工具的合格检验方法和检验系统 | |
US9514999B2 (en) | Systems and methods for semiconductor line scribe line centering | |
Brozek et al. | Monitoring Product Chip Health with In-die Quality Monitors | |
US7171638B2 (en) | Methods of screening ASIC defects using independent component analysis of quiescent current measurements | |
JP2018518829A (ja) | 自動イメージに基づくプロセスモニタリングおよび制御 | |
JP4633349B2 (ja) | 電子デバイスを製造するための欠陥解析方法及びそのプログラム | |
US20080229264A1 (en) | Semiconductor evaluation apparatus, semiconductor evaluation method and semiconductor evaluation program | |
JP2006025100A (ja) | 半導体集積回路およびそのテスト方法 | |
JP2007059721A (ja) | 半導体製造方法及び半導体製造システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090316 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110701 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110722 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |