JP2017108166A - 半導体装置及び半導体装置の動作方法 - Google Patents
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Abstract
Description
ディラック電圧を検出することで、グラフェントランジスタの誤動作が防止される。
120 第2可変抵抗器
130 増幅器
140 トランジスタ
150 キャパシタ
VREG 電圧調節部
Vref1 第1基準電圧
Rd1 第1抵抗
Rd2 第2抵抗
Vt テスト電圧
VBB バイアス電圧
Claims (16)
- テスト電圧を生成する電圧生成器と、
前記テスト電圧に基づいてゲート・ソース電圧を印加されるグラフェントランジスタと、
ディラック電圧がシフトされる場合に、前記ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出し、前記ゲート・ソース電圧が前記ディラック電圧であるかどうかを示すフィードバック信号を出力する検出器と、を備え、
前記フィードバック信号は、前記電圧生成器に印加され、
前記検出器は、
前記ゲート・ソース電圧が印加された前記グラフェントランジスタがオフ状態であるかどうかを検出し、
前記グラフェントランジスタが前記オフ状態であると検出されれば、前記ゲート・ソース電圧を前記ディラック電圧として検出し、
前記電圧生成器は、
保存部に保存されているデータに基づいて前記テスト電圧を生成する電圧調節部と、
前記フィードバック信号に基づいて、前記保存部に保存されている前記データを調節する保存調節部と、を備え、
前記電圧調節部は、第1可変抵抗器及び第2可変抵抗器を備え、
前記電圧調節部は、前記第1可変抵抗器の第1抵抗と前記第2可変抵抗器の第2抵抗の比に基づいて前記テスト電圧を生成し、
前記第1抵抗と前記第2抵抗の比は、前記データに基づいて定められ、
前記グラフェントランジスタは、グラフェンを含む第1領域に形成されており、
前記電圧生成器及び前記検出器は、前記グラフェンを含んでいない第2領域に形成されている
ことを特徴とする半導体装置。 - 前記検出器は、
前記グラフェントランジスタの前記オフ状態如何を、前記グラフェントランジスタのドレイン・ソース電圧及びドレイン・ソース電流のうち一つ以上に基づいて検出する
ことを特徴とする請求項1に記載の半導体装置。 - 前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記電圧生成器は、前記テスト電圧を変更する
ことを特徴とする請求項2に記載の半導体装置。 - 検出区間中、前記保存調節部は、前記テスト電圧が周期的に増大するように前記データを変更する
ことを特徴とする請求項1に記載の半導体装置。 - 前記検出区間は、イネーブル信号に基づいて開始し、前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧であると示していれば、完了する
ことを特徴とする請求項4に記載の半導体装置。 - 前記イネーブル信号は、製造時点、パワーオン時点及び初期化時点のうち一つ以上の時点で前記検出区間の開始を示す
ことを特徴とする請求項5に記載の半導体装置。 - 前記第2領域に形成されており、前記第2領域から入力信号を受信し、前記入力信号が変換された出力信号を出力する信号変換器をさらに備え、
前記出力信号は、前記第1領域に提供される
ことを特徴とする請求項1に記載の半導体装置。 - 前記入力信号はオフ電圧及び電源電圧を含み、
前記信号変換器は、
前記オフ電圧を前記ディラック電圧に変換し、
前記電源電圧を前記グラフェントランジスタの動作電圧に変換する
ことを特徴とする請求項7に記載の半導体装置。 - 第1テスト電圧を生成する電圧生成器と、
前記第1テスト電圧に基づいて第1ゲート・ソース電圧を印加されるグラフェントランジスタと、
ディラック電圧はシフトされる場合に、前記第1ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出し、前記第1ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す第1フィードバック信号を出力する検出器と、を備え、
前記第1フィードバック信号は、前記電圧生成器に印加され、
前記検出器は、
前記第1ゲート・ソース電圧が印加された前記グラフェントランジスタがオフ状態であるかどうかを検出し、
前記グラフェントランジスタが前記オフ状態であると検出されれば、前記第1ゲート・ソース電圧を前記ディラック電圧として検出し、
前記電圧生成器は、
保存部に保存されているデータに基づいて前記第1テスト電圧を生成する電圧調節部と、
前記第1フィードバック信号に基づいて、前記保存部に保存されている前記データを調節する保存調節部と、を備え、
前記電圧調節部は、第1可変抵抗器及び第2可変抵抗器を備え、
前記電圧調節部は、前記第1可変抵抗器の第1抵抗と前記第2可変抵抗器の第2抵抗の比に基づいて前記第1テスト電圧を生成し、
前記第1抵抗と前記第2抵抗の比は、前記データに基づいて定められ、
前記グラフェントランジスタは、グラフェンを含む第1領域に形成されており、
前記電圧生成器及び前記検出器は、前記グラフェンを含んでいない第2領域に形成されている
ことを特徴とする半導体装置。 - 前記第1フィードバック信号が、前記第1ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記電圧生成器は第2テスト電圧を生成し、
前記グラフェントランジスタは、前記第2テスト電圧に基づいて第2ゲート・ソース電圧を印加され、
前記検出器は、前記第2ゲート・ソース電圧が前記ディラック電圧であるかどうかを検出し、前記第2ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す第2フィードバック信号を出力し、
前記第2フィードバック信号は、前記電圧生成器に印加される
ことを特徴とする請求項9に記載の半導体装置。 - 前記グラフェントランジスタを備える請求項1に記載の半導体装置において、
前記テスト電圧を生成する段階と、
前記テスト電圧に基づいて前記グラフェントランジスタに前記ゲート・ソース電圧を印加する段階と、
前記ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出する段階と、
前記ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す前記フィードバック信号を生成する段階と、
前記フィードバック信号に基づいて前記テスト電圧の変更如何を定める段階と、を含む
ことを特徴とする半導体装置の動作方法。 - 前記ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出する段階は、
前記グラフェントランジスタに前記ゲート・ソース電圧を印加して、前記グラフェントランジスタが前記オフ状態であるかどうかを検出する段階と、
前記グラフェントランジスタが前記オフ状態であると検出されれば、前記ゲート・ソース電圧を前記ディラック電圧として検出する段階と、を含む
ことを特徴とする請求項11に記載の半導体装置の動作方法。 - 前記テスト電圧は、前記保存部に保存されているデータに基づいて生成される
ことを特徴とする請求項12に記載の半導体装置の動作方法。 - 前記フィードバック信号に基づいて前記テスト電圧の変更如何を定める段階は、
前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記保存部に保存されている前記データを変更する段階と、
前記変更されたデータに基づいて前記テスト電圧を変更する段階と、を含む
ことを特徴とする請求項12に記載の半導体装置の動作方法。 - 第2領域から受信された入力信号を変換する段階と、
前記入力信号が変換された出力信号を第1領域に供給する段階と、をさらに含み、
前記第1領域は、前記グラフェントランジスタが形成されている領域である
ことを特徴とする請求項11に記載の半導体装置の動作方法。 - 前記入力信号はオフ電圧及び電源電圧を含み、
前記入力信号を変換する段階は、
前記オフ電圧を前記ディラック電圧に変換する段階と、
前記電源電圧を前記グラフェントランジスタの動作電圧に変換する段階と、を含む
ことを特徴とする請求項15に記載の半導体装置の動作方法。
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