JP2004158143A - 半導体メモリ装置およびその制御方法 - Google Patents
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Abstract
【課題】プログラム処理の高速化および、チップ面積の縮小化、さらにプログラム動作電流の低減化を実現する。
【解決手段】入力アドレスに応じたワード線およびビット線を選択することにより選択された所定のメインセル２３とリファレンスセルＲｅｆＡ１またはＲｅｆＢ１とに流れる電流値をセンスアンプＳ／Ａにて比較することによりベリファイ動作およびプログラム動作のうち少なくともベリファイ動作を行う場合に、このメモリセル２３を、選択トランジスタ２３Ａと、印加電圧に応じて抵抗状態が変化する不揮発可変抵抗素子２３Ｂとの直列回路で構成し、メモリセル２３のワード線に印加する電圧がベリファイ動作時とプログラム動作時で同一電圧に設定されている。
【選択図】 図１
【解決手段】入力アドレスに応じたワード線およびビット線を選択することにより選択された所定のメインセル２３とリファレンスセルＲｅｆＡ１またはＲｅｆＢ１とに流れる電流値をセンスアンプＳ／Ａにて比較することによりベリファイ動作およびプログラム動作のうち少なくともベリファイ動作を行う場合に、このメモリセル２３を、選択トランジスタ２３Ａと、印加電圧に応じて抵抗状態が変化する不揮発可変抵抗素子２３Ｂとの直列回路で構成し、メモリセル２３のワード線に印加する電圧がベリファイ動作時とプログラム動作時で同一電圧に設定されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルのワード線にプログラム電圧またはベリファイ電圧を印加してプログラムベリファイ制御を行う半導体メモリ装置およびその制御方法に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置としてＮＯＲ型フラッシュメモリおよびその動作方法について図４〜図６に基づいて説明する。
【０００３】
図４は、従来のＮＯＲ型フラッシュメモリの要部構成例を示す回路図であり、図５は、１セルに２ビットを記憶する図４のＮＯＲ型フラッシュメモリの閾値分布図である。
【０００４】
図４において、ＮＯＲ型フラッシュメモリ１は、プログラム制御回路１１と、ワード線電圧発生回路１２と、メインアレイロウデコーダ１３と、複数のフローティングゲートトランジスタからなるフラッシュセルアレイのうち一つを示しているメインセル１４と、リファレンスセルロウデコーダ１５と、参照用基準閾値（下限設定値ＲｅｆＡ）のリファレンスセルＲｅｆＡと、参照用基準閾値（上限設定値ＲｅｆＢ）のリファレンスセルＲｅｆＢと、判定用のセンスアンプＳ／Ａと、メインセル用の読み出し負荷１６と、リファレンスセル用の読み出し負荷１７と、書き込み回路１８と、スイッチ素子１６Ａ，１７Ａ，１８Ａ、１９，２０Ａ，２０Ｂとを有している。
【０００５】
プログラム制御回路１１は、ベリファイ動作時にベリファイ実行信号をワード線電圧発生回路１２およびスイッチ素子１６Ａ，１７Ａに出力すると共に、リファレンスセル選択信号Ａ（またはＢ）をリファレンスセルＲｅｆＡ（またはＲｅｆＢ）に出力する。また、プログラム制御回路１１は、プログラム動作時にプログラム実行信号をワード線電圧発生回路１２およびスイッチ素子１８Ａに出力する。
【０００６】
プログラム制御回路１１は、センスアンプＳ／Ａからのベリファイ判定信号に基づいて、書き込み回路１８からメインセル１４にプログラムパルス印加後、ベリファイ動作を実行し、選択したメインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以上かどうかを判定し、その判定結果として、メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以下なら再プログラムに戻り、メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以上ならば、別のリファレンスセルＲｅｆＢの閾値以下かどうかを判定し（リファレンスセル選択信号Ａからリファレンスセル選択信号Ｂに切り替わる）、リファレンスセルＲｅｆＢの閾値以下ならばプログラム正常終了し、また、リファレンスセルＲｅｆＢの閾値以下ではないならばプログラム強制終了（フェイル）を行うように制御が為される。
【０００７】
ワード線電圧発生回路１２は、プログラム制御回路１１からプログラム実行信号を受けてメインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５にプログラム電圧を出力し、プログラム制御回路１１からベリファイ実行信号を受けてメインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５にベリファイ電圧を出力する。
【０００８】
メインアレイロウデコーダ１３は、入力されたアドレス信号をデコードして、アドレスに応じて選択すべきメインアレイワード線にベリファイ電圧またはプログラム電圧を出力して所定のメインセル１４を選択する。このように、メインアレイロウデコーダ１３はアドレス信号をデコードし、選択されたワード線にワード線電圧発生回路１２で作成されたワード線電圧（ベリファイ電圧またはプログラム電圧）を供給するためのドライバ機能も兼ね備えている。なお、図示しないカラムデコーダも、入力されたアドレス信号をデコードして、アドレスに応じて選択すべき所定のビット線を選択する。
【０００９】
リファレンスセルロウデコーダ１５は、入力されたリファレンスセルアドレス信号をデコードして、リファレンスセル用ワード線にベリファイ電圧を出力して所定のリファレンスセルＲｅｆＡまたはＲｅｆＢを選択する。このように、リファレンスセルロウデコーダ１５はアドレス信号をデコードし、選択されたワード線にワード線電圧発生回路１２で作成されたワード線電圧（ベリファイ電圧またはプログラム電圧）を供給するためのドライバ機能も兼ね備えている。
【００１０】
センスアンプＳ／Ａは、ベリファイ動作時に選択メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以上かどうかを比較して判定し、その結果信号としてベリファイ判定信号をプログラム制御回路１１に出力する。
【００１１】
なお、図４では、リファレンスセルＲｅｆＡ，ＲｅｆＢを２個しか示していないが、リファレンスセルＲｅｆＡ，ＲｅｆＢ以外に、各メモリ状態におけるリファレンスセルも別途必要となる。また、リファレンスセルロウデコーダ１５によりリファレンスセルＲｅｆＡ，ＲｅｆＢのワード線を個別に選択できるようにしているが、リファレンスセル選択信号Ａ，Ｂでカラム（ビット線）を個別に選択できるようにしているため、リファレンスセルＲｅｆＡ，ＲｅｆＢのワード線を共通にしても問題はない。
【００１２】
上記構成により、以下に、従来のＮＯＲ型フラッシュメモリにおけるプログラムベリファイの一般的なルーチンについて、図６を参照しながら説明する。
【００１３】
図６は、図４のＮＯＲ型フラッシュメモリにおけるプログラムベリファイ動作を示すフローチャートである。なお、ここでは、プログラムとは、メインセル１４のフローティングゲートに電子を蓄えることにより記憶セルとしてのフラッシュセルの閾値を高くする処理とする。
【００１４】
まず、ステップＳ１でプログラム制御回路１１がベリファイ実行信号をワード線電圧発生回路１２に出力し、ワード線電圧発生回路１２がベリファイ電圧（５Ｖ程度）をメインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５に出力し、メインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５がメインセル１４およびリファレンスセルＲｅｆＡの各ワード線電圧をそれぞれベリファイ電圧（５Ｖ程度）に設定する。
【００１５】
さらに、ステップＳ２でベリファイを実行して、センスアンプＳ／Ａが両入力端に流れる電流を比較することによりメインセル１４の閾値とリファレンスセルＲｅｆＡの閾値とを比較し、その比較結果をベリファイ判定信号としてプログラム制御回路１１に出力し、プログラム制御回路１１がそのベリファイ判定信号に基づいて、メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値、即ちその下限設定値（図５のＲ１０のＲｅｆＡ）以上かどうかを判定する。
【００１６】
ステップＳ３でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（図５のＲ１０のＲｅｆＡ）以上ならば（ＹＥＳ）、ステップＳ３の処理にジャンプし、ステップＳ３でメインセル１４の閾値がリファレンスセルＲｅｆＢの上限設定値（図５のＲ１０のＲｅｆＢ）以下かどうかを判定する。ステップＳ２でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上でかつステップＳ３でその閾値がリファレンスセルＲｅｆＢの上限設定値（ＲｅｆＢ）以下ならば（ＹＥＳ）、ステップＳ４でプログラム正常として処理を終了する。また、ステップＳ２でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上でかつステップＳ３でその閾値がリファレンスセルＲｅｆＢの上限設定値（ＲｅｆＢ）以下ではないならば（ＮＯ）、ステップＳ５でこのプログラム処理を強制終了（フェイル）する。
【００１７】
一方、ステップＳ２でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上ではない場合（ＮＯ）には、次のステップＳ６の処理に移行し、ステップＳ６でプログラム制御回路１１がプログラム実行信号をワード線電圧発生回路１２に出力し、ワード線電圧発生回路１２がプログラム電圧（６〜１０Ｖ程度）をメインアレイロウデコーダ１３に出力し、メインアレイロウデコーダ１３がメインセル１４のワード線電圧をプログラム電圧（６〜１０Ｖ程度）に設定する。ここで、フラッシュメモリではプログラム時のワード線電圧によりフラッシュセル（メインセル１４）の閾値が決定されるため、設定したい閾値に応じてワード線電圧を変更しなければならない。
【００１８】
次に、ステップＳ７で書き込み回路１８からフローティングトランジスタ（メインセル１４）のドレインにプログラムパルス、例えば５Ｖ〜６Ｖのパルス電圧を０．５〜１μｓｅｃの間（プログラム時間）だけ印加する。
【００１９】
さらに、ステップＳ８でワード線電圧をプログラム電圧（６〜１０Ｖ程度）からベリファイ電圧（５Ｖ程度）に変更する。
【００２０】
ステップＳ９でベリファイを実行してフラッシュセル（メインセル１４）の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上かどうかを判定し、ステップＳ９で下限設定値以上の場合（ＹＥＳ）に、次に続くステップＳ４でその閾値が上限設定値（ＲｅｆＢ）以下かどうかを判定する。ステップＳ９でその閾値が下限設定値（ＲｅｆＡ）以上でかつステップＳ３で閾値が上限設定値（ＲｅｆＢ）以下ならば（ＹＥＳ）、ステップＳ４でプログラム正常終了とする。また、ステップＳ９でその閾値が下限設定値（ＲｅｆＡ）以上でかつステップＳ４でその閾値が上限設定値（ＲｅｆＢ）以下ではないならば（ＮＯ）、ステップＳ５でプログラム強制終了（フェイル）とする。
【００２１】
一方、ステップＳ９でベリファイを実行してフラッシュセル（メインセル１４）の閾値が下限設定値（ＲｅｆＡ）以上ではないならば（ＮＯ）、ステップＳ１０でプログラムパルス印加ルーチンの実行回数をカウントし、そのカウント数が、規定された最大設定回数未満ならば（ＹＥＳ）、ステップＳ６の処理に戻ってプログラムパルス印加処理を再び行う。また、そのカウント数が、規定された最大設定回数に達したならば（ＮＯ）、ステップＳ５で無限ループに陥るのを防ぐため、プログラム強制終了（フェイル）とする。
【００２２】
なお、上記ステップの各処理において、２値メモリの場合にはステップＳ１、Ｓ２の各処理は無くても問題ないが、多値メモリの場合には、ステップＳ１、Ｓ２の処理はオーバープログラムによる状態変化を防ぐために必要不可欠となる。また、ステップＳ３の処理において上限設定値（ＲｅｆＢ）以下かどうかの判定は２値メモリでは不要である。さらに、ステップＳ１０の処理は、選択メインセル１４が何らかの理由でプログラムできないセル、またはプログラムしにくいセルであった場合に、プログラムルーチンが無限ループに陥るのを防ぐために行うものである。
【００２３】
【発明が解決しようとする課題】
上記従来のＮＯＲ型フラッシュメモリでは、プログラムパルス印加時とプログラムベリファイ時のメモリ動作状態に応じてワード線電圧を変更している。このため、ＮＯＲ型フラッシュメモリ内部にワード線電圧発生回路１２を設けて、メモリ動作状態に応じてワード線電圧を変更しなければならなかった。
【００２４】
特に、多値メモリの時にはこの電圧制御が非常に複雑になり、ワード線電圧はフラッシュメモリの場合、６〜１０Ｖ程度の高電圧が使用され、このような高電圧を変化させたときには、電圧が遷移してから安定するまでに長時間必要となる（数百ｎｓ〜数ｕｓ）。結果的に回路規模の増加による面積増加とプログラム動作時間の遅延が問題になる。特に、多値メモリの場合は、１セル当たりの情報量を増加させるほどにこの問題はより顕著となる。
【００２５】
本発明は、上記従来の問題を解決するもので、プログラムベリファイ動作の高速化および、チップ面積の縮小化、さらにプログラム動作電流の低減化を図ることができる半導体メモリおよびその制御方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の半導体メモリ装置は、入力アドレスに応じたワード線およびビット線を選択することにより選択された所定のメインセルとリファレンスセルとに流れる電流値を比較してベリファイ動作およびプログラム動作のうち少なくともベリファイ動作を行う半導体メモリ装置において、メモリセルは不揮発性抵抗変化メモリ素子と選択トランジスタで構成されており、該メモリセルのワード線に印加する電圧がベリファイ動作時とプログラム動作時で同一電圧に設定されており、そのことにより上記目的が達成される。
【００２７】
また、好ましくは、本発明の半導体メモリ装置におけるメモリセルは、不揮発性抵抗変化メモリ素子と選択トランジスタとの直列回路で構成され、選択トランジスタのゲートにワード線が接続されている。
【００２８】
さらに、好ましくは、本発明の半導体メモリ装置における不揮発性抵抗変化メモリ素子は、前記ビット線を介して印加される電圧に応じて抵抗状態が変化することにより多値を記憶可能とする不揮発可変抵抗素子で構成されている。
【００２９】
本発明の半導体メモリ装置の制御方法は、請求項１〜３の何れかに記載の半導体メモリ装置の制御方法であって、メモリセルのワード線電圧をベリファイ電圧に設定した後、ベリファイ動作を実行し、ワード線電圧を変更せずに続けてプログラムパルスをビット線を介してメモリセルに印加するプログラム動作を行うものであり、そのことにより上記目的が達成される。
【００３０】
また、好ましくは、本発明の半導体メモリ装置の制御方法において、ビット線を介してメインセルにプログラムパルスを印加した後、ワード線電圧を変更せずに続けてベリファイ動作を行う。
【００３１】
本発明の半導体メモリ装置の制御方法は、請求項１〜３の何れかに記載の半導体メモリ装置の制御方法であって、メモリセルのワード線電圧をプログラム電圧に設定した後、ビット線を介してプログラムパルスをメモリセルに印加し、ワード線電圧を変更せずに続けてベリファイ動作を行うものであり、そのことにより上記目的が達成される。
【００３２】
上記構成により、以下、その作用を説明する。
【００３３】
本発明にあっては、メモリセルは１Ｔ１Ｒ型のメモリセル（ＲＲＡＭ）であり、不揮発性抵抗変化メモリ素子と選択トランジスタとの直列回路で構成され、不揮発性抵抗変化メモリ素子は、ビット線を介して印加される電圧に応じて抵抗状態が変化することにより多値を記憶可能とする不揮発可変抵抗素子で構成されている。このメモリセルのワード線電圧はベリファイ動作時とプログラム動作時で等しくすることが可能となる。これは、ＲＲＡＭのワード線は素子選択用の選択トランジスタによる選択動作にのみ利用される。このため、フラッシュメモリのようにワード線電圧によりＲＲＡＭの抵抗状態は変化しない。この原理を利用してプログラム動作とベリファイ動作時にはワード線電圧を一定電圧に制御する本発明のＲＲＡＭの制御方法が得られる。
【００３４】
これによって、ワード線電圧を変化させない分だけ、プログラムからベリファイに動作が切り替わる時間が短縮できる。これと同様に、ベリファイから再プログラムに動作が切り替わる時間も短縮でき、その結果として、ベリファイを含むプログラムの合計時間を短縮できる。また、ワード線電圧を変化させないため、ワード線電圧発生回路および制御回路が削除できるかまたは簡素化できる。このため、チップ面積の縮小化が図られる。さらに、それらの回路が削除または簡素化されることにより、それらの回路の動作電流がプログラム時のチップの動作電流から削減され得る。これらの効果は特に多値メモリのようにベリファイ回数が多く、複雑なメモリにおいてより顕著となる。
【００３５】
不揮発性抵抗変化メモリ素子（ＲＲＡＭ）は、電極間に薄膜が形成されている。この薄膜は、マンガンを含有するペロブスカイト構造の酸化物、例えばＰｒ０．７Ｃａ０．３ＭｎＯ３等の材料で形成されており、電極間に電圧を印可することにより、抵抗値が変化する不揮発性のメモリである。
【００３６】
【発明の実施の形態】
以下、本発明の半導体メモリ装置の実施形態について図面を参照しながら説明する。
【００３７】
図１は、本発明の半導体メモリ装置の実施形態における要部構成例を示す回路図であり、図２は、１セルに２ビットを記憶する図１のＲＲＡＭの抵抗値分布図である。なお、図４の各部材と同一の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【００３８】
図１において、半導体メモリ装置２は、プログラム制御回路２１と、メインアレイロウデコーダ２２と、複数のメモリセルのうち一つを示しているメインセル２３と、リファレンスセルロウデコーダ２４と、参照用下限設定抵抗値ＲｒｅｆＡ１のリファレンスセルＲｅｆＡ１と、参照用上限設定抵抗値ＲｒｅｆＢ１のリファレンスセルＲｅｆＢ１と、判定用のセンスアンプＳ／Ａと、読み出し負荷１６，１７と、書き込み回路１８と、スイッチ素子１６Ａ，１７Ａ，１８Ａ、１９，２０Ａ，２０Ｂとを有している。
【００３９】
プログラム制御回路２１は、ベリファイ実行時にベリファイ実行信号をスイッチ素子１６Ａ，１７Ａに出力すると共に、リファレンスセル選択信号Ａ（またはＢ）をリファレンスセルＲｅｆＡ１（またはＲｅｆＢ１）に出力する。また、プログラム制御回路２１は、センスアンプＳ／Ａからのベリファイ判定信号に基づいて、書き込み回路１８からメインセル２３にプログラムパルス印加後、ベリファイ動作を実行し、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定し、不揮発可変抵抗素子２３Ｂの抵抗値がその下限設定抵抗値（ＲｒｅｆＡ１）以上ではないプログラム時に、プログラム実行信号をスイッチ素子１８Ａに出力する。このとき、選択されたワード線の電圧は、従来のように変更せず、ベリファイ電圧時に設定された電圧がそのままプログラム動作時にも供給されるようになっている。
【００４０】
プログラム制御回路２１は、センスアンプＳ／Ａからのベリファイ判定信号に基づいて、書き込み回路１８からメインセル２３にプログラムパルス印加後、ベリファイ動作を実行し、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定する。その判定結果として、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上でないならば、再プログラムに戻り、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上ならば、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセル不揮発可変抵抗素子ＲｒｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを判定し（このとき、リファレンスセル選択信号Ａからリファレンスセル選択信号Ｂに切り替わっている）、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセル不揮発可変抵抗素子ＲｒｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下ならばプログラム正常終了し、また、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセル不揮発可変抵抗素子ＲｒｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下でないならばプログラム強制終了（フェイル）を行うように制御が為される。
【００４１】
以上を繰り返して説明すると、プログラム制御回路２１は、後述するセンスアンプＳ／Ａを使用してベリファイを行い、選択メインセル２３における不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の不揮発可変抵抗素子ＲｒｅｆＡ１の上限抵抗値以上かどうかを判定する。それ以上ならばプログラム正常終了とし、それ以上でないならばプログラム実行信号がスイッチ素子１８Ａに出力される。
【００４２】
メインアレイロウデコーダ２２は、入力されたアドレス信号をデコードして、アドレスに応じて選択すべきメインアレイワード線に同一のワード線電圧（ベリファイ電圧とプログラム電圧とは同一電圧）を出力して所定のメインセル２３を選択する。なお、図示しないカラムデコーダも、入力されたアドレス信号をデコードして、アドレスに応じて選択すべき所定のビット線を選択する。このように、入力アドレスに応じたワード線およびビット線を選択することにより所定のメインセルとリファレンスセルＲｅｆＡ１，ＲｅｆＢ１とを選択する。また、図１では、図４のようにワード線電圧発生回路１２がないが、ワード線電圧が電源電圧と等しければワード線電圧発生回路は不要となる。一方、電源電圧以外の電圧がワード線電圧に必要になる場合には、ワード線電圧発生回路１２は別途必要となるが、但し、このときプログラム動作とベリファイ動作を交互に繰り返してもフラッシュメモリのようにワード線電圧をプログラム動作とベリファイ動作に応じて変化させる必要がないため、回路構成は非常に簡素化できるものである。
【００４３】
メインセル２３（以下、ＲＲＡＭという）は、スイッチング素子としての選択トランジスタ２３Ａと、閾値が変化可能なフローティングゲートに代えて、印加電圧に応じて抵抗値が変化する不揮発可変抵抗素子２３Ｂとを有し、１Ｔ１Ｒ型の記憶セルで構成されている。このメインセル２３はマトリクス状に複数配置されてメモリセルアレイ（図示せず）を構成している。このメモリセルアレイのＸ方向には複数のワード線が一定間隔で配設され、このワード線は行毎に複数の選択トランジスタ２３Ａの各ゲートにそれぞれ接続されている。また、メモリセルアレイのＹ方向（Ｘ方向に対して垂直）には複数のビット線が配設され、このビット線は列毎に複数の不揮発可変抵抗素子２３Ｂの各一端とそれぞれ接続され、これらの不揮発可変抵抗素子２３Ｂの各他端はそれぞれ列毎の各選択トランジスタのドレインまたはソースにそれぞれ接続されている。
【００４４】
この不揮発可変抵抗素子２３Ｂは、電極間に薄膜が形成されて不揮発性抵抗変化メモリ素子が構成されている。また、この薄膜は、強誘電体として、マンガンを含有するペロブスカイト構造の酸化物、例えばＰｒ０．７Ｃａ０．３ＭｎＯ３等で構成される。なお、不揮発可変抵抗素子２３Ｂは、選択トランジスタ２３Ａの前段に接続されてもよいし、その後段に接続されてもよい。即ち、メインセル２３はビット線が選択トランジスタ２３Ｂのドレインまたはソースと接続され、その選択トランジスタ２３Ａのソースまたはドレインに不揮発可変抵抗素子２３Ｂの一端と接続される構成であってもよい。
【００４５】
リファレンスセルロウデコーダ２４は、入力されたリファレンスセルアドレス信号をデコードして、所定のリファレンスセル用ワード線にワード線電圧（ベリファイ電圧）を出力して所定のリファレンスセルＲｅｆＡまたはＲｅｆＢを選択する。
【００４６】
センスアンプＳ／Ａは、ベリファイ動作時に、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡの下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを比較して判定し、その結果信号としてベリファイ判定信号をプログラム制御回路２１に出力する。また、センスアンプＳ／Ａは、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上の場合に、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを比較して判定し、その結果信号としてベリファイ判定信号をプログラム制御回路２１に出力する。
【００４７】
なお、図１では、リファレンスセルＲｅｆＡ１，ＲｅｆＢ１を２個しか示していないが、これらのリファレンスセルＲｅｆＡ１，ＲｅｆＢ１以外に、各メモリ状態におけるリファレンスセルも別途必要となる。また、リファレンスセルロウデコーダ２４により二つのリファレンスセルＲｅｆＡ１，ＲｅｆＢ１の各ワード線を個別に選択できるようにしているが、リファレンスセル選択信号Ａ，Ｂでカラム（ビット線）を個別に選択できるようにしているため、二つのリファレンスセルＲｅｆＡ１，ＲｅｆＢ１のワード線を共通にしても問題はない。
【００４８】
上記構成により、以下に、図１の半導体メモリ装置２におけるプログラムベリファイのルーチンについて図３を参照しながら説明する。ここでは、例えば図２のＲ１１のメモリ状態からＲ１０のメモリ状態にプログラムする場合ついて説明する。
【００４９】
図３は、図１の半導体メモリ装置２におけるプログラムベリファイ動作を示すフローチャートである。なお、プログラムとは、ここではＲＲＡＭ素子の抵抗値を高くする場合について説明するが、これに限らず、その抵抗値を低くする場合をもプログラムとして定義しても本発明上問題はない。
【００５０】
まず、ステップＳ１１で所定アドレスに対応した選択トランジスタ２３Ａのゲートに接続される所定ワード線電圧をベリファイ電圧に設定する。このときのワード線電圧は選択トランジスタ２３Ａのオン抵抗が影響しない程度に高く設定される。そのワード線には例えば５〜８Ｖ程度の電圧を印加すればその影響はほとんど無視できるが、電源電圧程度であっても問題ない場合もある。
【００５１】
次に、ステップＳ１２においてベリファイを実行して、センスアンプＳ／Ａにより不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定するためのベリファイ判定信号をプログラム制御回路２１に出力する。プログラム制御回路２１は、ベリファイ判定信号に基づいて、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定する。この場合、不揮発可変抵抗素子２３Ｂの両端に１〜２Ｖ程度の電位差を１００ｎｓ程度印加する。なお、不揮発可変抵抗素子２３Ｂ両端に印加する電圧は、リードディスターブが起こらない程度の電圧を印加し、通常、プログラム時に抵抗両端に印加する電圧よりも小さくする。
【００５２】
さらに、ステップＳ１２で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上ならば（ＹＥＳ）、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを判定し、不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下ならば（ＹＥＳ）、ステップＳ１４でプログラム終了処理を行う。また、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下ではないならば（ＮＯ）、ステップＳ１５で強制終了処理を行う。
【００５３】
一方、ステップＳ１２で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定値（ＲｒｅｆＡ）以上でないならば（ＮＯ）、ステップＳ１６でワード線の電圧を変更せず、メインセル２３へのプログラムパルスの印加（抵抗両端に５〜６Ｖ程度の電位差を１００ｎｓ間程度印加する。）を行う。
【００５４】
ステップＳ１７において、ワード線の電圧を変更せず、ベリファイを実行して、センスアンプＳ／Ａにより不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定するためのベリファイ判定信号をプログラム制御回路２１に出力する。プログラム制御回路２１は、ベリファイ判定信号に基づいて、不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定する。
【００５５】
ステップＳ１７で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上の場合（ＹＥＳ）には、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを判定する。ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下ならば（ＹＥＳ）、ステップＳ１４でプログラム正常終了処理を行う。また、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下でないならば（ＮＯ）、ステップＳ１５で強制終了（フェイル）処理を行う。
【００５６】
また、ステップＳ１７で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上でない場合（ＮＯ）、ステップＳ１８でプログラムパルス印加ルーチンの実行回数をカウントし、そのカウント値が、規定されている最大回数未満かどうかを判定する。ステップＳ１８でカウント値が最大設定回数未満の場合（ＹＥＳ）に、ステップＳ１６の処理に移行する。また、ステップＳ１８でカウント値が最大設定回数未満でない場合、即ち、最大設定回数に達した場合（ＮＯ）には、ステップＳ１５の強制終了（フェイル）処理を行う。このステップＳ１８の処理は、選択メインセル２３Ａが何らかの理由でプログラムできないセルであるかまたは、プログラムしにくいセルであった場合、プログラムルーチンが無限ループに陥るのを防ぐために行われる。
【００５７】
なお、２値メモリの場合、ステップＳ１１，Ｓ１２のベリファイ処理は無くても問題ないが、多値メモリの場合には、オーバープログラムによる状態変化を防ぐために、ステップＳ１１，Ｓ１２のベリファイ処理は必要不可欠である。ステップＳ１１，Ｓ１２のベリファイ処理がない場合には、プログラムパルスを印加する以前にワード線の電圧をプログラム電圧に設定する必要がある。さらに、ステップＳ１３の上限設定抵抗値以上かどうかの判定も２値メモリでは不要である。
【００５８】
以上により、本実施形態によれば、入力アドレスに応じたワード線およびビット線を選択することにより選択された所定のメインセル２３とリファレンスセルＲｅｆＡ１またはＲｅｆＢ１とに流れる電流値をセンスアンプＳ／Ａにて比較することによりベリファイ動作およびプログラム動作のうち少なくともベリファイ動作を行う場合に、このメモリセル２３を、選択トランジスタ２３Ａと、印加電圧に応じて抵抗状態が変化する不揮発可変抵抗素子２３Ｂとの直列回路で構成し、メモリセル２３のワード線に印加する電圧がベリファイ動作時とプログラム動作時で同一電圧に設定されているため、ワード線電圧をベリファイ動作とプログラム動作に応じて変化させない分だけ、プログラム処理の高速化が図られ、また、ワード線電圧発生回路および制御回路が削除できるかまたは簡素化できる分だけ、チップ面積の縮小化が図られ、さらに、それらの回路が削除または簡素化されることにより、それらの回路の動作電流がプログラム時のチップの動作電流から削減され得ることから、プログラム動作電流の低減化が図られる。
【００５９】
【発明の効果】
以上のように、本発明によれば、従来のフラッシュメモリのプログラムよりも少ないステップでプログラムを実行することができ、かつ従来のワード線電圧発生回路および制御回路を不要にするかまたは簡素化することができるため、プログラムの高速化、チップ面積の縮小化、さらにプログラム動作電流低減化を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の実施形態における要部構成例を示す回路図である。
【図２】１セルに２ビットを記憶する図１のＲＲＡＭの抵抗値分布図である。
【図３】図１の半導体メモリ装置２におけるプログラムベリファイ動作を示すフローチャートである。
【図４】従来のＮＯＲ型フラッシュメモリの要部構成例を示す回路図である。
【図５】１セルに２ビットを記憶する図４のＮＯＲ型フラッシュメモリの閾値分布図である。
【図６】図４のＮＯＲ型フラッシュメモリにおけるプログラムベリファイ動作を示すフローチャートである。
【符号の説明】
２ 半導体メモリ装置
２１ プログラム制御回路
２２ メインアレイロウデコーダ
２３ メインセル
２３Ａ 選択トランジスタ
２３Ｂ 不揮発可変抵抗素子
２４ リファレンスセルロウデコーダ
ＲｅｆＡ１，ＲｅｆＢ１ リファレンスセル
ＲｅｆＡ１，ＲｅｆＢ１ リファレンスセル不揮発可変抵抗素子
Ｓ／Ａ センスアンプ
【発明の属する技術分野】
本発明は、メモリセルのワード線にプログラム電圧またはベリファイ電圧を印加してプログラムベリファイ制御を行う半導体メモリ装置およびその制御方法に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置としてＮＯＲ型フラッシュメモリおよびその動作方法について図４〜図６に基づいて説明する。
【０００３】
図４は、従来のＮＯＲ型フラッシュメモリの要部構成例を示す回路図であり、図５は、１セルに２ビットを記憶する図４のＮＯＲ型フラッシュメモリの閾値分布図である。
【０００４】
図４において、ＮＯＲ型フラッシュメモリ１は、プログラム制御回路１１と、ワード線電圧発生回路１２と、メインアレイロウデコーダ１３と、複数のフローティングゲートトランジスタからなるフラッシュセルアレイのうち一つを示しているメインセル１４と、リファレンスセルロウデコーダ１５と、参照用基準閾値（下限設定値ＲｅｆＡ）のリファレンスセルＲｅｆＡと、参照用基準閾値（上限設定値ＲｅｆＢ）のリファレンスセルＲｅｆＢと、判定用のセンスアンプＳ／Ａと、メインセル用の読み出し負荷１６と、リファレンスセル用の読み出し負荷１７と、書き込み回路１８と、スイッチ素子１６Ａ，１７Ａ，１８Ａ、１９，２０Ａ，２０Ｂとを有している。
【０００５】
プログラム制御回路１１は、ベリファイ動作時にベリファイ実行信号をワード線電圧発生回路１２およびスイッチ素子１６Ａ，１７Ａに出力すると共に、リファレンスセル選択信号Ａ（またはＢ）をリファレンスセルＲｅｆＡ（またはＲｅｆＢ）に出力する。また、プログラム制御回路１１は、プログラム動作時にプログラム実行信号をワード線電圧発生回路１２およびスイッチ素子１８Ａに出力する。
【０００６】
プログラム制御回路１１は、センスアンプＳ／Ａからのベリファイ判定信号に基づいて、書き込み回路１８からメインセル１４にプログラムパルス印加後、ベリファイ動作を実行し、選択したメインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以上かどうかを判定し、その判定結果として、メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以下なら再プログラムに戻り、メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以上ならば、別のリファレンスセルＲｅｆＢの閾値以下かどうかを判定し（リファレンスセル選択信号Ａからリファレンスセル選択信号Ｂに切り替わる）、リファレンスセルＲｅｆＢの閾値以下ならばプログラム正常終了し、また、リファレンスセルＲｅｆＢの閾値以下ではないならばプログラム強制終了（フェイル）を行うように制御が為される。
【０００７】
ワード線電圧発生回路１２は、プログラム制御回路１１からプログラム実行信号を受けてメインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５にプログラム電圧を出力し、プログラム制御回路１１からベリファイ実行信号を受けてメインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５にベリファイ電圧を出力する。
【０００８】
メインアレイロウデコーダ１３は、入力されたアドレス信号をデコードして、アドレスに応じて選択すべきメインアレイワード線にベリファイ電圧またはプログラム電圧を出力して所定のメインセル１４を選択する。このように、メインアレイロウデコーダ１３はアドレス信号をデコードし、選択されたワード線にワード線電圧発生回路１２で作成されたワード線電圧（ベリファイ電圧またはプログラム電圧）を供給するためのドライバ機能も兼ね備えている。なお、図示しないカラムデコーダも、入力されたアドレス信号をデコードして、アドレスに応じて選択すべき所定のビット線を選択する。
【０００９】
リファレンスセルロウデコーダ１５は、入力されたリファレンスセルアドレス信号をデコードして、リファレンスセル用ワード線にベリファイ電圧を出力して所定のリファレンスセルＲｅｆＡまたはＲｅｆＢを選択する。このように、リファレンスセルロウデコーダ１５はアドレス信号をデコードし、選択されたワード線にワード線電圧発生回路１２で作成されたワード線電圧（ベリファイ電圧またはプログラム電圧）を供給するためのドライバ機能も兼ね備えている。
【００１０】
センスアンプＳ／Ａは、ベリファイ動作時に選択メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値以上かどうかを比較して判定し、その結果信号としてベリファイ判定信号をプログラム制御回路１１に出力する。
【００１１】
なお、図４では、リファレンスセルＲｅｆＡ，ＲｅｆＢを２個しか示していないが、リファレンスセルＲｅｆＡ，ＲｅｆＢ以外に、各メモリ状態におけるリファレンスセルも別途必要となる。また、リファレンスセルロウデコーダ１５によりリファレンスセルＲｅｆＡ，ＲｅｆＢのワード線を個別に選択できるようにしているが、リファレンスセル選択信号Ａ，Ｂでカラム（ビット線）を個別に選択できるようにしているため、リファレンスセルＲｅｆＡ，ＲｅｆＢのワード線を共通にしても問題はない。
【００１２】
上記構成により、以下に、従来のＮＯＲ型フラッシュメモリにおけるプログラムベリファイの一般的なルーチンについて、図６を参照しながら説明する。
【００１３】
図６は、図４のＮＯＲ型フラッシュメモリにおけるプログラムベリファイ動作を示すフローチャートである。なお、ここでは、プログラムとは、メインセル１４のフローティングゲートに電子を蓄えることにより記憶セルとしてのフラッシュセルの閾値を高くする処理とする。
【００１４】
まず、ステップＳ１でプログラム制御回路１１がベリファイ実行信号をワード線電圧発生回路１２に出力し、ワード線電圧発生回路１２がベリファイ電圧（５Ｖ程度）をメインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５に出力し、メインアレイロウデコーダ１３およびリファレンスセルロウデコーダ１５がメインセル１４およびリファレンスセルＲｅｆＡの各ワード線電圧をそれぞれベリファイ電圧（５Ｖ程度）に設定する。
【００１５】
さらに、ステップＳ２でベリファイを実行して、センスアンプＳ／Ａが両入力端に流れる電流を比較することによりメインセル１４の閾値とリファレンスセルＲｅｆＡの閾値とを比較し、その比較結果をベリファイ判定信号としてプログラム制御回路１１に出力し、プログラム制御回路１１がそのベリファイ判定信号に基づいて、メインセル１４の閾値がリファレンスセルＲｅｆＡの閾値、即ちその下限設定値（図５のＲ１０のＲｅｆＡ）以上かどうかを判定する。
【００１６】
ステップＳ３でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（図５のＲ１０のＲｅｆＡ）以上ならば（ＹＥＳ）、ステップＳ３の処理にジャンプし、ステップＳ３でメインセル１４の閾値がリファレンスセルＲｅｆＢの上限設定値（図５のＲ１０のＲｅｆＢ）以下かどうかを判定する。ステップＳ２でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上でかつステップＳ３でその閾値がリファレンスセルＲｅｆＢの上限設定値（ＲｅｆＢ）以下ならば（ＹＥＳ）、ステップＳ４でプログラム正常として処理を終了する。また、ステップＳ２でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上でかつステップＳ３でその閾値がリファレンスセルＲｅｆＢの上限設定値（ＲｅｆＢ）以下ではないならば（ＮＯ）、ステップＳ５でこのプログラム処理を強制終了（フェイル）する。
【００１７】
一方、ステップＳ２でメインセル１４の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上ではない場合（ＮＯ）には、次のステップＳ６の処理に移行し、ステップＳ６でプログラム制御回路１１がプログラム実行信号をワード線電圧発生回路１２に出力し、ワード線電圧発生回路１２がプログラム電圧（６〜１０Ｖ程度）をメインアレイロウデコーダ１３に出力し、メインアレイロウデコーダ１３がメインセル１４のワード線電圧をプログラム電圧（６〜１０Ｖ程度）に設定する。ここで、フラッシュメモリではプログラム時のワード線電圧によりフラッシュセル（メインセル１４）の閾値が決定されるため、設定したい閾値に応じてワード線電圧を変更しなければならない。
【００１８】
次に、ステップＳ７で書き込み回路１８からフローティングトランジスタ（メインセル１４）のドレインにプログラムパルス、例えば５Ｖ〜６Ｖのパルス電圧を０．５〜１μｓｅｃの間（プログラム時間）だけ印加する。
【００１９】
さらに、ステップＳ８でワード線電圧をプログラム電圧（６〜１０Ｖ程度）からベリファイ電圧（５Ｖ程度）に変更する。
【００２０】
ステップＳ９でベリファイを実行してフラッシュセル（メインセル１４）の閾値がリファレンスセルＲｅｆＡの下限設定値（ＲｅｆＡ）以上かどうかを判定し、ステップＳ９で下限設定値以上の場合（ＹＥＳ）に、次に続くステップＳ４でその閾値が上限設定値（ＲｅｆＢ）以下かどうかを判定する。ステップＳ９でその閾値が下限設定値（ＲｅｆＡ）以上でかつステップＳ３で閾値が上限設定値（ＲｅｆＢ）以下ならば（ＹＥＳ）、ステップＳ４でプログラム正常終了とする。また、ステップＳ９でその閾値が下限設定値（ＲｅｆＡ）以上でかつステップＳ４でその閾値が上限設定値（ＲｅｆＢ）以下ではないならば（ＮＯ）、ステップＳ５でプログラム強制終了（フェイル）とする。
【００２１】
一方、ステップＳ９でベリファイを実行してフラッシュセル（メインセル１４）の閾値が下限設定値（ＲｅｆＡ）以上ではないならば（ＮＯ）、ステップＳ１０でプログラムパルス印加ルーチンの実行回数をカウントし、そのカウント数が、規定された最大設定回数未満ならば（ＹＥＳ）、ステップＳ６の処理に戻ってプログラムパルス印加処理を再び行う。また、そのカウント数が、規定された最大設定回数に達したならば（ＮＯ）、ステップＳ５で無限ループに陥るのを防ぐため、プログラム強制終了（フェイル）とする。
【００２２】
なお、上記ステップの各処理において、２値メモリの場合にはステップＳ１、Ｓ２の各処理は無くても問題ないが、多値メモリの場合には、ステップＳ１、Ｓ２の処理はオーバープログラムによる状態変化を防ぐために必要不可欠となる。また、ステップＳ３の処理において上限設定値（ＲｅｆＢ）以下かどうかの判定は２値メモリでは不要である。さらに、ステップＳ１０の処理は、選択メインセル１４が何らかの理由でプログラムできないセル、またはプログラムしにくいセルであった場合に、プログラムルーチンが無限ループに陥るのを防ぐために行うものである。
【００２３】
【発明が解決しようとする課題】
上記従来のＮＯＲ型フラッシュメモリでは、プログラムパルス印加時とプログラムベリファイ時のメモリ動作状態に応じてワード線電圧を変更している。このため、ＮＯＲ型フラッシュメモリ内部にワード線電圧発生回路１２を設けて、メモリ動作状態に応じてワード線電圧を変更しなければならなかった。
【００２４】
特に、多値メモリの時にはこの電圧制御が非常に複雑になり、ワード線電圧はフラッシュメモリの場合、６〜１０Ｖ程度の高電圧が使用され、このような高電圧を変化させたときには、電圧が遷移してから安定するまでに長時間必要となる（数百ｎｓ〜数ｕｓ）。結果的に回路規模の増加による面積増加とプログラム動作時間の遅延が問題になる。特に、多値メモリの場合は、１セル当たりの情報量を増加させるほどにこの問題はより顕著となる。
【００２５】
本発明は、上記従来の問題を解決するもので、プログラムベリファイ動作の高速化および、チップ面積の縮小化、さらにプログラム動作電流の低減化を図ることができる半導体メモリおよびその制御方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の半導体メモリ装置は、入力アドレスに応じたワード線およびビット線を選択することにより選択された所定のメインセルとリファレンスセルとに流れる電流値を比較してベリファイ動作およびプログラム動作のうち少なくともベリファイ動作を行う半導体メモリ装置において、メモリセルは不揮発性抵抗変化メモリ素子と選択トランジスタで構成されており、該メモリセルのワード線に印加する電圧がベリファイ動作時とプログラム動作時で同一電圧に設定されており、そのことにより上記目的が達成される。
【００２７】
また、好ましくは、本発明の半導体メモリ装置におけるメモリセルは、不揮発性抵抗変化メモリ素子と選択トランジスタとの直列回路で構成され、選択トランジスタのゲートにワード線が接続されている。
【００２８】
さらに、好ましくは、本発明の半導体メモリ装置における不揮発性抵抗変化メモリ素子は、前記ビット線を介して印加される電圧に応じて抵抗状態が変化することにより多値を記憶可能とする不揮発可変抵抗素子で構成されている。
【００２９】
本発明の半導体メモリ装置の制御方法は、請求項１〜３の何れかに記載の半導体メモリ装置の制御方法であって、メモリセルのワード線電圧をベリファイ電圧に設定した後、ベリファイ動作を実行し、ワード線電圧を変更せずに続けてプログラムパルスをビット線を介してメモリセルに印加するプログラム動作を行うものであり、そのことにより上記目的が達成される。
【００３０】
また、好ましくは、本発明の半導体メモリ装置の制御方法において、ビット線を介してメインセルにプログラムパルスを印加した後、ワード線電圧を変更せずに続けてベリファイ動作を行う。
【００３１】
本発明の半導体メモリ装置の制御方法は、請求項１〜３の何れかに記載の半導体メモリ装置の制御方法であって、メモリセルのワード線電圧をプログラム電圧に設定した後、ビット線を介してプログラムパルスをメモリセルに印加し、ワード線電圧を変更せずに続けてベリファイ動作を行うものであり、そのことにより上記目的が達成される。
【００３２】
上記構成により、以下、その作用を説明する。
【００３３】
本発明にあっては、メモリセルは１Ｔ１Ｒ型のメモリセル（ＲＲＡＭ）であり、不揮発性抵抗変化メモリ素子と選択トランジスタとの直列回路で構成され、不揮発性抵抗変化メモリ素子は、ビット線を介して印加される電圧に応じて抵抗状態が変化することにより多値を記憶可能とする不揮発可変抵抗素子で構成されている。このメモリセルのワード線電圧はベリファイ動作時とプログラム動作時で等しくすることが可能となる。これは、ＲＲＡＭのワード線は素子選択用の選択トランジスタによる選択動作にのみ利用される。このため、フラッシュメモリのようにワード線電圧によりＲＲＡＭの抵抗状態は変化しない。この原理を利用してプログラム動作とベリファイ動作時にはワード線電圧を一定電圧に制御する本発明のＲＲＡＭの制御方法が得られる。
【００３４】
これによって、ワード線電圧を変化させない分だけ、プログラムからベリファイに動作が切り替わる時間が短縮できる。これと同様に、ベリファイから再プログラムに動作が切り替わる時間も短縮でき、その結果として、ベリファイを含むプログラムの合計時間を短縮できる。また、ワード線電圧を変化させないため、ワード線電圧発生回路および制御回路が削除できるかまたは簡素化できる。このため、チップ面積の縮小化が図られる。さらに、それらの回路が削除または簡素化されることにより、それらの回路の動作電流がプログラム時のチップの動作電流から削減され得る。これらの効果は特に多値メモリのようにベリファイ回数が多く、複雑なメモリにおいてより顕著となる。
【００３５】
不揮発性抵抗変化メモリ素子（ＲＲＡＭ）は、電極間に薄膜が形成されている。この薄膜は、マンガンを含有するペロブスカイト構造の酸化物、例えばＰｒ０．７Ｃａ０．３ＭｎＯ３等の材料で形成されており、電極間に電圧を印可することにより、抵抗値が変化する不揮発性のメモリである。
【００３６】
【発明の実施の形態】
以下、本発明の半導体メモリ装置の実施形態について図面を参照しながら説明する。
【００３７】
図１は、本発明の半導体メモリ装置の実施形態における要部構成例を示す回路図であり、図２は、１セルに２ビットを記憶する図１のＲＲＡＭの抵抗値分布図である。なお、図４の各部材と同一の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【００３８】
図１において、半導体メモリ装置２は、プログラム制御回路２１と、メインアレイロウデコーダ２２と、複数のメモリセルのうち一つを示しているメインセル２３と、リファレンスセルロウデコーダ２４と、参照用下限設定抵抗値ＲｒｅｆＡ１のリファレンスセルＲｅｆＡ１と、参照用上限設定抵抗値ＲｒｅｆＢ１のリファレンスセルＲｅｆＢ１と、判定用のセンスアンプＳ／Ａと、読み出し負荷１６，１７と、書き込み回路１８と、スイッチ素子１６Ａ，１７Ａ，１８Ａ、１９，２０Ａ，２０Ｂとを有している。
【００３９】
プログラム制御回路２１は、ベリファイ実行時にベリファイ実行信号をスイッチ素子１６Ａ，１７Ａに出力すると共に、リファレンスセル選択信号Ａ（またはＢ）をリファレンスセルＲｅｆＡ１（またはＲｅｆＢ１）に出力する。また、プログラム制御回路２１は、センスアンプＳ／Ａからのベリファイ判定信号に基づいて、書き込み回路１８からメインセル２３にプログラムパルス印加後、ベリファイ動作を実行し、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定し、不揮発可変抵抗素子２３Ｂの抵抗値がその下限設定抵抗値（ＲｒｅｆＡ１）以上ではないプログラム時に、プログラム実行信号をスイッチ素子１８Ａに出力する。このとき、選択されたワード線の電圧は、従来のように変更せず、ベリファイ電圧時に設定された電圧がそのままプログラム動作時にも供給されるようになっている。
【００４０】
プログラム制御回路２１は、センスアンプＳ／Ａからのベリファイ判定信号に基づいて、書き込み回路１８からメインセル２３にプログラムパルス印加後、ベリファイ動作を実行し、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定する。その判定結果として、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上でないならば、再プログラムに戻り、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上ならば、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセル不揮発可変抵抗素子ＲｒｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを判定し（このとき、リファレンスセル選択信号Ａからリファレンスセル選択信号Ｂに切り替わっている）、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセル不揮発可変抵抗素子ＲｒｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下ならばプログラム正常終了し、また、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセル不揮発可変抵抗素子ＲｒｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下でないならばプログラム強制終了（フェイル）を行うように制御が為される。
【００４１】
以上を繰り返して説明すると、プログラム制御回路２１は、後述するセンスアンプＳ／Ａを使用してベリファイを行い、選択メインセル２３における不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の不揮発可変抵抗素子ＲｒｅｆＡ１の上限抵抗値以上かどうかを判定する。それ以上ならばプログラム正常終了とし、それ以上でないならばプログラム実行信号がスイッチ素子１８Ａに出力される。
【００４２】
メインアレイロウデコーダ２２は、入力されたアドレス信号をデコードして、アドレスに応じて選択すべきメインアレイワード線に同一のワード線電圧（ベリファイ電圧とプログラム電圧とは同一電圧）を出力して所定のメインセル２３を選択する。なお、図示しないカラムデコーダも、入力されたアドレス信号をデコードして、アドレスに応じて選択すべき所定のビット線を選択する。このように、入力アドレスに応じたワード線およびビット線を選択することにより所定のメインセルとリファレンスセルＲｅｆＡ１，ＲｅｆＢ１とを選択する。また、図１では、図４のようにワード線電圧発生回路１２がないが、ワード線電圧が電源電圧と等しければワード線電圧発生回路は不要となる。一方、電源電圧以外の電圧がワード線電圧に必要になる場合には、ワード線電圧発生回路１２は別途必要となるが、但し、このときプログラム動作とベリファイ動作を交互に繰り返してもフラッシュメモリのようにワード線電圧をプログラム動作とベリファイ動作に応じて変化させる必要がないため、回路構成は非常に簡素化できるものである。
【００４３】
メインセル２３（以下、ＲＲＡＭという）は、スイッチング素子としての選択トランジスタ２３Ａと、閾値が変化可能なフローティングゲートに代えて、印加電圧に応じて抵抗値が変化する不揮発可変抵抗素子２３Ｂとを有し、１Ｔ１Ｒ型の記憶セルで構成されている。このメインセル２３はマトリクス状に複数配置されてメモリセルアレイ（図示せず）を構成している。このメモリセルアレイのＸ方向には複数のワード線が一定間隔で配設され、このワード線は行毎に複数の選択トランジスタ２３Ａの各ゲートにそれぞれ接続されている。また、メモリセルアレイのＹ方向（Ｘ方向に対して垂直）には複数のビット線が配設され、このビット線は列毎に複数の不揮発可変抵抗素子２３Ｂの各一端とそれぞれ接続され、これらの不揮発可変抵抗素子２３Ｂの各他端はそれぞれ列毎の各選択トランジスタのドレインまたはソースにそれぞれ接続されている。
【００４４】
この不揮発可変抵抗素子２３Ｂは、電極間に薄膜が形成されて不揮発性抵抗変化メモリ素子が構成されている。また、この薄膜は、強誘電体として、マンガンを含有するペロブスカイト構造の酸化物、例えばＰｒ０．７Ｃａ０．３ＭｎＯ３等で構成される。なお、不揮発可変抵抗素子２３Ｂは、選択トランジスタ２３Ａの前段に接続されてもよいし、その後段に接続されてもよい。即ち、メインセル２３はビット線が選択トランジスタ２３Ｂのドレインまたはソースと接続され、その選択トランジスタ２３Ａのソースまたはドレインに不揮発可変抵抗素子２３Ｂの一端と接続される構成であってもよい。
【００４５】
リファレンスセルロウデコーダ２４は、入力されたリファレンスセルアドレス信号をデコードして、所定のリファレンスセル用ワード線にワード線電圧（ベリファイ電圧）を出力して所定のリファレンスセルＲｅｆＡまたはＲｅｆＢを選択する。
【００４６】
センスアンプＳ／Ａは、ベリファイ動作時に、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡの下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを比較して判定し、その結果信号としてベリファイ判定信号をプログラム制御回路２１に出力する。また、センスアンプＳ／Ａは、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上の場合に、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＢ１の上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを比較して判定し、その結果信号としてベリファイ判定信号をプログラム制御回路２１に出力する。
【００４７】
なお、図１では、リファレンスセルＲｅｆＡ１，ＲｅｆＢ１を２個しか示していないが、これらのリファレンスセルＲｅｆＡ１，ＲｅｆＢ１以外に、各メモリ状態におけるリファレンスセルも別途必要となる。また、リファレンスセルロウデコーダ２４により二つのリファレンスセルＲｅｆＡ１，ＲｅｆＢ１の各ワード線を個別に選択できるようにしているが、リファレンスセル選択信号Ａ，Ｂでカラム（ビット線）を個別に選択できるようにしているため、二つのリファレンスセルＲｅｆＡ１，ＲｅｆＢ１のワード線を共通にしても問題はない。
【００４８】
上記構成により、以下に、図１の半導体メモリ装置２におけるプログラムベリファイのルーチンについて図３を参照しながら説明する。ここでは、例えば図２のＲ１１のメモリ状態からＲ１０のメモリ状態にプログラムする場合ついて説明する。
【００４９】
図３は、図１の半導体メモリ装置２におけるプログラムベリファイ動作を示すフローチャートである。なお、プログラムとは、ここではＲＲＡＭ素子の抵抗値を高くする場合について説明するが、これに限らず、その抵抗値を低くする場合をもプログラムとして定義しても本発明上問題はない。
【００５０】
まず、ステップＳ１１で所定アドレスに対応した選択トランジスタ２３Ａのゲートに接続される所定ワード線電圧をベリファイ電圧に設定する。このときのワード線電圧は選択トランジスタ２３Ａのオン抵抗が影響しない程度に高く設定される。そのワード線には例えば５〜８Ｖ程度の電圧を印加すればその影響はほとんど無視できるが、電源電圧程度であっても問題ない場合もある。
【００５１】
次に、ステップＳ１２においてベリファイを実行して、センスアンプＳ／Ａにより不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定するためのベリファイ判定信号をプログラム制御回路２１に出力する。プログラム制御回路２１は、ベリファイ判定信号に基づいて、不揮発可変抵抗素子２３Ｂの抵抗値がリファレンスセルＲｅｆＡ１の下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定する。この場合、不揮発可変抵抗素子２３Ｂの両端に１〜２Ｖ程度の電位差を１００ｎｓ程度印加する。なお、不揮発可変抵抗素子２３Ｂ両端に印加する電圧は、リードディスターブが起こらない程度の電圧を印加し、通常、プログラム時に抵抗両端に印加する電圧よりも小さくする。
【００５２】
さらに、ステップＳ１２で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上ならば（ＹＥＳ）、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを判定し、不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下ならば（ＹＥＳ）、ステップＳ１４でプログラム終了処理を行う。また、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下ではないならば（ＮＯ）、ステップＳ１５で強制終了処理を行う。
【００５３】
一方、ステップＳ１２で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定値（ＲｒｅｆＡ）以上でないならば（ＮＯ）、ステップＳ１６でワード線の電圧を変更せず、メインセル２３へのプログラムパルスの印加（抵抗両端に５〜６Ｖ程度の電位差を１００ｎｓ間程度印加する。）を行う。
【００５４】
ステップＳ１７において、ワード線の電圧を変更せず、ベリファイを実行して、センスアンプＳ／Ａにより不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定するためのベリファイ判定信号をプログラム制御回路２１に出力する。プログラム制御回路２１は、ベリファイ判定信号に基づいて、不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定する。
【００５５】
ステップＳ１７で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上の場合（ＹＥＳ）には、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下かどうかを判定する。ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下ならば（ＹＥＳ）、ステップＳ１４でプログラム正常終了処理を行う。また、ステップＳ１３で不揮発可変抵抗素子２３Ｂの抵抗値が上限設定抵抗値（ＲｒｅｆＢ１）以下でないならば（ＮＯ）、ステップＳ１５で強制終了（フェイル）処理を行う。
【００５６】
また、ステップＳ１７で不揮発可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上でない場合（ＮＯ）、ステップＳ１８でプログラムパルス印加ルーチンの実行回数をカウントし、そのカウント値が、規定されている最大回数未満かどうかを判定する。ステップＳ１８でカウント値が最大設定回数未満の場合（ＹＥＳ）に、ステップＳ１６の処理に移行する。また、ステップＳ１８でカウント値が最大設定回数未満でない場合、即ち、最大設定回数に達した場合（ＮＯ）には、ステップＳ１５の強制終了（フェイル）処理を行う。このステップＳ１８の処理は、選択メインセル２３Ａが何らかの理由でプログラムできないセルであるかまたは、プログラムしにくいセルであった場合、プログラムルーチンが無限ループに陥るのを防ぐために行われる。
【００５７】
なお、２値メモリの場合、ステップＳ１１，Ｓ１２のベリファイ処理は無くても問題ないが、多値メモリの場合には、オーバープログラムによる状態変化を防ぐために、ステップＳ１１，Ｓ１２のベリファイ処理は必要不可欠である。ステップＳ１１，Ｓ１２のベリファイ処理がない場合には、プログラムパルスを印加する以前にワード線の電圧をプログラム電圧に設定する必要がある。さらに、ステップＳ１３の上限設定抵抗値以上かどうかの判定も２値メモリでは不要である。
【００５８】
以上により、本実施形態によれば、入力アドレスに応じたワード線およびビット線を選択することにより選択された所定のメインセル２３とリファレンスセルＲｅｆＡ１またはＲｅｆＢ１とに流れる電流値をセンスアンプＳ／Ａにて比較することによりベリファイ動作およびプログラム動作のうち少なくともベリファイ動作を行う場合に、このメモリセル２３を、選択トランジスタ２３Ａと、印加電圧に応じて抵抗状態が変化する不揮発可変抵抗素子２３Ｂとの直列回路で構成し、メモリセル２３のワード線に印加する電圧がベリファイ動作時とプログラム動作時で同一電圧に設定されているため、ワード線電圧をベリファイ動作とプログラム動作に応じて変化させない分だけ、プログラム処理の高速化が図られ、また、ワード線電圧発生回路および制御回路が削除できるかまたは簡素化できる分だけ、チップ面積の縮小化が図られ、さらに、それらの回路が削除または簡素化されることにより、それらの回路の動作電流がプログラム時のチップの動作電流から削減され得ることから、プログラム動作電流の低減化が図られる。
【００５９】
【発明の効果】
以上のように、本発明によれば、従来のフラッシュメモリのプログラムよりも少ないステップでプログラムを実行することができ、かつ従来のワード線電圧発生回路および制御回路を不要にするかまたは簡素化することができるため、プログラムの高速化、チップ面積の縮小化、さらにプログラム動作電流低減化を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の実施形態における要部構成例を示す回路図である。
【図２】１セルに２ビットを記憶する図１のＲＲＡＭの抵抗値分布図である。
【図３】図１の半導体メモリ装置２におけるプログラムベリファイ動作を示すフローチャートである。
【図４】従来のＮＯＲ型フラッシュメモリの要部構成例を示す回路図である。
【図５】１セルに２ビットを記憶する図４のＮＯＲ型フラッシュメモリの閾値分布図である。
【図６】図４のＮＯＲ型フラッシュメモリにおけるプログラムベリファイ動作を示すフローチャートである。
【符号の説明】
２ 半導体メモリ装置
２１ プログラム制御回路
２２ メインアレイロウデコーダ
２３ メインセル
２３Ａ 選択トランジスタ
２３Ｂ 不揮発可変抵抗素子
２４ リファレンスセルロウデコーダ
ＲｅｆＡ１，ＲｅｆＢ１ リファレンスセル
ＲｅｆＡ１，ＲｅｆＢ１ リファレンスセル不揮発可変抵抗素子
Ｓ／Ａ センスアンプ
Claims (6)
- 入力アドレスに応じたワード線およびビット線を選択することにより選択された所定のメインセルとリファレンスセルとに流れる電流値を比較してベリファイ動作およびプログラム動作のうち少なくともベリファイ動作を行う半導体メモリ装置において、
該メモリセルは不揮発性抵抗変化メモリ素子と選択トランジスタで構成されており、該メモリセルのワード線に印加する電圧が該ベリファイ動作時とプログラム動作時で同一電圧に設定されている半導体メモリ装置。 - 前記メモリセルは、前記不揮発性抵抗変化メモリ素子と選択トランジスタとの直列回路で構成され、該選択トランジスタのゲートに前記ワード線が接続されている請求項１記載の半導体メモリ装置。
- 前記不揮発性抵抗変化メモリ素子は、前記ビット線を介して印加される電圧に応じて抵抗状態が変化することにより多値を記憶可能とする不揮発可変抵抗素子で構成されている請求項２記載の半導体メモリ装置。
- 請求項１〜３の何れかに記載の半導体メモリ装置の制御方法であって、
前記メモリセルのワード線電圧をベリファイ電圧に設定した後、ベリファイ動作を実行し、ワード線電圧を変更せずに続けてプログラムパルスを前記ビット線を介して該メモリセルに印加するプログラム動作を行う半導体メモリ装置の制御方法。 - 前記ビット線を介して前記メインセルにプログラムパルスを印加した後、前記ワード線電圧を変更せずに続けてベリファイ動作を行う請求項４記載の半導体メモリ装置の制御方法。
- 請求項１〜３の何れかに記載の半導体メモリ装置の制御方法であって、
前記メモリセルのワード線電圧をプログラム電圧に設定した後、前記ビット線を介してプログラムパルスを該メモリセルに印加し、該ワード線電圧を変更せずに続けてベリファイ動作を行う半導体メモリ装置の制御方法。
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