KR100530908B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 발명의 목적은 고속 동작 가능한 대용량 비휘발성 메모리 장치를 제공하는 데에 있다. 비휘발성 메모리 장치는 망간을 함유하는 페로브스카이트 구조의 산화물로 형성되며, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 또한, 전압 진폭의 크기에 따라 전기 저항의 변화량이 가변되는 가변 저항 소자(70)를 구비하는 메모리 셀이 매트릭스 형으로 배열된 복수의 메모리 셀을 포함하는 메모리 어레이(7)와, 1개의 소거 상태와 2이상의 프로그램 상태에 대응하는 3이상의 다중 레벨 데이터를 가변 저항 소자(70)에 프로그래밍하기 위해 프로그램 상태에 대응하는 2이상의 상이한 전압 진폭을 가진 프로그램 펄스를 프로그램 데이터에 대응하여 개별적으로 발생할 수 있는 프로그램 펄스 발생회로(3)를 포함한다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 전기 저항이 변화하는 가변 저항 소자를 메모리셀에 이용하여 이 전기 저항의 변화를 이용하여 1개의 메모리셀에 2 레벨 또는 3 레벨 또는 보다 큰 다중 레벨 데이터를 기억할 수 있는 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 휴대 전화기, IC 카드, 디지털 카메라 장치등의 다양한 이동 기기에 탑재되어 널리 보급되어 있다. 최근, 화상 데이터를 취급할 기회가 증대되고, 보다 대량의 데이터를 기억할 수 있으며, 또한 고속으로 동작하는 비휘발성 메모리 장치로의 요구가 높아져 갔다. 또한, 비휘발성 메모리 장치는 이동 기기용으로 사용되므로 저 전력 소비 요구도 단연 강하다.
이와 같은 상황하에서 현재의 주류인 비휘발성 메모리 장치는 플로팅 게이트에 축적하는 전하를 제어하여 데이터의 기억을 하는 플레시메모리이다. 그러나, 이 비휘발성 메모리 장치는 플로팅 게이트(floating gate)에 고전계로 전하를 축적하는 구조이므로 셀 구조가 복잡하여 고집적화를 하는 상태에서 장애로 되고 있다.
이 문제를 해결하는 비휘발성 메모리 장치로서, 전기적 소거가능 상전이 메모리(Ovonic Unified Memory, OUM 메모리)가 제안되어 있다. 이 타입의 장치는 예컨대, 일본 특허 공개 평5-21740호 공보에 개시되어 있다. 상세하게는, 상기 일본 특허 공개 평5-21740호 공보는 메모리층의 두가지 상태, 즉 결정상태-비결정상태를 이용함으로써 프로그래밍-소거를 하는 전기적 소거가능 상전이 메모리를 개시하고 있다. 상기 개시된 메모리는 플래시 메모리에 비해 간단한 메모리 구조를 가지므로 이론적으로 플래시 메모리보다 고집적화가 가능하다.
상기 불충분한 기억 용량 문제를 해결하기 위한 다른 기술로서 1개의 메모리셀에 3 레벨 이상의 다중 레벨 데이터를 기억하는 다중 레벨 비휘발성 메모리 기술이 있다. 예컨대, 일본 특허 공개 2002-203392호 공보에는 OUM 메모리를 이용하여 다중 레벨 데이터를 기억하는 다중 레벨 비휘발성 메모리가 개시되어 있다.
그러나, 상기 종래 기술의 OUM 메모리는 메모리 층을 전기적으로 제어하여 결정상태-비결정상태의 2종류의 상태 간을 변화함으로써 데이터를 기억하는 원리를 사용하므로, 단일 특성 재료의 가변 저항 소자에 3 레벨 이상의 다중 레벨의 상태를 정확히 제어하고 기억시키는 것이 곤란하다는 문제가 있다. 상기 특허 공개 2002-203392호 공보에 개시되어 있는 다중 레벨 비휘발성 메모리 장치의 메모리 소자는 특성(결정화 온도, 결정화 시간, 융점 온도)이 다른 OUM 재료를 이용하여 형성된 복수층을 구비하여 실현되고 있다. 그러나, 상기 메모리 소자는 제조 공정이 증가한다는 문제가 있다. 또한, 프로그램 레벨 수가 증가하면 이에 대응하여 필요로 되는 OUM 재료의 종류도 증가한다는 문제가 있다. 또한, 메모리 층에 근접하여 구비한 발열 수단에 의해 온도 제어를 전기적으로 함으로써 가변 저항 소자상에서 프로그래밍/소거의 제어를 함으로써 인접 셀간의 열적 장애를 회피하는 배려가 필요하다. 또한, 전기적 수단을 이용하여 열을 발생시킬 필요가 있으므로 프로그램 전류는 현재, 메모리 셀 당 1mA 정도로 크고, 이에 대응하여 배선을 두껍게 할 필요가 있기 때문에, 메모리 셀 면적의 단순 축소가 곤란하다는 문제도 있다. 따라서, 제조 프로세스 룰(manufacturing process rules)의 축소에 비례하여 메모리 셀을 단순 축소할 수 없다. 즉, 전기적 특성만을 고려한 스케일링 룰(scaling rules)이 적용할 수 없다는 문제가 있다. 현재의 OUM 재료에 대한 시뮬레이션에 의하면 메모리셀 사이즈의 한계는 0.065㎛로 되어 있다(예컨대, "42nd Nikkei Microdevice Seminars--Nonvolatile Memory Technology Forefront"의 페이지 1~26 참조).
이상과 같이 종래의 기술에 의한 비휘발성 메모리 장치에서는 큰 기억 용량, 고속 동작, 및 저 전력 소비에 관한 유저 소망을 충분히 만족시키는 것이 불가능하다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 고집적화가 가능한 비휘발성 메모리 장치를 제공하고, 또한 고집적화에 추가로 고속 동작 가능한 비휘발성 메모리 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 비휘발성 메모리 장치는, 망간을 함유하는 페로브스카이트 구조의 산화물로 형성되고, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 또한 상기 전압 펄스의 전압 진폭의 크기에 따라 상기 전기 저항의 변화량이 변할 수 있는 가변 저항 소자를 구비하는 각각의 메모리 셀을 매트릭스 형상으로 배열된 복수의 메모리 셀; 및 1개의 소거 상태와 2이상의 프로그램 상태에 대응하는 3레벨 이상의 다중 레벨 데이터를 상기 가변 저항 소자에 프로그래밍하기 위해 상기 프로그램 상태에 대응하는 2이상의 다른 전압 진폭의 프로그램 펄스를 프로그램 데이터에 대응하여 개별적으로 발생가능한 프로그램 펄스 발생회로를 포함한다.
상기 특징적인 구성에 의하면, 망간을 함유하는 페로브스카이트 구조의 산화물로 형성된, 전압 펄스 인가에 의해 전기 저항이 변화하는 가변 저항 소자를 사용하고, 전기 저항의 변화량이 상기 전압 진폭의 크기에 따라 가변적인 가변 저항 소자를 이용한다. 따라서, 상기 구성은, 예컨대, 7V 이하의 전압 진폭이며 또한 100ns이하의 펄스 폭의 프로그램 펄스의 인가로 1자리 또는 2자리 이상의 저항 변화를 가능한다. 결론적으로, 상기 구성은 고속이며 저전력으로 수행될 수 있는 데이 프로그래밍을 실현할 수 있다. 또한, 상기 구성은 프로그래밍시에 열 등의 인접하는 메모리셀에 영향을 미치는 스트레스를 이용하지 않기 때문에, 전기적 특성 만을 고려한 스케일링 룰을 적용할 수 있다. 제조 프로세스의 미세화에 의한 메모리 셀의 축소가 가능해 진다. 또한, 전압 펄스 인가로 큰 저항 변화가 얻어지며, 그 진폭의 크기에 따라 2 레벨이상의 데이터를 단일 메모리셀에 선택적으로 프로그래밍할 수 있다. 즉, 단일 메모리 셀에 다중 레벨 데이터를 기억할 수 있게 되어 대용량화가 도모된다. 이 결과, 상기 본 발명의 특징적인 구성은 대용량화, 저소비 전력화, 고속화가 동시에 실현될 수 있는 비휘발성 메모리 장치를 제공할 수 있다. 또한, 메모리셀은 고 내압 구조 및/또는 특성이 다른 복수의 재료로 이루어지는 다층 구조는 기본적으로 형성할 필요가 없다. 결국, 제조하기 용이한 다중 레벨 메모리 장치를 제공할 수 있다.
반면, 본원에 있어서, 전압 펄스의 "전압 진폭"은 펄스의 극성에 관계 없이 그 인가 전압의 "절대값"을 의미한다.
본 발명에 의한 비휘발성 메모리 장치에 있어서, 상기 가변 저항 소자는 상기 전압 진폭이 소정 전압 이하인 상태에서 상기 전압 진폭을 증가시키면 전기 저항이 단조롭게 증가 또는 감소하는 전압-저항 특성을 가지며; 상기 프로그램 펄스가 상기 소거 상태에 있는 상기 가변 저항 소자에 인가된 경우, 상기 프로그램 펄스의 전압 진폭은, 상기 소거 상태에 있어서의 제 1 저항값으로부터 상기 제 1 저항 값의 변화 범위를 초과하도록 저항값이 변화하기에 충분한 전압 진폭의 최소값의 형태로 부여되는 프로그램 식별 한계 전압 이상이다.
상기의 특징적인 구성에 의하면 프로그램 펄스 인가 후의 가변 저항 소자의 저항값이 메모리 어레이 내의 소거 상태에 있는 각각의 다른 메모리 셀의 저항 값과 식별 가능하게 되어, 프로그램 불량을 방지할 수 있다. 결국, 상기 구성은 2레벨 메모리 장치 또는 3 레벨 이상의 다중 레벨 메모리 장치로서 이용될 수 있다.
더욱이, 본 발명에 의한 비휘발성 메모리 장치에 있어서, 상기 가변 저항 소자는 상기 전압 진폭이 소정전압 이하인 상태에 있어서 상기 전압 진폭을 증가시키면 전기 저항이 단조롭게 증가 또는 감소하고, 또한, 상기 전압 진폭의 미소증가에 대한 상기 전기 전압의 미소 증가 또는 감소량이 최대로 되는 최대 저항 변화 전압이 존재하며; 상기 프로그램 펄스의 2 이상의 상이한 전압 진폭중에서, 하나이상의 전압 진폭은 상기 최대 저항 변화 전압이하이며, 다른 하나이상의 전압 진폭은 상기 최대 저항 변화 전압이상인 것을 특징으로 한다.
상기 특징적인 구성에 의하면, 2이상의 프로그램 상태에 대응하는 저항 값의 차를 크게 설정할 수 있어, 고속 또한 안정한 판독 동작이 가능해 진다. 또한, 3 이상의 프로그램 상태의 경우 조차도 각 프로그램 상태간의 저장 값의 차를 크게 설정할 수 있으므로 다중 레벨 기억 용량이 향상될 수 있다.
이하, 본 발명에 의한 비휘발성 메모리 장치(이하, 적절한 부분에서「본 발명의 장치」라 한다)의 실시형태는 첨부 도면에 기초하여 설명하기로 한다.
도 1은 본 발명의 장치(100)의 기능 블록 구성도이다. 본 발명의 장치(100)는 외부로부터 입력되는 16 비트의 2 레벨 데이터를 8개의 메모리 셀에 기억하는 기능을 가진다. 각 메모리셀은 4 레벨 데이터(2비트)를 기억할 수 있다.
본 발명의 장치(100)는 입력 레벨 검출 회로(1), 프로그램 데이터 래치 회로(2), 프로그램 펄스 발생회로(3), 비교/판정회로(4), 행 디코더(5), 열 디코더(6), 메모리 어레이(7), 및 프로그램 전압 발생회로(8)를 구비하고 있다. 또한, 도시하지는 않았지만 기능 블록 전체를 제어하는 제어회로, 및 메모리 셀로부터 기억된 정보를 판독하는 판독회로를 구비하고 있다.
메모리 어레이(7)는 정보(데이터) 메모리부이다. 이 메모리부에는 n개의 비트 선(71), k개의 워드 선(72), 및 n×k개의 메모리셀이 구비되어 있다. 각 메모리 셀에는 가변 저항 소자(70)와 선택 트랜지스터(73)가 구비되어 있다. 가변 저항 소자(70)에 있어서, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 전압 펄스의 전압 진폭의 크기에 의해 전기 저항의 변화량이 가변적인 가변 저항 소자가 이용된다. 각 가변 저항 소자(70)에 4개의 저항 값을 설정함으로써 4레벨 데이터를 기억한다.
상기 특성을 갖는 가변 저항 소자(70)에 있어서, RRAM(Resistance control nonvolatile Random Access Memory) 소자를 이용한다. RRAM 소자는 저항 변화에 의해 데이터를 기억할 수 있는, 즉, 전기적 스트레스의 인가에 의해 전기 저항이 변화하고, 전기적 스트레스 해제후 조차도 변환한 전기 저항이 RRAM 소자에 유지될 수 있는 비휘발성 기억 소자이다. RRAM 소자는 예컨대, Pr(1-x)CaxMnO3, La(1-x)CaxMnO3, 및 La(1-x-y)CaxPbyMnO3(단, x<1, y<1, x+y<1)로 표시되는 어느 하나의 물질(실제예로서는, Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3, La0.65Ca0.175Pb0.175MnO3)의 망간 산화막을 MOCVD(metal-organic chemical vapor deposition)법, 스핀코팅법, 레이저 아브레이션(laser abrasion), 스퍼터링법등으로 성막하여 제작된다. 또한, 전기적 스트레스로서 RRAM 소자의 전극간에 전압 펄스를 인가하고, 그 펄스 폭, 전압 진폭 또는 그 양쪽을 조정함으로써 RRAM 소자의 저항 변화량을 제어할 수 있다. 본 실시형태에서는 전압 진폭을 조정하여 저항 변화량을 제어한다. 후술한 바와 같이, 상기 RRAM 소자의 경우 전압 진폭이 증가하였고, 저항변화가 비례적으로 증가하였으며, 전압 펄스 인가후의 저항 값이 증가한다.
입력 레벨 검출 회로(1)는 본 발명의 장치(100)의 외부로부터 입력되는 16비트(2레벨 신호)의 입력 데이터 I/O0~I/OF에 의거해서 프로그램 대상의 메모리셀에 인가하는 프로그램 펄스의 전압 진폭을 검출하기 위한 프로그램 전압 검출 데이터 Ai, Bi, Ci, Di(i=1~8)를 발생한다. Ai, Bi, Ci, Di는 각각 1비트로 표시되며, 즉, 각 1조가 4레벨 데이터로 구성된다. 각 1조의 Ai, Bi, Ci, Di는 각각 입력 데이터의 2 비트에 대응한다. 경우에 따라서는, 입력 데이터 I/O0~I/OF는 간단화하기 위해 "I/O0~F"로 표현될 수 있다.
프로그램 데이터 래치 회로(2)는 개별적인 프로그램 전압 검출 데이터 Ai, Bi, Ci, Di(i=1~8)를 소정의 방식으로 래치하는 회로이다.
프로그램 전압 발생회로(8)는 4개의 프로그램 펄스에 대응하는 프로그램 펄스 레퍼런스 전압을 생성한다.
프로그램 펄스 발생회로(3)는 프로그램 데이터 래치 회로(2)로부터 입력되는 래치된 프로그램 전압 검출 데이터 A'i, B'i, C'i, D'i(i=1~8)와 프로그램 전압 발생회로(8)로부터 입력되는 프로그램 펄스 기준 전압에 의거하여 소망의 전압 진폭의 프로그램 펄스를 열 디코더(6)에 의해 선택된 비트 선(72)에 인가하는 회로이다.
비교/판정회로(4)는 메모리 어레이(7)의 메모리 셀로부터 비트 선(72)으로 판독된 데이터가 4개의 다중 레벨의 어떤 데이터 값인가를 비교/판정하는 회로이다.
행 디코더(5)는 외부로부터 본 발명의 장치(100)에 입력된 행 어드레스 데이터를 디코딩하고, 소망의 워드 선(71)을 선택하는 회로이다.
열 디코더(6)는 외부로부터 본 발명의 장치(100)에 입력된 열 어드레스 데이터를 디코딩하고, 소망의 비트 선(72)을 선택하는 회로이다.
이어서, 상기 각 블록을 상세히 설명한다. 도 2는 메모리 어레이(7)의 구성을 도시하는 도면이다. 메모리 어레이(7)에는 k개의 워드 선(71), n개의 비트 선(72), n×k 개의 메모리 셀이 구비되어 있다. 이경우, 16 비트의 2레벨 데이터를 8개의 메모리셀에 프로그래밍하여 기억하기 때문에 n은 8의 정수배 즉, n=8×m이다. 각 메모리셀에는 가변 저항 소자(70)와 선택 트랜지스터(73)가 구비되어 있다. 선택 트랜지스터(73)은 N 타입 MOS 트랜지스터이다. 선택 트랜지스터(73)의 게이트 전극은 워드 선(71)에 접속되어 있다. 선택 트랜지스터(73)의 소오스 전극에는 소오스 선(74)이 접속되어 있다. 선택 트랜지스터(73)의 드레인 전극에는 가변 저항 소자(70)의 한쪽 전극이 접속되고, 가변 저항 소자(70)의 다른쪽 전극은 비트 선(72)에 접속되어 있다.
도 3은 메모리셀의 동작을 설명하기 위한 도면이며, 4개의 메모리셀로 구성되어 있다. 도면에 있어서, 2개의 워드 선(WL1, WL2) 중 WL1에는 저 레벨(예컨대, 0V)이 인가되며 WL2에는 고 레벨(예컨대, 5V)가 인가되는 상태를 도시하고 있다. 선택 트랜지스터(73)의 TR12와 TR11은 함께 오프 상태, 선택 트랜지스터(73)의 TR22와 TR21은 함께 온 상태이므로 워드 선 방향에는 WL2에 접속된 메모리셀이 선택되어 있다. 비트 선 방향에는 선택된 비트 선(72)에 접속되는 메모리셀이 선택되고, 선택된 워드 선(71)과 비트 선(72)에 접속되는 메모리셀이 프로그램, 소거, 판독 동작의 각 대상으로서 선택된다.
도 4 내지 도 6은 각기 메모리셀의 동작 원리를 도시하는 도면이다. 어떤 경우도 워드 선(71)에는 6V의 고전압이 인가되어 선택 트랜지스터(TR21)를 온 상태로 설정하고 있다. 또한, 행 디코더(5)에는 6V 전압을 발생하기 위해 부스터 회로가 구비되어 있다.
도 4는 프로그램 동작을 하기 위해 전압 펄스가 인가되는 상태를 도시하는 도면이다. 소오스 선(74)를 0V로 설정하고, 비트 선(72)에 소정의 전압 진폭의 정극성의 프로그램 펄스를 인가하여 가변 저항 소자(70)에 소정의 데이터를 프로그래밍한다. 프로그램 펄스의 전압 진폭은 16 비트 데이터로 메모리 셀을 프로그래밍하기 위해 8개의 메모리셀에 할당된 개별적인 4레벨 프로그램 데이터에 대응하여 미리 결정된 것이다. 여기서는 4레벨 데이터를 가변 저항 소자에 프로그래밍하기 위해 4개의 전압 진폭 5V, 4.2V, 3.5V, 0V 중 1개를 선택한다. 또한, 프로그램 펄스폭은 20nsec(ns) 내지 100nsec(ns)의 범위이면 좋다.
도 5는 소거 동작을 하기 위한 전압 펄스의 인가 상태를 도시하는 도면이다. 소거 동작의 수행시는 비트 선(72)에 0V를 인가하고, 소오스 선(74)에 전압 진폭 5V의 정극성 펄스(소거 펄스)를 인가한다. 소거 펄스를 인가함으로써 가변 저항 소자(70)의 전기 저항은 최소값으로 된다. 복수의 비트 선(72)에 0V를 인가한 상태에서 소오스 선(74)에 소거 펄스를 인가하면 그 복수의 비트 선(72)과 소오스 선(74)에 접속하는 복수의 메모리 셀이 벌크(bulk)되거나 일괄 소거된다.
도 6은 판독 동작을 하기 위한 전압의 인가 상태를 도시하는 도면이다. 가변 저항 소자(70)의 기억 데이터를 판독할 경우는 소오스 선(74)를 0V로 설정하고, 소정의 판독 전압(예컨대, 1.0V)을 판독 회로를 경유하여 선택된 비트 선(72)에 인가하고, 비교/판정회로에서 비트 선(72)의 레벨을 판독용의 레퍼런스 레벨과 비교하여 기억 데이터를 판독한다.
도 7 및 도 8은 가변 저항 소자(70)의 양단에 인가하는 프로그래밍 펄스의 전압 진폭과 가변 저항 소자(70)의 전기 저항의 관계를 도시하는 특성도이다. 도 7은 종축은 가변 저항 소자(70)의 전기 저항을 대수 스케일로, 도 8은 선형 스케일로 표시하고 있다. 도 7 및 도 8에 도시하는 특성 곡선으로부터 전압 진폭을 증가시키면 전기 저항이 단조롭게 증가하는 것을 알 수있다. 또한, 전압 진폭의 영역으로서 프로그램 펄스를 인가하여도 큰 저항 변화가 발생하는 것이 아님을 알 수 있다. 보다 상세하게는, 저항 변화율(전압 진폭의 미소 증가량에 대한 전기 저항의 미소 증가량의 비율)이 비교적 작은 제 1 영역과, 상기 제 1 영역보다도 저항 변화율이 큰 제 2 영역과, 더이상 전압 진폭을 높게하여도 전기 저항이 더이상 증가되지 않고 포화하는 제 3 영역의 3 영역이 존재하는 것을 알 수 있다. 전압 진폭은 제 1 영역, 제 2 영역, 제 3 영역의 순서로 커진다. 상기 제 1 영역에는 소거 상태로부터 변화하는 저항값이 메모리 어레이(7)의 각 메모리셀의 소거 상태에 있어서의 저항 값(제 1 저항값)의 변화 범위 이상으로 변화하지 않는 영역(프로그램 식별 불능 영역)이 포함된다. 프로그램 식별 불능 영역내에 있는 전압 진폭의 프로그램 펄스를 인가하여도 프로그래밍이 이루어지는 지의 여부에 대한 식별이 불가능하다. 즉, 전압 진폭과 저항값이 비례 관계에 있다고 가정하고, 전원 전압과 접지 전압간의 영역은 단순하게 다중 레벨 데이터의 프로그램 레벨 수로 균등분할되어 프로그램 펄스의 전압 진폭을 결정하며, 상이한 전압으로 프로그래밍을 하여도 개별적인 데이터 값에 대응하는 저항 값이 오버렙되어 다중 레벨 데이터를 판독할 수 없다. 따라서, 가변 저항 소자(70)를 다중 레벨 메모리로서 사용할 수 없게 된다.
이하, 설명 편의상, 4 레벨 데이터(00, 01, 10, 11)에 대응하는 전압 진폭을 각각 W00, W01, W10, W11(W00<W01<W10<W11)로 한다. 도 5의 설명에서 예시한 경우에는 W00=0V, W01=3.5V, W10=4.2V, W11=5V이다. 그러나, W00는 어떠한 프로그램 펄스도 인가되지 않는 소거상태에 대응하므로 최소 전압 진폭은 W01로 된다.
최소 전압 진폭(W01)으로 프로그램을 할때의 조건으로서는 적어도 제 1 저항값에 제 1 저항값의 변화에 대응하는 값을 가산한 값보다 큰 저항 값을 얻을 수 있는 전압 진폭을 갖는 프로그램 펄스로 프로그래밍을 수행해야 함이 필수 조건으로 된다. 이와 같은 전압 진폭의 최소값을 "프로그램 식별 한계 전압(VWLL)"이라 한다.
또한, 2 레벨 메모리 장치에 있어서의 프로그램 펄스의 전압 진폭이 프로그램 식별 한계 전압(VWLL)보다도 커야하는 것이 필수조건이 된다.
본 실시 형태로 제작한 디바이스에서는 소거 동작시의 저항값의 변화는 20KΩ±2KΩ 내에 있다. 따라서, 22KΩ이상의 저항값이 얻어질 수 있는 전압 진폭(프로그램 식별 한계 전압 VWLL)을 초과하는 전압 진폭을 선택할 필요가 있다. 도 7에 도시하는 특성에 의하면 프로그램 식별 한계 전압 VWLL이 1.5V이다. 프로그램 식별 한계 전압보다 낮은 전압 진폭을 가진 프로그램 펄스로 프로그래밍을 하여도 가변 저항 소자(70)의 저항값은 프로세싱을 식별할 수 있는 정도까지 변화하지 않는다. 따라서, 소거 상태(레벨 00)의 다음 레벨(레벨 01)로 프로그래밍을 할 경우는 최소 전압 진폭 W01을 1.5V보다 크게 설정할 필요가 있다. 더욱이, 최대 변화 저항값 22KΩ보다 최대값 2KΩ 만큼 큰 24KΩ의 저항 값보다 큰 변화를 유발하는 전압 진폭을 선택하는 것이 바람직하다.
도 9는 가변 저항 소자(70)의 저항 변화율을 도시하는 특성도로서, 종축은 가변 저항 소자(70)의 저항 변화비를 나타내며, 횡축은 프로그램 펄스의 전압 진폭을 나타낸다. 저항 변화율의 최대값을 도시하는 전압(이하, "변화율 최대 전압 VP"로 함)은 약 4.2V이다. 전압 진폭에 대한 가변 저항 소자(70)의 저항 변화율을 최대로한 부분은 프로그램 데이터에 대응하여 복수의 프로그램 펄스의 전압 진폭의 센터-전압으로서 선택하는 것이 바람직하므로 전압 진폭의 센터-값 W10을 4.2V로 설정하였다. 본 실시형태에서는 전원 전압이 5.0V이며, 전압 진폭 W10과 최대 전압 진폭 W11간의 저항차를 크게 취하기 때문에 W11을 5.0V로 설정하였다. 또한, 최소 전압 진폭 W01은 프로그램 식별 제한 전압 VWLL 이상이며, 또한 변화율 최대 전압 VP 이하인 것이 조건으로 된다. 도 9에 최소 전압 진폭(W01)의 적정 범위를 도시한다. 따라서, 전압 진폭 W01의 적정 범위는 1.5V 이상이며 4.2V 이하가 되므로 3.5V로 설정하였다.
반면, 상기 제 3 영역(포화 영역)의 전압 진폭은 프로그램 펄스로서 사용하기에는 바람직하지 않다. 이는 프로그램 펄스의 전압 진폭에 대한 저항 변화율이 매우 낮고, 고전압을 인가함에 의한 가변 저항 소자(70)의 열화의 발생 확율이 비교적 높기 때문이다. 이상으로부터 4 레벨 데이터를 프로그래밍하기 위한 전압 진폭으로서 전체적으로 4 포인트가 선택되는데, 하나의 포인트는 소거 상태를 유지하는 0V이며, 3 포인트는 3개의 프로그램 상태를 설정하기 위한 2V 이상이며 8V 이하 범위로 결정된다. 프로그램 펄스가, 2V 이상이며, 5V 이하의 범위로 정해지는 3점의 전압 진폭 각각을 이용하여 프로그래밍을 수행하기 위해 정해진 경우에 저항 차를 용이하게 식별하기 위하여 본 실시 형태에서는 3.5V, 4.2V, 5V의 3종류의 전압 진폭으로 프로그래밍을 수행한다. 후술하는 전압 발생회로에서는 3.5V, 4.2V, 5V의 3종류의 전압을 발생하도록 설정하고 있다.
도 10은 가변 저항 소자(70)의 양단에 인가하는 프로그래밍 펄스의 펄스폭과 가변 저항 소자(70)의 전기 저항간의 관계를 도시하는 특성도이다. 소거 동작을 하는 소거 펄스는 전압 진폭이 5V이다. 펄스 폭은 20ns 내지 50ns의 범위에서 변화시켰다. 평가한 복수의 메모셀과 평가한 펄스폭의 변화 범위에 있어서 소거 동작시의 저항값의 변화는 20KΩ±2KΩ내에서 이루어진다. 프로그램 펄스의 전압 진폭은 5V이다. 프로그램 펄스의 전압 진폭 인가 시간(펄스 폭)이 20ns 이상이면 소거시와 프로그래밍후의 저항값은 20배 이상의 차이가 난다. 경험적으로, 가변 저항 소자의 소거시와 프로그래밍 동작시의 저항 변화가 20% 정도이면 2레벨 데이터의 기억이 가능하다는 것을 알 수 있다. 따라서, 1.215=18.5 배 이상이면 16레벨 데이터의 기억이 가능하다. 본 특성을 도시하는 가변 저항 소자(70)의 경우, 4레벨 정보를 프로그래밍하기에는 충분한 저항차가 있는 것을 알 수 있다. 따라서, 이하의 실시예에서는 4 레벨 정보를 기억하는 메모리셀에 대해서 설명하였으나, 1개의 메모리셀에 기억하는 데이터는 4레벨 데이터로 한정되지는 않는다.
도 11은 입력 레벨 검출 회로(1)를 도시하는 회로 블록도이다. 입력 레벨 검출 회로(1)는 본 발명의 장치(100)의 외부로부터 입력되는 16비트(2레벨 신호)의 입력 데이터 I/O0~I/OF 에 의거해서 4개의 어떤 전압이 프로그램 펄스의 전압에 대응하는 가를 검출하여 프로그램 전압 검출 신호 A1 내지 A8을 생성하는 것이다. 보다 상세하게는, 입력 레벨 검출 회로(1)는 상기 외부로부터 입력된 입력 데이터를 2비트 단위로 디코딩하고, 8개의 가변 저항 소자(70)에 프로그래밍하기 위한 프로그램 펄스 전압 검출 신호 Ai, Bi, Ci, Di(i=1~8)(각 4 비트 신호)를 생성한다. 입력 레벨 검출 회로(1)는 도 12a에 도시하는 입력 레벨 검출 회로 유닛(10)을 8개 구비하고 있다. 입력 레벨 검출 회로 유닛(10)에는 16 비트 입력 데이터 I/O0~F 의 연속적인 2비트의 데이터로 이루어지는 8조의 프로그램 레벨 검출 입력 데이터, 즉, I/O0~1, I/O2~3, I/O4~5, I/O6~7, I/O8~9, I/O A~B, I/OC~D, I/OE~F 의 8조가 개별적으로 입력된다(i= 1~8로 순서로 대응한다). 이들 조의 프로그램 펄스 검출 입력 데이터는 입력 레벨 검출 회로 유닛(10)에 입력된다. 이어서, 4레벨의 레벨들이 소정의 메모리 셀에 프로그래밍될 4레벨 데이터에 대응하는 것을 검출하고; 4종류의 전압 진폭 W00, W01, W10, W11중 어느 하나에 각기 상관된 프로그램 레벨 검출 데이터 Ai, Bi, Ci, Di(i=1~8의 8조)를 생성한다. 입력 데이터 I/O(각각 2 비트의 상위 비트와 2 비트의 하위 비트를 가짐)와, 프로그램 레벨 검출 데이터 Ai, Bi, Ci, Di와, 프로그램 펄스의 전압 진폭 W00, W01, W10, W11 사이의 관계를 도 12b의 표로 도시한다.
프로그램 펄스의 전압 진폭은, 상기한 바와 같이, W00<W01<W10<W11의 관계에 있다. 16 비트 입력 데이터 I/O0~F, 프로그램 레벨 검출 데이터 Ai, Bi, Ci, Di는 2레벨의 논리값 데이터(각기 1비트)이며, 전압 진폭 W00, W01, W10, W11은 아날로그 값으로 표현된다. 2비트의 프로그램 레벨 검출 입력 데이터로부터 생성된 프로그램 레벨 검출 데이터는 Ai, Bi, Ci, Di로 이루어진 4비트 데이터이며, 프로그램 데이터 래치회로(2)에 입력되어 8개의 가변 저항 소자 단위로 래치된다.
도 13은 프로그램 데이터 래치 회로(2)를 도시하는 회로 블록도이다. 프로그램 데이터 래치 회로(2)는 #1로부터 #m의 m개의 프로그램 데이터 래치 회로 유닛(20)으로 구성되어 있다. 프로그램 데이터 래치 회로 유닛(20)에는 열 디코더(6)으로부터 입력되는 선택 신호 Yi(i=1~m)로서 1 비트 신호가 입력된다. 즉, Yi는 #i의 프로그램 데이터 래치 회로 유닛(20)의 선택신호를 나타낸다. 도 14는 프로그램 데이터 래치회로 유닛(20)의 구체적인 구성을 도시하는 회로도이다. 프로그램 데이터 래치회로 유닛(20)은 #1로 부터 #8의 8개의 프로그램 데이터 래치 회로 서브유닛(20)으로 구성된다. 상기 프로그램 데이터 래치 회로 서브유닛(20)은 각기 선택 신호 Yi와, 그 반전 신호와, 입력 레벨 검출 회로(1)로 디코딩된 전압 검출 신호 Ai, Bi, Ci, Di의 1조(4 비트)를 입력하며, 상기 1조는 가변 저항 소자(70) 중 하나에 대응한다. 프로그램 데이터 래치 회로유닛(20)에는 프로그램 데이터 래치 회로 서브유닛(21)이 8 유닛 구비되어 있으므로 프로그램 데이터 래치 회로 유닛(20)은 프로그램 전압 검출 데이터 Ai, Bi, Ci, Di의 8조(i=1~8의 8조), 즉, 합계 32 비트의 데이터를 입력한다. 따라서, 이 32 비트의 데이터는 #1로부터 #m까지의 모든 프로그램 데이터 래치 회로 유닛(20)에 공통으로 입력되나, 선택 신호 Yi에 의해 선택된 1개의 프로그램 데이터 래치 회로 유닛(20) 만이 프로그램 전압 검출 신호의 8조 합계 32 비트의 데이터를 래치할 수 있다. 즉, 8개의 가변 저항 소자(70)에 대한 프로그램 전압 검출 신호(즉, 프로그램 펄스의 전압 진폭 정보)가 래치된다. 각 프로그램 데이터 래치 회로 유닛(20)은 4비트×8조=32비트의 정보를 래치하고, 래치한 프로그램 전압 검출 데이터 A'i, B'i, C'i, D'i(i=1~8)를 프로그램 펄스 발생회로(3)에 출력한다.
도 15는 프로그램 펄스 발생회로(3)를 도시하는 회로 블록도이다. 프로그램 펄스 발생회로(3)는 프로그램 데이터 래치 회로(2)에 의해 래치된 프로그램 전압 검출 데이터 A'i, B'i, C'i, D'i(i=1~8)와, 후술되는 프로그램 전압 발생회로(8)로부터 입력되는 전압 신호에 의거하여 소망의 프로그램 펄스를 소망의 메모리 셀에 인가하는 회로이다. 프로그램 펄스 발생회로(3)는 열 디코더로부터 입력된 출력 Yi를 입력하고, 선택된 프로그램 펄스 발생 회로 만이 액티브로 구동된다. 즉, 비 액티브의 경우는 출력이 모두 저 레벨로 되고, 프로그램 펄스를 발생하지 않는다. 액티브의 경우는 다음 동작을 한다. 프로그램 펄스 발생회로(3)는 #1로부터 #m까지의 m개의 프로그램 펄스 발생회로 유닛(30)이 구비되어 있다. 프로그램 펄스 발생회로 유닛(30)의 모두는 래치된 프로그램 전압 검출 데이터 A'i, B'i, C'i, D'i(i=1~8)(32 비트)와, 프로그램 전압 발생회로(8)로부터 입력되는 3개의 아날로그 전압 신호(전압 진폭 W11, W10, W01)에 대응하는 프로그램 펄스 기준 전압(5V, 4.2V, 3.5V)을 입력한다.
도 16은 프로그램 펄스 발생회로 유닛(30)의 회로 구성을 도시하는 회로도이다. 프로그램 펄스 발생회로 유닛(30)은 #1 내지 #8의 8개의 프로그램 펄스 발생 회로 서브유닛(31)을 구비하고 있다. 보다 상세하게는, 프로그램 펄스 발생 회로 서브유닛(31)은 #1~#3의 3개의 제 1 싱글 펄스 발생회로(32)와 한개의 제 2 싱글 펄스 발생회로(33)와, #1~#3의 P형 MOS 트랜지스터 및 1개의 N형 MOS 트랜지스터를 구비하고 있다. #1~#3의 싱글 펄스 발생회로(32)는 각기 "1"의 신호가 입력되어 선택되면 도시하지 않은 인에이블 신호의 타이밍에 의해 "0"의 기간동안 50ns의 싱글 펄스를 발생한다. 각 P형 MOS 트랜지스터의 소오스 전극에 프로그램 펄스 기준 전압이 개별적으로 입력되고, 3개의 싱글 펄스 발생회로(32)의 각 출력 펄스가 개별적인 P형 MOS 트랜지스터의 게이트 전극에 입력되므로, 출력 펄스가 입력된 1개의 P형 MOS 트랜지스터 만이 그 소오스 전극에 접속된 프로그램 펄스 기준 전압의 전압 진폭을 가지며 50ns의 고레벨 기간의 싱글 펄스를 발생한다.
예컨대, ( A'i, B'i, C'i, D'i)가 (0, 1, 0, 0)의 경우 출력 bi로부터 전압 진폭이 W10=(4.2V±보정전압)이며, 고 레벨 기간이 50ns의 싱글 펄스를 발생한다. (A'i, B'i, C'i, D'i)이 (0, 0, 0, 1)의 경우 N형 MOS 트랜지스터가 온으로 되어, 0V가 출력된다. 이 싱글 펄스를 가변 저항 소자(70)에 인가하고 프로그래밍을 한다.
도 17은 프로그램 전압 발생회로(8)를 도시하는 회로 블록도이다. 프로그램 전압 발생회로(8)는 #1로 부터 #3까지의 3개의 펄스 전압 발생회로 유닛(80)을 구비하여 구성되어 있다. 도 18은 펄스 전압 발생회로 유닛(80)을 도시하는 회로 블록도이다. 각 펄스 전압 발생회로 유닛(80)은 DAC(디지털 아날로그 콘버터)(81), 가산기(82), 프로그램 펄스 이상 전압 입력 데이터 기억수단(83), 프로그램 펄스 보정 전압 입력 데이터 기억수단(84), 펄스 전압 발생 회로 유닛 제어수단(85), 연산수단(86), 기억수단(87)으로 구성되어 있다. 프로그램 전압 생성 회로(8)는 열 디코더(6)로 선택된 각 비트 선에 인가하는 프로그램 펄스 기준 전압을 생성한다. 1개의 메모리 셀에는 4레벨 데이터를 기억하기 때문에 4 개의 프로그램 펄스의 전압 진폭 W00, W01, W10, W11을 생성하나, 본 실시형태에서는 4개의 프로그램 전압중 1개는 소거 상태를 유지하도록 설정되기 때문에 [전압 진폭 W00=0V(접지 전위)] 3개의 프로그램 펄스 기준 전압, 즉 전압(W11=5V, W10=4.2V, W01=3.5V)을 생성하는 3개의 회로를 구비하고 있다. DAC(81)는 디지털 입력 데이터에 기초하여 아날로그 신호를 출력할 책임이 있다. 출력된 각 전압 신호는 프로그램 펄스 발생회로(3)에 입력된다.
펄스 전압 발생회로 유닛(80)에는 비교/판정 결과에 따라 프로그램 전압 발생 회로(8)로부터 발생된 제어신호가 입력된다. 프로그램 펄스 이상 전압 입력 데이터 기억수단(83)은 프로그램 전압의 센터-전압값을 기억한다. 기억된 데이터는 예컨대, 전원 투입후의 초기화 설정 루틴이나 마스크 R0M등에 미리 기억되어 데이터는 변경되지 않는다. 프로그램 펄스 보정 전압 입력 데이터 기억수단(84)은 프로그램 전압이 매우 높거나 낮은 경우에 실제로 출력하는 전압을 센터 값으로부터 보정하기 위해 사용되는 보정 데이터를 기억하는 수단이다. 가산기(82)는 상기 2종류의 데이터를 가/감산하여 DAC(81)에 입력하는 데이터를 산출한다. 펄스 전압 발생회로 유닛 제어수단(85)은 비교/판정회로부터 입력되는 신호를 기초로 펄스 전압 발생회로 유닛(80)을 제어한다. 제어에는 예컨대, 프로그램 전압의 가/감산 지시, 프로그램 인터럽트 지시, 및 입력되는 지시 정보의 기억 제어에 대한 발행을 포함한다. 연산수단(86)은 펄스 전압 발생 회로 유닛(80)의 지시에 대응하여 새로운 프로그램 펄스 보정 전압 입력 데이터를 연산한다. 기억수단(87)은 입력된 지시 정보나 연산 결과 등의 데이터를 일차로 기억하기 위한 것이다. 각 펄스 전압 발생회로 유닛(80)은 5V±보정 전압, 4.2V±보정전압, 3.5±보정 전압의 아날로그 신호를 각각 출력한다.
각 가변 저항 소자(70)는 도 6에 도시하는 동작 원리에 따라서 비트 선 데이터를 판독한다. 이경우, 판독된 전압은 프로그램 펄스의 전압 진폭(즉, 프로그램 데이터)에 대응하는 소정의 값에 대한 소정 변화를 유발한다.
도 19는 4레벨의 프로그램 데이터에 대응한 판독 전압의 분포 상태를 도시하고 있다. 비교/판정 회로(4)는 판독 전압에 4개의 전압 범위(0~3)중 어느 하나가 속하는 지를 판정하고, 기억된 데이터를 2 비트로 엔코딩한다. 보다 상세하게는, 비교/판정 회로(4)는 판독 전압이 0~3의 전압 범위중 어느 하나에 속하는 지를 판정하고, 기억된 데이터를 "00", "01", "10" 또는 "11"로 엔코딩한다.
비교/판정회로(4)는 메모리 어레이(8)의 메모리 셀로부터 비트 선(72)으로 판독된 데이터가 다중 레벨의 어떤 데이터 레벨인가를 비교/판정하는 회로이다. 상기 회로는 통상의 회로는 아니고, 프로그램 검증용 회로이다. 도 20은 본 발명에 의한 비회발성 메모리 장치의 비교/판정회로(4)의 일예를 도시하는 회로도이다. 한개의 가변 저항 소자(30)에서 수행되는 판독 동작에 대해서, 비교기(91)(SAj, j=1~6) 및 레퍼런스 전압 생성용 저항(92)(Rrefj, j=1~6)을 접속하고, 6개의 비교 결과(비교기 91의 출력)는 엔코더 회로(93) 및 판정 회로(94)에 모두 입력된다. 6개의 비교 결과로부터 획득될 수 있는 판독 전압에 대응하여 "00", "01", "10" 또는 "11"로 지시되는 어느 하나의 신호로 데이터를 엔코딩한다. 판독 전압이 도 19에 도시하는 전압 범위(0~3)로 부터 벗어나 있다. 예컨대, 판독 신호의 값은 RL2 보다도 낮거나 PL1H보다도 높은 상태에서 이 판독 전압은 일의적으로 엔코딩되지 않는다. 이 예에서는 전압 진폭 W10 또는 W01의 어느 하나에 의해 프로그래밍이 수행될 때 문제의 경우가 발생할 수 있다. 이경우, 판정회로에 의해 프로그램 전압을 더욱 증가해야할 것인가 감소시켜야 할 것인가를 판정한다. 전압 진폭(W10)으로 프로그래밍이 수행된 경우는 프로그램이 불충분하므로 프로그램 전압을 상승시키는 판정신호를 생성하고, 프로그램 전압 발생회로(8)에 출력한다. 이 신호에 응답하여, 프로그램 전압 발생회로(8)는 프로그램 펄스의 전압 진폭을 보정하고, 높은 전압 진폭의 프로그램 펄스로 재프로그래밍 한다. 이 동작은 판독 전압이 전압범위 2에 수렴할 때까지 반복된다.
도 20에 있어서, N형 MOS 트랜지스터인 부하 트랜지스터 TN1, TN2는 판독모드시에 온되고, 비 판독 모드시는 오프된다. 판독 전압은 판독 전압 발생회로(95)로부터 발생된다. 판독 전압은 가변 저항 소자(70)의 저항값을 변화하지 않는 레벨, 즉 기억 데이터를 방해하지 않는 레벨의 저 저압이어야 한다. 따라서, 본실시 형태에서는 비트 선(72)에 1.0V를 인가한다.
또한, 상기 각 실시형태에 있어서 프로그램 동작, 소거 동작, 판독 동작의 각 동작에 있어서의 워드 선(71), 비트 선(72), 소오스 선(74)에 인가하는 전압 진폭, 그 극성, 펄스 폭(인가 시간)은 사용하는 RRAM 소자의 특성에 의존하여 결정되며, 상기 각 전압값, 펄스폭은 예시적이며, 상기 각 실시형태의 전압값 등으로 한정되는 것은 아니다.
상기한 바와 같이, 본 발명에 의하면, 상기 비휘발성 메모리 장치는, 망간을 함유하는 페로브스카이트 구조의 산화물로 형성되며, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 또한, 상기 전압 진폭의 크기에 따라 상기 전기 저항의 변화량이 가변되는 가변 저항 소자를 구비한다. 따라서, 비휘발성 메모리 장치는 3레벨 이상의 다중 레벨 데이터를 기억할 수 있다. 이때의 프로그램 펄스의 전압 진폭의 최대값이 약 5V이며, 선택 트랜지스터의 온 저항을 포함하는 가변 저항 소자의 최소 저항은 20KΩ 정도이므로 가변 저항 소자 당 프로그램 전류는 25μA 정도로 된다. 1mA를 사용하는 OUM 메모리에 비해 본 발명은 대폭 저 전력 소비를 개선할 수 있다. 또한, 도 7 또는 도 8에 도시한 저항-전압 특성의 저항 변화율의 큰 영역(제 2 영역)을 선택하여 프로그램 펄스의 전압 진폭을 선택하므로 판독 데이터의 오 판독을 회피할 수 있다. 요컨대, 저소비 전력의 프로그램 동작이 가능해지고, 판독이 용이한 다중 레벨 데이터 기억에 바람직한 비휘발성 메모리 장치를 공급할 수 있다. 또한, 본 발명에 의한 다중 레벨 비휘발성 메모리 장치의 메모리 소자는 특성이 다른 복수의 재로로 되는 다층 구조로 형성할 필요가 없으므로 제조가 용이하다.
본 발명을 바람직한 실시예와 관련하여 설명하였으나, 본 발명의 사상 및 범위로부터 벗어남이 없이 그 분야의 숙련자에 의해서 다양한 수정 및 변경이 이루어질 수 있음은 분명하다.
상기한 바와 같은 본 발명에 의하면, 고집적화 및 고속 동작이 가능한 비휘발성 메모리 장치를 제공할 수 있다는 효과가 있다.
도 1은 본 발명에 의한 비휘발성 메모리 장치의 일실시형태를 도시하는 기능 블록 구성도,
도 2는 본 발명에 의한 비휘발성 메모리 장치의 메모리 어레이의 구성예를 도시하는 회로 블록도,
도 3은 본 발명에 의한 비휘발성 메모리 장치의 동작 설명용 2×2의 메모리 셀 구성을 도시하는 회로도,
도 4는 본 발명에 의한 비휘발성 메모리 장치의 메모리 셀의 프로그램 동작을 할 때의 전압 펄스의 인가 상태를 도시하는 도면,
도 5는 본 발명에 의한 비휘발성 메모리 장치의 메모리 셀의 소거 동작을 할 때의 전압 펄스의 인가 상태를 도시하는 도면,
도 6은 본 발명에 의한 비휘발성 메모리 장치의 메모리 셀의 판독 동작을 할 때의 전압 인가 상태를 도시하는 도면,
도 7은 본 발명에 의한 비휘발성 메모리 장치에 이용되는 가변 저항 소자의 양단에 인가하는 프로그램 펄스의 전압 진폭과 가변 저항 소자의 전기 저항의 관계를 도시하는 특성도,
도 8은 본 발명에 의한 비휘발성 메모리 장치에 이용되는 가변 저항 소자의 양단에 인가하는 프로그램 펄스의 전압 진폭과 가변 저항 소자의 전기 저항의 관계를 도시하는 특성도,
도 9는 본 발명에 의한 비휘발성 메모리 장치에 이용되는 가변 저항 소자의 전기 저항의 저항 변화율 특성을 도시하는 특성도,
도 10은 본 발명에 의한 비휘발성 메모리 장치에 이용되는 가변 저항 소자의 양단에 인가하는 프로그램 펄스의 펄스폭과 가변 저항 소자의 전기 저항의 관계를 도시하는 특성도,
도 11은 본 발명에 의한 비휘발성 메모리 장치의 입력 레벨 검출 회로의 일예를 도시하는 회로 블록도,
도 12a는 도 11에 도시하는 입력 레벨 검출 회로에 이용되는 입력 레벨 검출 회로 유닛의 일예를 도시하는 회로 블록도,
도 12b는 도 12a에 도시하는 입력 레벨 검출 회로 유닛에 있어서의 프로그램 레벨 검출 입력 데이터와, 프로그램 레벨 검출 데이터와, 프로그램 펄스의 전압 진폭의 관계를 도시하는 표,
도 13은 본 발명에 의한 비휘발성 메모리 장치의 프로그램 데이터 래치 회로의 일예를 도시하는 회로 블록도,
도 14는 도 13에 도시하는 프로그램 데이터 래치 회로에 이용되는 프로그램 데이터 래치 회로 유닛의 일예를 도시하는 회로 블록도,
도 15는 본 발명에 의한 비휘발성 메모리 장치의 프로그램 펄스 발생회로의 일예를 도시하는 회로 블록도,
도 16은 도 15에 도시하는 프로그램 펄스 발생회로에 이용되는 프로그램 펄스 발생회로 유닛의 일예를 도시하는 회로 블록도,
도 17은 본 발명에 의한 비휘발성 메모리 장치의 프로그램 전압 발생회로의 일예를 도시하는 회로 블록도,
도 18은 도 17에 도시하는 프로그램 전압 발생회로에 이용되는 펄스 전압 발생회로 유닛의 일예를 도시하는 회로 블록도,
도 19는 본 발명에 의한 비휘발성 메모리 장치의 4 레벨 프로그램 데이터에 대응한 판독 전압의 분포 상태를 모식적으로 도시하는 설명도,
도 20은 본 발명에 의한 비휘발성 메모리 장치의 비교/판정 회로의 일예를 도시하는 회로 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력 레벨 검출 회로 2 : 프로그램 데이터 래치 회로
3 : 프로그램 펄스 발생 회로 4 : 비교/판정 회로
5 : 로우 디코더 6 : 칼럼 디코더
7 : 메모리 어레이 8 : 프로그램 전압 발생 회로
70 : 가변 저항 소자 71 : n개의 비트 선
72 : k개의 워드 선 73 : 선택 트랜지스터
80 : 펄스 전압 발생 회로 유닛 81 : DAC(디지털 아날로그 컨버터)
82 : 가산기
83 : 프로그램 펄스 이상 전압 입력 데이터 기억 수단 84 : 프로그램 펄스 보정 전압 입력 데이터 기억 수단 85 : 펄스 전압 발생 회로 유닛 제어 수단 86 : 산술 연산 수단
87 : 기억 수단 91 : 비교기
92 : 레퍼런스 전압 생성용 저항 93 : 엔코더 회로
94 : 판정 회로 100 : 본 발명의 비휘발성 메모리 장치

Claims (4)

  1. 망간을 함유하는 페로브스카이트 구조의 산화물로 형성되고, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 전압 진폭의 크기에 따라 상기 전기 저항의 변화량이 변할 수 있는 가변 저항 소자를 구비하는 각각의 메모리 셀이 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하는 메모리 어레이; 및
    1개의 소거 상태와 2이상의 프로그램 상태에 대응하는 3레벨 이상의 다중 레벨 데이터를 상기 가변 저항 소자에 프로그래밍하기 위해 상기 프로그램 상태에 대응하는 2이상의 상이한 전압 진폭를 가진 프로그램 펄스를 프로그램 데이터에 대응하여 개별적으로 발생할 수 있는 프로그램 펄스 발생회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 가변 저항 소자는 상기 전압 진폭이 소정 전압 이하인 상태에서 상기 전압 진폭을 증가시키면 전기 저항이 단조롭게 증가 또는 감소하는 전압-저항 특성을 가지며;
    상기 프로그램 펄스가 상기 소거 상태에 있는 상기 가변 저항 소자에 인가된 경우, 상기 프로그램 펄스의 전압 진폭은, 상기 소거 상태에 있어서의 제 1 저항값으로부터 상기 제 1 저항 값의 변화 범위를 초과하도록 저항값이 변화하기에 충분한 전압 진폭의 최소값의 형태로 부여되는 프로그램 식별 한계 전압 이상인 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 가변 저항 소자는 상기 전압 진폭이 소정전압 이하인 상태에서 상기 전압 진폭을 증가시키면 전기 저항이 단조롭게 증가 또는 감소하고, 상기 전압 진폭의 미소증가에 대한 상기 전기 전압의 미소 증가 또는 감소량이 최대로 되는 최대 저항 변화 전압이 존재하며;
    상기 프로그램 펄스의 2 이상의 상이한 전압 진폭중에서, 하나이상의 전압 진폭은 상기 최대 저항 변화 전압이하이며, 다른 하나이상의 전압 진폭은 상기 최대 저항 변화 전압이상인 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 망간을 함유하는 페로브스카이트 구조의 산화물로 형성되고, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 전압 진폭의 크기에 따라 상기 전기 저항의 변화량이 변할 수 있는 가변 저항 소자를 구비하는 각각의 메모리 셀이 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하는 메모리 어레이; 및
    1개의 소거 상태와 1개의 프로그램 상태에 대응하는 프로그램 2진 데이터를 상기 가변 저항 소자에 프로그래밍하기 위해 상기 프로그램 상태에 대응하는 2이상의 상이한 전압 진폭를 가진 프로그램 펄스를 프로그램 데이터에 대응하여 개별적으로 발생할 수 있는 프로그램 펄스 발생회로를 포함하며:
    상기 가변 저항 소자는 상기 전압 진폭이 소정 전압 이하인 상태에서 상기 전압 진폭을 증가시키면 전기 저항이 단조롭게 증가 또는 감소하는 전압-저항 특성을 가지며;
    상기 프로그램 펄스가 상기 소거 상태에 있는 상기 가변 저항 소자에 인가된 경우, 상기 프로그램 펄스의 전압 진폭은, 상기 소거 상태에 있어서의 제 1 저항값으로부터 상기 제 1 저항 값의 변화 범위를 초과하도록 저항값이 변화하기에 충분한 전압 진폭의 최소값의 형태로 부여되는 프로그램 식별 한계 전압 이상인 것을 특징으로 하는 비휘발성 메모리 장치.
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