JPH103795A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 フローティングゲートを有する不揮発性半導
体メモリ装置の書き込み精度を高くする。 【解決手段】 メモリセルトランジスタ３０と並列に書
き込みリファレンストランジスタ３１及び読み出しリフ
ァレンストランジスタ３２を接続し、ワード線３６及び
ソース線３７をそれぞれ共通に接続する。書き込みリフ
ァレンストランジスタ３１のフローティングゲートに記
憶情報に対応した信号電位Ｖsigを印加した状態で、書
き込みリファレンストランジスタ３１に流れる電流をメ
モリセルトランジスタ３０に流れる電流と等しくなるよ
うにしてデータの書き込みを行う。そして、選択された
メモリセルトランジスタ３０を流れる電流を各読み出し
リファレンストランジスタ３２を流れる電流と比較し、
その比較結果からデータを再生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有する不揮発性半導体メ
モリ装置に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。

【０００３】図５は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図６は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されて選択トランジスタとして働くスプリ
ットゲート構造を示している。Ｐ型のシリコン基板１の
表面領域に、選択的に厚く形成される酸化膜(LOCOS)よ
りなる複数の分離領域２が短冊状に形成され、素子領域
が区画される。シリコン基板１上に、酸化膜３を介し、
隣り合う分離領域２の間に跨るようにしてフローティン
グゲート４が配置される。このフローティングゲート４
は、１つのメモリセル毎に独立して配置される。また、
フローティングゲート４上の酸化膜５は、フローティン
グゲート４の中央部で厚く形成され、フローティングゲ
ート４の端部を鋭角にしている。これにより、データの
消去動作時にフローティングゲート４の端部で電界集中
が生じ易いようにしている。複数のフローティングゲー
ト４が配置されたシリコン基板１上に、フローティング
ゲート４の各列毎に対応してコントロールゲート６が配
置される。このコントロールゲート６は、一部がフロー
ティングゲート４上に重なり、残りの部分が酸化膜３を
介してシリコン基板１に接するように配置される。ま
た、これらのフローティングゲート４及びコントロール
ゲート６は、それぞれ隣り合う列が互いに面対称となる
ように配置される。コントロールゲート６の間の基板領
域及びフローティングゲート４の間の基板領域に、Ｎ型
の第１拡散層７及び第２拡散層８が形成される。第１拡
散層７は、コントロールゲート６の間で分離領域２に囲
まれてそれぞれが独立し、第２拡散層８は、コントロー
ルゲート６の延在する方向に連続する。これらのフロー
ティングゲート４、コントロールゲート６、第１拡散層
７及び第２拡散層８によりメモリセルトランジスタが構
成される。そして、コントロールゲート６上に、酸化膜
９を介して、アルミニウム配線１０がコントロールゲー
ト６と交差する方向に配置される。このアルミニウム配
線１０は、コンタクトホール１１を通して、第１拡散層
７に接続される。

【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってオン抵抗値が変動する。そこで、フ
ローティングゲート４に選択的に電荷を注入することに
より、特定のメモリセルトランジスタのオン抵抗値を変
動させ、これによって生じる各メモリセルトランジスタ
の動作特性の差をデータに対応付けて記憶させるように
している。

【０００５】図７は、図５に示したメモリセル部分の回
路図である。この図においては、メモリセルを３行×３
列に配置した場合を示している。２重ゲート構造のメモ
リセルトランジスタ２０は、コントロールゲート６がワ
ード線２１に接続され、第１拡散層７及び第２拡散層８
がそれぞれビット線２２及びソース線２３に接続され
る。各ビット線２２は、それぞれ選択トランジスタ２４
を介してデータ線２５に接続され、各ソース線２３は、
それぞれ電力線２６に接続される。通常は、第１拡散層
７に接続されるアルミニウム配線１０をビット線２２に
用い、各メモリセルトランジスタ２０のコントロールゲ
ート６自体をワード線２１とし、コントロールゲート６
の延在方向に連続する第２拡散層８自体をソース線２３
として動作させるようにしている。

【０００６】ロウデコーダ２７は、各ワード線２１に接
続され、ワード線２１の何れか１本を行選択情報に応答
して選択することにより、メモリセルトランジスタ２０
の特定の行を活性化する。カラムデコーダ２８は、各選
択トランジスタ２４に接続され、選択トランジスタ２４
の１つを列選択情報に応答してオンさせることにより、
メモリセルトランジスタ２０の特定の列を活性化する。

【０００７】これらのメモリセルトランジスタ２０に対
してデータを書き込む際には、メモリセルトランジスタ
２０に対し、データ線２５から接地電位（例えば０Ｖ）
を印加し、電力線２６から書き込み用の電源電位（例え
ば１２Ｖ）を印加する。これにより、ロウデコーダ２７
及びカラムデコーダ２８の選択動作によって活性化され
た特定のメモリセルトランジスタ２０において、データ
の書き込み、即ち、フローティングゲート４への電荷の
注入が行われる。また、メモリセルトランジスタ２０に
書き込まれたデータを読み出す際には、メモリセルトラ
ンジスタ２０に対し、データ線２５から読み出し用の電
源電位（例えば２Ｖ）を印加し、電力線２６から接地電
位（例えば０Ｖ）を印加する。このとき、ロウデコーダ
２７及びカラムデコーダ２８の選択動作によって活性化
された特定のメモリセルトランジスタ２０に流れる電流
値を検出することで、データの読み出し、即ち、メモリ
セルトランジスタ２０のオン抵抗値の判定が行われる。

【０００８】

【発明が解決しようとする課題】フローティングゲート
４を有するメモリセルトランジスタ２０の場合、フロー
ティングゲート４に注入した電荷の量に応じてオン抵抗
値が変化するのを利用すれば、多値情報の記憶が可能で
ある。即ち、メモリセルトランジスタ２０を多値動作さ
せることにより、多ビットの情報を１つのメモリセルト
ランジスタ２０で記憶させることができる。例えば、メ
モリセルトランジスタ２０の閾値を３つ設定して４値で
動作させるようにすれば、１つのメモリセルトランジス
タ２０に２ビット分のデジタルデータが記憶される。こ
のとき、各メモリセルトランジスタ２０において、それ
ぞれの動作特性が一様であるとは限らないため、同じ条
件で書き込みを行ったとしても、読み出し時に各メモリ
セルトランジスタ２０の動作特性が一致しなくなるとい
う問題を有している。

【０００９】そこで、各メモリセルトランジスタ２０に
対して段階的な書き込みと読み出しとを繰り返しなが
ら、読み出しの結果が所望の値となった時点で書き込み
動作（電荷の注入）を停止するようにして特性のばらつ
きの影響を受けにくくすることが考えられている。しか
しながら、メモリセルトランジスタ２０に対するデータ
の書き込み精度を高くするには、書き込み動作の１周期
での書き込み量を少なくしなければならず、データの書
き込み要する時間が長くなる。即ち、書き込み動作の１
周期で書き込む量を少なくするほどメモリセルトランジ
スタ２０の分解能は高くなるが、所望の量の書き込みを
完了するまでに要する時間が長くなるため、動作速度が
遅くなるという問題を有している。

【００１０】また、メモリセルトランジスタ２０に記憶
された多値情報を読み出す場合には、まず、メモリセル
トランジスタ２０のオン抵抗値を電圧値として取り出
し、その電圧値を多値情報と対応付けるようにしてい
る。このため、多値情報を読み出しす際、メモリセルト
ランジスタ２０毎の特性のばらつきによって、オン抵抗
値から電圧値への変換または電圧値と多値情報との対応
付けが一様にならず、誤ったデータが再生されるという
問題が生じる。

【００１１】そこで本発明は、動作速度を低下させるこ
となく、データを高精度で書き込むと同時に、書き込ん
だデータを正しく読み出すようにすることを目的とす
る。

【００１２】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートに重ねてコ
ントロールゲートが配置され、フローティングゲート及
びコントロールゲートに隣接してソース領域及びドレイ
ン領域が配置されるメモリセルトランジスタと、上記メ
モリセルトランジスタと同一構造を成し、フローティン
グゲートに所定の電荷量を保持してメモリセルトランジ
スタに並列に接続される１つまたは複数の読み出しリフ
ァレンストランジスタと、上記メモリセルトランジスタ
と同一構造を成し、記憶情報と対応付けられる信号電位
をフローティングゲートに受けてメモリセルトランジス
タに並列に接続される書き込みリファレンストランジス
タと、上記メモリセルトランジスタ及び上記両リファレ
ンストランジスタのコントロールゲートに所定の電位を
与えて活性化する選択回路と、活性化された上記メモリ
セルトランジスタ及び上記書き込みリファレンストラン
ジスタのソース／ドレイン間に一定の電位差を与える書
き込み回路と、上記メモリセルトランジスタ及び上記書
き込みリファレンストランジスタに流れる電流量を比較
し、比較結果に応じて上記書き込み回路の電位の供給を
停止する第１の比較回路と、活性化された上記メモリセ
ルトランジスタ及び上記読み出しリファレンストランジ
スタのソース／ドレイン間に一定の電位差を与える読み
出し回路と、上記メモリセルトランジスタ及び上記読み
出しリファレンストランジスタに流れる電流量を比較
し、比較結果に基づいて記憶情報を再生する第２の比較
回路と、を備えたことにある。

【００１３】これにより、データ書き込みの際、書き込
み状況を常時モニタすることができ、書き込み動作と読
み出し動作とを繰り返す必要がなくなる。また、データ
の読み出しの際には、メモリセルトランジスタと同じ構
造の読み出しリファレンストランジスタから判定基準電
位が取り出されるため、トランジスタの動作特性のばら
つきによる誤差を相殺できる。従って、データの書き込
み時間が短縮されると共に読み出される多値データの判
定で誤判定がなくなる。

【００１４】

【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の第1の実施形態を示す回路図であり、図２
は、その動作を説明するタイミング図である。これらの
図においては、単一のメモリセルについてのみ示し、列
選択のための回路は省略する。本発明の不揮発性半導体
メモリ装置は、メモリセルトランジスタ３０、書き込み
リファレンストランジスタ３１、読み出しリファレンス
トランジスタ３２、選択回路３３、書き込み回路３４及
び読み出し回路３５を含む。メモリセルトランジスタ３
０、書き込みリファレンストランジスタ３１及び読み出
しリファレンストランジスタ３２は、それぞれ図７に示
すメモリセルトランジスタ２０と同一構造であり、フロ
ーティングゲート及びコントロールゲートを有する。但
し、書き込みリファレンストランジスタ３１のフローテ
ィングゲートに対しては、電極が接続され、書き込みデ
ータに対応した信号電位Ｖsigによって電位が直接制御
されるようになっている。また、読み出しリファレンス
トランジスタ３２は、メモリセルトランジスタ３０の多
値動作に合わせて、複数個が並列に配置される。例え
ば、メモリセルトランジスタ３０を４値動作させる、換
言すれば、２ビット分のデジタルデータを記憶する場合
には、電源電位の１／２に加えて、１／４及び３／４の
各基準電位に対応した情報を個別に記憶できるように読
み出しリファレンストランジスタ３２は、３個を並列に
して接続される。

【００１５】メモリセルトランジスタ３０、書き込みリ
ファレンストランジスタ３１及び読み出しリファレンス
トランジスタ３２のコントロールゲートは、共通のワー
ド線３６に接続される。また、メモリセルトランジスタ
３０、書き込みリファレンストランジスタ３１及び読み
出しリファレンストランジスタ３２は、それぞれソース
線３７とドレイン線３８との間に接続される。尚、メモ
リセルトランジスタ３０とドレイン線３９との間には、
電流検出用の抵抗３９が接続される。同様に、書き込み
リファレンストランジスタ３１及び読み出しリファレン
ストランジスタ３３とドレイン線３５との間には、抵抗
４０、４１がそれぞれ接続される。

【００１６】選択回路３３は、ワード線３６に接続さ
れ、書き込み指示に応答して立ち上げられる選択信号Ｌ
Ｓを発生する。書き込み回路３４は、ソース線３７に接
続され、装置外部から供給される書き込み開始の指示に
応答して一定周期の書き込みパルスφwを発生し、読み
出し指示に応答して接地電位Ｖssを発生する。ここで、
書き込みパルスφwの周期及び波高値は、メモリセルト
ランジスタ２０の動作特性に合わせて設定される。例え
ば、メモリセルトランジスタ３０に対する書き込みが低
電圧で行える場合には、波高値を低く設定し、細かく多
値動作させる場合には、周期を短く設定する。読み出し
回路３５は、ドレイン線３８に接続され、データの書き
込み時に接地電位Ｖssを発生し、データの読み出し時に
電源電位Ｖddを発生する。これにより、メモリセルトラ
ンジスタ３０のコントロールゲートが、書き込みリファ
レンストランジスタ３１及び読み出しリファレンストラ
ンジスタ３２のコントロールゲートと同時にオンし、ソ
ース線３７及びドレイン線３８に印加される電位に応じ
てメモリセルトランジスタ３０及び各リファレンストラ
ンジスタ３１、３２に電流が流れる。

【００１７】第１の比較器４２は、非反転入力に、メモ
リセルトランジスタ３０と抵抗３９との接続点ａまたは
読み出しリファレンストランジスタ３２と抵抗４０との
接続点ｂの何れかが接続される。そして、反転入力に、
書き込みリファレンストランジスタ３１と抵抗４１との
接続点ｃが接続される。そして、その比較結果を書き込
み停止信号ＷＳとして書き込みパルス発生回路３２に供
給する。これにより、書き込み停止信号ＷＳの立ち上が
りで、書き込みパルス発生回路３２の書き込みパルスφ
wの出力が停止される。第１のゲート回路４３は、接続
点ａと第１の比較器４２の非反転入力との間に接続さ
れ、書き込み選択信号ＲＳａに応答して開閉する。第２
のゲート回路４４は、接続点ｂと第１の比較器４２の非
反転入力との間に接続され、書き込み選択信号ＲＳｂに
応答して開閉する。これらのゲート回路４３、４４は、
書き込み動作時において、選択状態であればオンして各
接続点ａ、ｂの電位を第１の比較器４２に伝え、非選択
状態であればオフし、接地電位Ｖssよりも高い一定の電
位Ｖccを各接続点ａ、ｂに印加する。例えば、図３に示
すように、選択信号ＲＳａ、ＲＳｂを受けて相補的に動
作する一対のトランジスタが並列に接続され、一方のト
ランジスタが第１の比較器４２に接続され、他方のトラ
ンジスタが電位Ｖccに接続されるようにして構成され
る。書き込みデコーダ４５は、読み出しリファレンスト
ランジスタ３２に対して基準値を設定する際、第２のゲ
ート回路４４を順次オンさせる書き込み選択信号ＲＳｂ
を発生する。尚、この書き込みデコーダ４５の動作は、
初期設定時のみであり、メモリセルトランジスタ３０に
対してデータが書き込まれる通常の動作では、メモリセ
ルトランジスタ３０に接続される第１のゲート回路４３
のみをオンさせるように、書き込み選択信号ＲＳａが立
ち上げられる。

【００１８】第２の比較回路４６は、各読み出しリファ
レンストランジスタ３２に対応して複数個並列に配置さ
れる。第２の比較回路４６の各々は、非反転入力に各読
み出しリファレンストランジスタ３２の接続点ｂがそれ
ぞれ接続され、反転入力にメモリセルトランジスタ３０
の接続点ａが共通に接続される。これにより、各読み出
しリファレンストランジスタ３２に記憶された段階な基
準値に対し、メモリセルトランジスタ３０に記憶されて
いるデータがどの範囲にあるかが検出される。読み出し
デコーダ４７は、第２の比較回路４６の比較結果を取り
込み、その内容に応じて適数ビットのデータを再生す
る。例えば、読み出しリファレンストランジスタ３２及
び第２の比較回路４６が３組配置され、３つの比較出力
から４種類の値をとりうる２ビットのデジタルデータが
再生される。

【００１９】書き込み指示に応答して選択信号ＬＳが立
ち上げられ、同時に、書き込み選択信号ＲＳａが立ち上
げられると、メモリセルトランジスタ３０と書き込みリ
ファレンストランジスタ３１とでコントロールゲートが
オンする。この時点で、非選択となっている読み出しリ
ファレンストランジスタ３２では、ゲート回路４１から
印加される電位Ｖccによりドレイン側の電位が高くなっ
ているため、コントロールゲートの電位が高くなったと
しても、コントロールゲートはオンしない。そこで、書
き込み回路３４からソース線３７を介して書き込みパル
スφwが印加されると、メモリセルトランジスタ３０と
書き込みリファレンストランジスタ３１とに電流が流れ
る。メモリセルトランジスタ３０は、はじめにデータが
書き込まれていない状態（フローティングゲートに電荷
が蓄積されていない状態）のとき、オン抵抗値が小さ
く、流れる電流は大きくなっている。メモリセルトラン
ジスタ３０に電流が流れ始めると、ドレイン付近に発生
するホットエレクトロンがチャネル領域内でソース方向
へ加速され、その際に一部がゲート絶縁膜を通り抜けて
フローティングゲートに注入されるようになる。従っ
て、メモリセルトランジスタ３０のフローティングゲー
トに注入されるホットエレクトロンの電荷量Ｑは、図２
に示すように、書き込みパルスφwの立ち上がりに合わ
せて、時間経過と共に次第に大きくなりる。そして、フ
ローティングゲートへの注入電荷量Ｑに応じてメモリセ
ルトランジスタ３０のオン抵抗値が大きくなると、この
オン抵抗値と抵抗３９の抵抗値との比によって決定され
る接続点ａの電位Ｖaは、図２に示すように、次第に低
下することになる。一方、リファレンストランジスタ３
１は、フローティングゲートの電位が信号電位Ｖsigで
固定されているため、時間経過に関係なくオン抵抗値は
常に一定であり、このオン抵抗値と抵抗４０の抵抗値と
の比によって決定される接続点cの電位Ｖcも、図２に示
すように、一定となる。

【００２０】そこで、接続点ａの電位Ｖaと接続点ｃの
電位cとを第１の比較器４２により比較し、電位Ｖaが電
位Ｖcまで低下した時点で書き込み停止信号ＷＳを立ち
上げて書き込みパルスφwの供給を停止する。これによ
り、メモリセルトランジスタ３０のフローティングゲー
トに対し、メモリセルトランジスタ３０のオン抵抗値
が、信号電位Ｖsigで決定されるリファレンストランジ
スタ３１のオン抵抗値に一致するまで電荷の注入が繰り
返される。このとき、メモリセルトランジスタ３０のフ
ローティングゲートへの電荷の注入は、メモリセルトラ
ンジスタ３０のオン抵抗値の変動をモニタしながら行わ
れているため、データの書き込み及び読み出しを繰り返
す必要はない。

【００２１】ところで、初期設定動作では、各読み出し
リファレンストランジスタ３２にデータ判定の段階的な
基準値がメモリセルトランジスタ３０へのデータの書き
込みと同じ方法で書き込まれる。即ち、書き込みリファ
レンストランジスタ３１のフローティングゲートに印加
する信号電位Ｖsigを所定の基準値に対応する値に固定
した状態で、読み出しリファレンストランジスタ３２の
１つを順次選択して書き込みを行うようにしている。各
読み出しリファレンストランジスタ３２に書き込む電位
の設定については、メモリセルトランジスタ３０の多値
動作に合わせて、信号電位Ｖsigの動作範囲を均等分割
するように決定する。例えば、１つのメモリセルトラン
ジスタ３０を４値動作させる場合、信号電位Ｖsigが０
〜４Ｖで変動するとすれば、３つの読み出しリファレン
ストランジスタ３２に対して、１Ｖ、２Ｖ、３Ｖを対応
付けて書き込みを行う。

【００２２】書き込みデータの読み出しにおいては、選
択信号ＬＳを立ち上げてメモリセルトランジスタ３０と
全ての読み出しリファレンストランジスタ３２とでコン
トロールゲートをオンさせる。このとき、第２のゲート
回路４４は、全てオフとなり、且つ、何れの電位も供給
しない。同時に、第１のゲート回路４３もオフとなり、
何れも電位も供給しない。そして、書き込み回路３４か
らソース線３７を介して接地電位Ｖss（例えば０Ｖ）が
印加され、読み出し回路３５からドレイン線３８を介し
て読み出し動作の電源電位Ｖdd（例えば２Ｖ）が印加さ
れる。これにより、ドレイン線３８からソース線３７側
へ抵抗３９及びメモリセルトランジスタ３０または抵抗
４２及び読み出しリファレンストランジスタ３２を介し
て電流が流れるようになる。このとき、接続点ａの電位
Ｖaがメモリセルトランジスタ３０のフローティングゲ
ートへの注入電荷量の違いによるオン抵抗値の差に対応
した値となり、その値が各読み出しリファレンストラン
ジスタ３２に設定される各基準値の何れの間にあるかが
第２の比較器４６により検出される。そして、各第２の
比較器４６の出力を受ける読み出しデコーダ４７で、適
数ビットのバイナリデータが生成され、読み出し結果と
して出力される。

【００２３】図４は、本発明の不揮発性半導体メモリ装
置の第２の実施形態を示す回路図であり、メモリセルト
ランジスタ３０を２行×３列に配置した場合の構成を示
している。メモリセルトランジスタ３０、書き込みリフ
ァレンストランジスタ３１及び読み出しリファレンスト
ランジスタ３２は、図1と同一であり、それぞれフロー
ティングゲート及びコントロールゲートを有している。
２行×３列に配置されるメモリセルトランジスタ３０
は、各行毎に共通のワード線５１及びソース線５２に接
続され、そのソース線５２は、電力線５３に接続され
る。また、メモリセルトランジスタ３０は、各列毎に共
通のビット線５４に接続される。各ビット線５４は、ゲ
ート回路５５を介してそれぞれデータ線５６に接続され
る。書き込みリファレンストランジスタ３１は、メモリ
セルトランジスタ３０の各行毎に1つずつ並列に配置さ
れ、各メモリセルトランジスタ３０と共通のワード線５
１及びソース線５２に接続される。また、各書き込みリ
ファレンストランジスタ３１は、ビット線５４と並列に
配置される書き込みリファレンス線５７に接続される。
そして、各書き込みリファレンストランジスタ３１のフ
ローティングゲートには、それぞれデータ入力線５８が
接続され、記憶データに対応付けられた信号電位Ｖsig
が印加される。読み出しリファレンストランジスタ３２
は、メモリセルトランジスタ３０の記憶データの状態に
合わせて適数個を１組とし、メモリセルトランジスタ３
０の各行毎に、１組ずつ並列に配置されて各メモリセル
トランジスタ３０と共通のワード線５１及びソース線５
２に接続される。そして、各読み出しリファレンストラ
ンジスタ３２は、読み出しリファレンストランジスタ３
２の１組の個数に合わせてビット線５４と並列に配置さ
れる読み出しリファレンス線５９にそれぞれ接続され
る。この読み出しリファレンス線５９は、ゲート回路６
０を介して、メモリセルトランジスタ３０側と共通とな
るデータ線５６に接続される。これらメモリセルトラン
ジスタ３０、書き込みリファレンストランジスタ３１及
び読み出しリファレンストランジスタ３２の構造につい
ては、図５及び図６と同一であり、各行毎に隣り合う行
と線対称となるようにしてフローティングゲート及びコ
ントロールゲートが配置される。

【００２４】ロウデコーダ６１は、行選択情報に応答し
て特定の行を選択する行選択信号ＬＳ１、ＬＳ２を発生
し、各ワード線５１に供給する。このロウデコーダ６１
は、図１の選択信号発生回路３３と同等のものである。
これにより、メモリセルトランジスタ３０、書き込みリ
ファレンストランジスタ３１及び読み出しリファレンス
トランジスタ３２の特定の行（同一行）のコントロール
ゲートが同時にオンされる。カラムデコーダ６２は、列
選択情報に応答して特定の列を選択する列選択信号ＣＳ
１〜ＣＳ３を発生し、各ゲート回路５５に供給する。こ
れにより、メモリセルトランジスタ３０の特定の列が活
性化され、その選択列のビット線５４がデータ線５６に
選択的に接続される。書き込みデコーダ６３は、初期設
定時に各ゲート回路６０を順次オンさせる書き込み選択
信号ＲＳｂを発生し、各ゲート回路６０に供給する。こ
れにより、読み出しリファレンストランジスタ３２の各
列が、初期設定時に順次活性化され、メモリセルトラン
ジスタ３０の記憶データの判定の基準値が書き込まれ
る。このとき、カラムデコーダ６２は、書き込み選択信
号ＲＳａに応答して動作を停止しており、各ゲート回路
５５をオフさせて各ビット線５４に対して電位Ｖccを供
給させている。

【００２５】第１の比較器６４は、非反転入力に抵抗６
５が接続されるデータ線５６の接続点ａが接続され、反
転入力に抵抗６６が接続される書き込みリファレンス線
５７の接続点ｃが接続される。これにより、選択された
メモリセルトランジスタ３０のオン抵抗値と抵抗６５の
抵抗値との比で決定される接続点ａの電位Ｖaと、選択
された書き込みリファレンストランジスタ３１のオン抵
抗値と抵抗６６の抵抗値との比で決定される接続点ｃの
電位Ｖcとが比較される。そして、その比較結果が書き
込み停止信号ＷＳとして書き込み回路６７に供給され
る。書き込み回路６７は、所定の周期及び波高値を有す
る書き込みパルスφwを発生し、電力線５３を介してソ
ース線５２に供給する。この書き込み回路６７は、図１
の書き込み回路３７と同一のものであり、書き込み停止
信号ＷＳに応答して書き込みパルスφwの発生を停止す
るように構成される。尚、書き込みパルスφwは、メモ
リセルトランジスタ３０の全ての列に同時に印加される
が、非選択の列では、ゲート回路５５から電源電位が供
給されてビット線４４の電位が高く設定されるため、コ
ントロールゲートがオンせず、フローティングゲートへ
電荷が注入されることはない。第２の比較器６８は、各
読み出しリファレンス線５９毎に配置され、非反転入力
に、抵抗６９が接続される各読み出しリファレンス線５
９の接続点ｂが接続され、反転入力にデータ線５６の接
続点ａが接続される。これにより、接続点ａの伝のＶa
が各接続点ｂの電位Ｖbとそれぞれ比較される。読み出
し回路７０は、読み出し指示に応答して電源電位Ｖddを
発生し、各抵抗６５、６６、６９を介してデータ線５
６、書き込みリファレンス線５７及び読み出しリファレ
ンス線５９に供給する。そして、読み出しデコーダ７１
は、各第２の比較器６８の比較出力を受け、読み出し時
にデータ線５６に表れる電位Ｖaが各読み出しリファレ
ンス線５９に表れる基準電位Ｖbで区切られた何れの範
囲にあるかを判定し、適数ビットのバイナリデータを出
力する。

【００２６】書き込み指示が入力されると、はじめに、
行選択信号ＬＳ１〜ＬＳ３の１つ及び列選択信号ＣＳ１
〜ＣＳ３の１つが立ち上げられ、特定のメモリセルトラ
ンジスタ３０及びリファレンストランジスタ３１が選択
される。メモリセルトランジスタ３０及びリファレンス
トランジスタ３１については、同一行が選択される。選
択されたメモリセルトランジスタ３０は、ビット線５４
及びゲート回路５５を介してデータ線５６に接続される
と共に、コントロールゲートがオンされる。同時に、選
択されたリファレンストランジスタ３１でもコントロー
ルゲートがオンされる。ロウデコーダ６１及びカラムデ
コーダ６２によるメモリセルトランジスタ３０及びリフ
ァレンストランジスタ３１の選択動作が完了した後は、
図１の場合と同一の回路構成となる。即ち、電力線５３
から各メモリセルトランジスタ３０への書き込みパルス
φwの印加により、メモリセルトランジスタ３０のフロ
ーティングゲートに電荷が注入され、その注入量に応じ
てメモリセルトランジスタ３０のオン抵抗値が低下す
る。そして、メモリセルトランジスタ３０のオン抵抗値
と抵抗５４の抵抗値との比によって決定される電位Ｖp1
が低下し、リファレンストランジスタ３１のオン抵抗値
と抵抗５５の抵抗値との比によって決定される電位Ｖp2
に一致した時点で書き込みパルスφwの供給が停止され
る。従って、ロウデコーダ５１及びカラムデコーダ５２
による選択動作で指定される特定のメモリセルトランジ
スタ３０のオン抵抗値が、フローティングゲートに信号
電位Ｖsigが印加されたときのリファレンストランジス
タ３１のオン抵抗値に一致される。

【００２７】読み出し指示が入力されると、まず、各ゲ
ート回路６０がオフしてデータ線５６と各読み出しリフ
ァレンス線５９とが電気的に分離される。このとき、各
ゲート回路６０は、各読み出しリファレンス線５９に対
して何れの電位も供給せず、開放状態とする。ロウデコ
ーダ６１及びカラムデコーダ６２によるメモリセルトラ
ンジスタ３０の選択動作は、書き込み動作と同一であ
り、各選択情報に従ってメモリセルトランジスタ３０の
特定の１つが選択的に活性化されると、データ線５６に
接続されて、図１と同一の回路構成となる。即ち、選択
的に活性化されたメモリセルトランジスタ３０から読み
出される電位Ｖp1が、各読み出しリファレンストランジ
スタ３２から読み出される電位Ｖr1〜Ｖrnとそれぞれ比
較され、その比較結果に基づいて所定ビットのバイナリ
データが再生される。例えば、電源電位が２Ｖでメモリ
セルトランジスタ３０を４値動作するとき、基準電位を
０．５Ｖ、１Ｖ、１．５Ｖに設定し、メモリセルトラン
ジスタ３０から読み出される電位が０〜０．５Ｖで「０
０」、０．５〜１Ｖで「０１」、１〜１．５Ｖで「１
０」、１．５〜２Ｖで「１１」として２ビットのバイナ
リデータを生成するように構成される。

【００２８】以上の実施形態においては、メモリセルト
ランジスタ３０を２行×３列配置した場合を例示してい
るが、メモリセルトランジスタ３０を３行以上、あるい
は４列以上配置することも容易である。また、リファレ
ンストランジスタ３１については、必ずしも１行毎に設
ける必要はなく、メモリセルトランジスタ３０の各行に
対して１つを共通に用いるようにしてもよい。この場
合、各行毎の特性のばらつきの影響を受けやすくなる
が、回路規模を小さくすることができる。

【００２９】

【発明の効果】本発明によれば、フローティングゲート
とコントロールゲートとを有するメモリセルトランジス
タにおいて、データの書き込み速度を低下させることな
く、多値情報を再現性よく記憶させることができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置の第１の実
施形態を示す回路図である。

【図２】本発明の不揮発性半導体メモリ装置の動作を説
明するタイミング図である。

【図３】ゲート回路の構成の一例を示す回路図である。

【図４】本発明の不揮発性半導体メモリ装置の第２の実
施形態を示す回路図である。

【図５】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。

【図６】図５のＸ−Ｘ線の断面図である。

【図７】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。

【符号の説明】

１ 半導体基板 ２ 分離領域 ３、５、９ 酸化膜 ４ フローティングゲート ６ コントロールゲート ７ 第１拡散層 ８ 第２拡散層 １０ アルミニウム配線 １１ コンタクトホール ２０、３０ メモリセルトランジスタ ２１、３６、５１ ワード線 ２２、５４ ビット線 ２３、３７、５２ ソース線 ２４ 選択トランジスタ ２５、５６ データ線 ２６、５３ 電力線 ２７、６１ ロウデコーダ ２８、６２ カラムデコーダ ３１ 書き込みリファレンストランジスタ ３２ 読み出しリファレンストランジスタ ３３ 選択回路 ３４、６６ 書き込み回路 ３５、７０ 読み出し回路 ４２、６４ 第１の比較器 ４３、４４、５５、６０ ゲート回路 ４５、６３ 書き込みデコーダ ４６、６８ 第２の比較器 ４７、７１ 読み出しデコーダ ５７ 書き込みリファレンス線 ５８ データ入力線 ５９ 読み出しリファレンス線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的に独立したフローティングゲート
   に重ねてコントロールゲートが配置され、フローティン
   グゲート及びコントロールゲートに隣接してソース領域
   及びドレイン領域が配置されるメモリセルトランジスタ
   と、上記メモリセルトランジスタと同一構造を成し、フ
   ローティングゲートに所定の電荷量を保持してメモリセ
   ルトランジスタに並列に接続される１つまたは複数の読
   み出しリファレンストランジスタと、上記メモリセルト
   ランジスタと同一構造を成し、記憶情報と対応付けられ
   る信号電位をフローティングゲートに受けてメモリセル
   トランジスタに並列に接続される書き込みリファレンス
   トランジスタと、上記メモリセルトランジスタ及び上記
   両リファレンストランジスタのコントロールゲートに所
   定の電位を与えて活性化する選択回路と、活性化された
   上記メモリセルトランジスタ及び上記書き込みリファレ
   ンストランジスタのソース／ドレイン間に一定の電位差
   を与える書き込み回路と、上記メモリセルトランジスタ
   及び上記書き込みリファレンストランジスタに流れる電
   流量を比較し、比較結果に応じて上記書き込み回路の電
   位の供給を停止する第１の比較回路と、活性化された上
   記メモリセルトランジスタ及び上記読み出しリファレン
   ストランジスタのソース／ドレイン間に一定の電位差を
   与える読み出し回路と、上記メモリセルトランジスタ及
   び上記読み出しリファレンストランジスタに流れる電流
   量を比較し、比較結果に基づいて記憶情報を再生する第
   ２の比較回路と、を備えたことを特徴とする不揮発性半
   導体メモリ装置。
2. 【請求項２】 上記書き込みリファレンストランジスタ
   と上記読み出しリファレンストランジスタとを同時に選
   択し、上記書き込みリファレンストランジスタのフロー
   ティングゲートに情報の判定基準値に対応した基準信号
   電位を印加しながら上記書き込み回路を起動させて上記
   読み出しリファレンストランジスタに判定基準値を記憶
   させることを特徴とする請求項１に記載の不揮発性半導
   体メモリ装置。
3. 【請求項３】 １つの上記書き込みリファレンストラン
   ジスタまたは１組の上記読み出しリファレンストランジ
   スタに対して上記メモリセルトランジスタを複数個並列
   に接続し、上記書き込み回路または上記読み出し回路か
   ら複数の上記メモリセルトランジスタの内の１つに選択
   的に電位を供給することを特徴とする請求項１に記載の
   不揮発性半導体メモリ装置。