JP3615348B2 - 不揮発性半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを有するメモリセルトランジスタによって多値データの記憶を可能にする不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、データの読み出しが行われる。
【０００３】
図７は、フローティングゲートを有する不揮発性半導体メモリ装置のメモリセル部分の平面図で、図８は、そのＸ−Ｘ線の断面図である。この図においては、コントロールゲートの一部がフローティングゲートに並んで配置されるスプリットゲート構造を示している。
Ｐ型のシリコン基板１の表面領域に、選択的に厚く形成される酸化膜（ＬＯＣＯＳ）よりなる複数の分離領域２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３を介し、隣り合う分離領域２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の酸化膜５は、フローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３を介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。コントロールゲート６の間の基板領域及びフローティングゲート４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡散層８が形成される。第１拡散層７は、コントロールゲート６の間で分離領域２に囲まれてそれぞれが独立し、第２拡散層８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、第１拡散層７及び第２拡散層８によりメモリセルトランジスタが構成される。そして、コントロールゲート６上に、酸化膜９を介して、アルミニウム配線１０がコントロールゲート６と交差する方向に配置される。このアルミニウム配線１０は、コンタクトホール１１を通して、第１拡散層７に接続される。
【０００４】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量に応じてソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を段階的に変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応付けるようにしている。例えば、フローティングゲート４への電荷の注入量を４段階で設定し、そのメモリセルトランジスタのオン抵抗値を同じく４段階で読み出すようにすることで、１つのメモリセルトランジスタに４値（２ビット分）のデータを記憶させることができるようになる。
【０００５】
図９は、図７に示したメモリセル部分の回路図である。この図においては、メモリセルを４行×４列に配置した場合を示している。
２重ゲート構造のメモリセルトランジスタ２０は、コントロールゲート６がワード線２１に接続され、第１拡散層７及び第２拡散層８がそれぞれビット線２２及びソース線２３に接続される。各ビット線２２は、それぞれ選択トランジスタ２４を介してデータ線２５に接続され、このデータ線２５が抵抗２６を介して読み出し回路２７に接続される。また、各ビット線２２には、それぞれ電圧値を読み出すセンスアンプ（図示せず）が接続される。各ソース線２３は、それぞれ電力線２８に接続され、この電力線２８に書き込み回路２９が接続される。通常は、各メモリセルトランジスタ２０で共通に形成されるコントロールゲート６自体がワード線２１として用いられ、第１拡散層７に接続されるアルミニウム配線１０がビット線２２として用いられる。また、コントロールゲート６と平行して延在する第２拡散層８がソース線２３として用いられる。
【０００６】
行選択情報ＬＳ１〜ＬＳ４は、ロウアドレス情報に基づいて生成されるものであり、ワード線２１の１本を選択することにより、メモリセルトランジスタ２０の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ４は、カラムアドレス情報に基づいて生成されるものであり、選択トランジスタ２４の１つをオンさせることにより、メモリセルトランジスタ２０の特定の列を活性化する。これにより、行列配置される複数のメモリセルトランジスタ２０の内の１つが、ロウアドレス情報及びカラムアドレス情報に従って指定され、データ線２５に接続される。
【０００７】
メモリセルトランジスタ２０に対して多値情報（またはアナログ情報）を書き込む場合、記録精度を高めるために、電荷の注入（書き込み）と注入量の確認（読み出し）とが短い周期で繰り返される。即ち、メモリセルトランジスタ２０への書き込みを少しずつ行いながら、その都度読み出しを行い、記憶させようとしているデータの内容に読み出し結果が一致した時点で書き込みを停止するように構成される。
【０００８】
書き込みクロックφＷは、例えば、図１０に示すように、一定の周期で一定の期間だけパルスが立ち上がるように生成される。この書き込みクロックφＷは、書き込み回路２９から電力線２８及びソース線２３を介してメモリセルトランジスタ２０に印加される。このとき、データ線２５は、書き込みクロックφＷに同期して、接地電位に引き下げられる。従って、書き込みクロックφＷが立ち上がっている間は、選択されたメモリセルトランジスタ２０を通してソース線２３からビット線２２側へ電流が流れ、この電流によってフローティングゲート４への電荷の注入が行われる。
【０００９】
一方、読み出しクロックφＲは、例えば、図１０に示すように、書き込みクロックφＷの間隙期間にパルスが立ち上がるように生成され、読み出し回路２７から抵抗２６及びビット線２２を介してメモリセルトランジスタ２０に印加される。このとき、電力線２８は、読み出しクロックφＲに同期して接地電位まで引き下げられる。従って、抵抗２６及び選択されたメモリセルトランジスタ２０を通してデータ線２５から電力線２８側へ電流が流れ、メモリセルトランジスタ２０のオン抵抗値と抵抗２６の抵抗値との比に応じてビット線２２の電位が変化する。このときの電位が、ビット線２２に接続されるセンスアンプにより読み出され、その結果が書き込むべき情報に対応する値となるまで上述の書き込み及び読み出しのサイクルが繰り返される。
【００１０】
【発明が解決しようとする課題】
多値情報あるいはアナログ情報を記憶する上述のメモリ装置においては、書き込みサイクルの１ステップを小さくするほど高精度の書き込みが可能になる。しかしながら、１ステップを小さくすると、メモリセルの書き込み量が所望のレベルに達するまでに要する書き込みサイクルが増大するため、書き込み速度が遅くなるという問題が生じる。
【００１１】
一般に、書き込みサイクルの１ステップは、動作速度よりも記憶精度が重要視される場合には小さく、記憶精度よりも動作速度が重要視される場合には逆に大きく設定される。このように書き込みサイクルの１ステップの設定は、メモリ装置の使用目的に応じて行われるが、並列に設けられる複数のメモリセル間で、書き込み特性が必ずしも均一には成らないため、全てのメモリセルに対して最適な状態に設定することは困難であり、設定の自由度は少ない。
【００１２】
そこで本発明は、多値情報あるいはアナログ情報を記録するメモリ装置の書き込み動作を高速且つ高精度に維持し、動作条件の設定を簡略化することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、その特徴とするところは、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記メモリセルトランジスタのソース側に接続されるソース線と、上記ビット線を接地し、第１の書き込み期間で上記ソース線から上記メモリセルトランジスタに対して一定の電圧を印加し、第２の書き込み期間で上記ソース線から上記メモリセルトランジスタに対して一定の周期で書き込みクロックを印加する書き込み回路と、上記第２の書き込み期間中に、上記書き込みクロックの間隙期間内で、上記ソース線を接地して上記ビット線に所定の抵抗値を有する抵抗を介して一定の波高値を有する読み出しクロックを印加する読み出し回路と、記憶すべき多値情報の内容に応じて上記第１の書き込み期間の書き込み動作を制御すると共に、上記読み出し回路の動作に同期して上記ビット線の電位を上記多値情報に対応する判定値と比較する判定回路と、を備えたことにある。
【００１４】
本発明によれば、メモリセルトランジスタに対して、記憶すべき多値情報に対応する量よりも少しだけ少ない量が予め書き込まれる。その後、書き込み動作と読み出し動作とを繰り返すようにして正確な書き込みを行うようにしている。従って、書き込み動作の始まりの時点では、確認のための読み出し動作が省略され、高速動作に対応している。
【００１５】
【発明の実施の形態】
図１は、本発明の不揮発性半導体メモリ装置の第１の実施の形態を示す回路図である。この図においては、図面簡略化のため、メモリセルトランジスタ４０が４行×１列に配置してある。
メモリセルトランジスタ４０は、図７に示すメモリセルトランジスタ２０と同一構造であり、フローティングゲート及びコントロールゲートを有し、フローティングゲートに注入（蓄積）される電荷の量に応じてオン抵抗値を変動させる。ワード線４１は、メモリセルトランジスタ４０の各列毎に対応して配置され、各メモリセルトランジスタ４０のコントロールゲートがそれぞれ接続される。このワード線４１には、行選択情報を受けるロウデコーダ（図示せず）から供給される行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選択的に活性化される。ビット線４２は、メモリセルトランジスタ４０が配列された列方向に延在し、各メモリセルトランジスタ４０のドレイン側が接続される。ソース線４３は、ビット線４２と交差する方向に延在して配置され、各メモリセルトランジスタ４０のソース側が接続される。これにより、各メモリセルトランジスタ４０は、ビット線４２に対して並列に接続され、書き込み、読み出し及び消去の各動作毎にビット線４２及びソース線４３から所定の電位の供給を受ける。
【００１６】
データ線４５は、列選択情報ＬＳ１に応答して動作する列選択トランジスタ４４を介してビット線４２に接続されると共に、一定の抵抗値を有する読み出し負荷抵抗４６を介して読み出し回路５１に接続される。また、データ線４５は、書き込み回路５２から供給される電流制御信号Ｓ０に応答して動作するスイッチングトランジスタ４７を介して接地される。そして、電力線４８は、各ソース線４３に接続され、書き込み回路５２に接続される。
【００１７】
読み出し回路５１は、読み出しクロックφＲを発生し、抵抗４６を介してデータ線４６及びビット線４２からメモリセルトランジスタ４０に対して一定の電圧を一定の周期で印加する。この読み出しクロックφＲは、図１０に示す読み出しクロックφＲと同一であり、一定の波高値を維持しながら、書き込みクロックφＷに従う一定の周期を有する。書き込み回路５２は、第１の書き込み期間に記憶情報に対応する書き込み電圧（ＶＨ／ＶＭ／ＶＬ）を所定の期間連続して発生し、続く第２の書き込み期間に書き込みクロックφＷを発生する。記憶情報に対応する書き込み電圧または書き込みクロックφＷは、電力線４８及びソース線４３からメモリセルトランジスタ４０に対して印加される。また、書き込み回路５２は、書き込みクロックφＷに同期して電流制御信号Ｓ０を発生し、スイッチングトランジスタ４７に印加する。
【００１８】
判定回路５３は、記憶すべき多値情報を取り込み、その情報の判定に応じて書き込み回路５２における第１の書き込み期間の書き込み電圧（ＶＨ／ＶＭ／ＶＬ）を指定する。同時に、その判定結果に応じて、第２の読み出し期間の間隙期間での読み出し動作における判定値を設定する。そして、読み出し回路５１の動作に合わせてビット線４２の電位を読み出し、ビット線４２の電位を設定した判定値と比較し、その比較結果を判定信号Ｄとして出力する。
【００１９】
メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶する場合、図２に示すように、「１、１」、「０、１」、「１、０」の書き込み情報に対応して、第１の書き込み期間に高電圧（ＶＨ）、中電圧（ＶＭ）、低電圧（ＶＬ）がそれぞれ選択される。この第１の書き込み期間は、読み出しクロックφＲが停止され、書き込みクロックφＷによる書き込み動作のみが継続して行われる。第１の書き込み期間の長さは、第１の書き込み期間が完了した時点でビット線４２の読み出し電位がそれぞれの判定値を超えない範囲に設定される。尚、書き込み情報「０、０」の記憶については、メモリセルトランジスタ４０が消去状態のまま用いられるため、書き込み動作は不要である。
【００２０】
第１の書き込み期間が完了すると、第２の書き込み期間となり、図２に示すように、読み出し回路５１は、読み出しクロックφＲを発生し、書込回路５２は、書き込みクロックφＷ及び書き込みクロックφＷに同期した電流制御信号Ｓ０を発生する。このときの書き込みクロックφＲの波高値は、例えば、低電位ＶＬに設定される。この第２の書き込み期間では、書き込みクロックφＷによる書き込み動作と、読み出しクロックφＲによる読み出し動作とが繰り返される。そして、判定回路５３によりビット線４２の読み出し電位が記憶する多値情報に対応して設定される判定値に達して判定信号Ｄが反転した時点で、書き込み動作及び読み出し動作が停止される。
【００２１】
第１の書き込み期間で、メモリセルトランジスタ４０に対して書き込み情報に対応した量の書き込みが行われた後、不足分が第２の書き込み期間で書き込まれる。このため、第１の書き込み期間と第２の書き込み期間とで完了する書き込み動作は、書き込み情報の内容に関係なくほぼ一定の期間で完了する。
図３は、本発明の不揮発性半導体メモリ装置の第２の実施の形態を示す回路図である。この図において、メモリトランジスタ４０、ワード線４１、ビット線４２、ソース線４３、選択トランジスタ４４、データ線４５、読み出し負荷抵抗４６及び電力線４８は図１と同一である。また、読み出し回路５１及び判定回路５３についても図１と同一であり、第２の書き込み期間の読み出し動作の度にビット線４２の電位が記憶情報に対応して設定される判定値と比較される。
【００２２】
書き込み回路５４は、第１の書き込み期間に一定の書き込み電圧を記憶情報に対応する期間だけ連続して発生し、続く第２の書き込み期間に一定の波高値を有する書き込みクロックφＷを発生する。一定の書き込み電圧または書き込みクロックφＷは、図１の場合と同様に、電力線４８及びソース線４３からメモリセルトランジスタ４０に対して印加される。
【００２３】
メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶する場合、図４に示すように、第１の書き込み期間において、「１、１」、「０、１」、「１、０」の各書き込み情報に対応する期間だけ書き込みクロックφＷが立ち上げられ、一定の書き込み電圧が印加される。第１の書き込み期間では、読み出しクロックφＲが停止され、書き込みクロックφＷによる書き込み動作のみが継続して行われる。この第１の書き込み期間での書き込みクロックφＷの立ち上がり期間の長さは、第１の書き込み期間が終了した時点でビット線４２の読み出し電位がそれぞれの判定値を超えない範囲に設定される。第１の書き込み期間に続く第２の書き込み期間の動作は、図２に示す書き込み動作と同一である。尚、書き込み情報「０、０」の記憶については、図１の場合と同様に、メモリセルトランジスタ４０が消去状態のまま用いられる。
【００２４】
第１の書き込み期間で、メモリセルトランジスタ４０に対して書き込み情報に対応した量の書き込みが行われた後、不足分が第２の書き込み期間で書き込まれる。第１の書き込み期間では、第２の書き込み期間と同じ書き込み電圧が印加されるが、書き込み状態を確認するための読み出し動作を省略しているため、一気に書き込みが成される。従って、書き込み時間は大幅に短縮される。
【００２５】
図５は、本発明の不揮発性半導体メモリ装置の第３の実施の形態を示す回路図である。この図においても、メモリトランジスタ４０、ワード線４１、ビット線４２、ソース線４３、選択トランジスタ４４、データ線４５、読み出し負荷抵抗４６及び電力線４８は図１と同一である。また、読み出し回路５１及び判定回路５３についても図１と同一であり、読み出し動作の度にビット線４２の電位が記憶情報に対応して設定される判定値及び予備判定値と比較される。
【００２６】
データ線４５は、一定の抵抗値を有する読み出し負荷抵抗４６を介して読み出し回路５１に接続されると共に、書き込み回路５５から供給される電流制御信号Ｓ０、Ｓ１、Ｓ２に応答して動作する並列のスイッチングトランジスタ４９ａ、４９ｂ、４９ｃを介して接地される。
書き込み回路５５は、第１の書き込み期間に一定の書き込み電圧を一定の期間だけ連続して発生し、続く第２の書き込み期間に一定の波高値を有する書き込みクロックφＷを発生する。一定の書き込み電圧または書き込みクロックφＷは、図１の場合と同様に、電力線４８及びソース線４３からメモリセルトランジスタ４０に対して印加される。また、書き込み回路５５は、書き込み情報に応じて電流制御信号Ｓ０、Ｓ１、Ｓ２を発生し、スイッチングトランジスタ４９ａ、４９ｂ、４９ｃに供給する。
【００２７】
メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶する場合、図６に示すように、第１の書き込み期間において、「１、１」、「０、１」、「１、０」の各書き込み情報に対応するように電流制御信号Ｓ０、Ｓ１、Ｓ２が選択的に立ち上げられる。並列に接続されるスイッチングトランジスタ４９ａ、４９ｂ、４９ｃは、ビット線４２から接地側に流れる電流を制限するものであり、オンする数に応じてソース線４３からメモリセルトランジスタ４０を通してビット線４２へ流れる電流、即ち、書き込み電流を決定する。従って、「１、１」の書き込み情報に対応して電流制御信号Ｓ０、Ｓ１、Ｓ２が全て立ち上げられると、書き込み電流として大電流が流れ、「０、１」の書き込み情報に対応して電流制御信号Ｓ０のみが立ち上げられると、書き込み電流として小電流が流れる。この第１の書き込み期間では、読み出しクロックφＲが停止され、書き込みクロックφＷによる書き込み動作のみが継続して行われる。
【００２８】
第１の書き込み期間は、第１の書き込み期間が終了した時点でビット線４２の読み出し電位がそれぞれの判定値を超えない範囲で書き込みの電圧値、電流量が設定される。第１の書き込み期間に続く第２の書き込み期間の動作では、電流制御信号Ｓ０のみ立ち上げられてスイッチングトランジスタ４９ａのみが動作し、電流制御信号Ｓ１、Ｓ２は固定されてスイッチングトランジスタ４９ｂ、４９ｃはオフのままとなる。このスイッチングトランジスタ４９ａと書き込みクロックφＲによる第２の書き込み期間での書き込み動作は、図２に示す書き込み動作と同一である。尚、書き込み情報「０、０」の記憶については、図１の場合と同様に、メモリセルトランジスタ４０が消去状態のまま用いられる。
【００２９】
第１の書き込み期間で、メモリセルトランジスタ４０に対して書き込み情報に対応した量の書き込みが行われた後、不足分が第２の書き込み期間で書き込まれる。第１の書き込み期間では、ビット線４２から接地側への電流経路を書き込み情報に対応して大きく設定しているため、書き込み情報に応じた量の書き込み電流が流れて書き込みが行われるようになる。このとき、書き込み状態を確認するための読み出し動作を省略しているため、一気に書き込みが成される。従って、書き込み時間は大幅に短縮される。
【００３０】
以上のメモリ装置においては、メモリセルトランジスタ４０に対して予め連続した書き込みが行われる。このため、ビット線４２の読み出し電位は、第１の書き込み期間に短時間で所望の判定値近くまで到達する。そして、第２の書き込み期間に、所望の判定に達するまで、ゆっくりと変化するようになる。尚、メモリセルトランジスタ４０に対する第１の書き込み期間の書き込み動作につては、書き込み電圧を切り換えること、書き込み時間を切り換えること、書き込み電流を切り換えることが考えられるが、これらを組み合わるようにしてもよい。
【００３１】
以上の実施の形態においては、メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶させる場合を例示したが、記憶情報は４値に限るものではなく、８値（３ビット分）、１６値（４ビット分）あるいはそれ以上でも可能である。この場合、書き込み回路５２、５４、５５においては、記憶情報の数に対応して書き込み電圧、書き込み時間、書き込み電流を切り換えるように構成される。
【００３２】
【発明の効果】
本発明によれば、メモリセルトランジスタに多値情報を記憶させる際に、書き込み速度の高速化が図れる。あるいは、書き込み速度を低下させることなく高精度の書き込みを行うことができる。従って、メモリセルトランジスタに対する書き込み条件の設定が容易になり、条件設定の自由度が拡大される。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の第１の実施形態を示す回路図である。
【図２】第１の実施の形態の書き込みクロック及び電流制御信号の波形図である。
【図３】本発明の不揮発性半導体メモリ装置の第２の実施形態を示す回路図である。
【図４】第２の実施の形態の書き込みクロック及び電流制御信号の波形図である。
【図５】本発明の不揮発性半導体メモリ装置の第３の実施形態を示す回路図である。
【図６】第３の実施の形態の書き込みクロック及び電流制御信号の波形図である。
【図７】従来の不揮発性半導体メモリ装置のメモリセルの構造を示す平面図である。
【図８】図７のＸ−Ｘ線の断面図である。
【図９】従来の不揮発性半導体メモリ装置の構成を示す回路図である。
【図１０】書き込みクロック及び読み出しクロックの波形図である。
【符号の説明】
１ 半導体基板
２ 分離領域
３、５、９ 酸化膜
４ フローティングゲート
６ 制御ゲート
７ ドレイン領域
８ ソース領域
１０ アルミニウム配線
１１ コンタクトホール
２０、４０ メモリセルトランジスタ
２１、４１ ワード線
２２、４２ ビット線
２３、４３ ソース線
２４、４４ 選択トランジスタ
２５、４５ データ線
２６、４６ 読み出し負荷抵抗
２７、５１ 読み出し回路
２８、４８ 電力線
２９、５２、５４、５５ 書き込み回路
４７、４９ａ、４９ｂ、４９ｃ スイッチングトランジスタ
５３ 判定回路

Claims (4)

1. 電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記メモリセルトランジスタのソース側に接続されるソース線と、上記ビット線を接地し、第１の書き込み期間で上記ソース線から上記メモリセルトランジスタに対して一定の電圧を印加し、第２の書き込み期間で上記ソース線から上記メモリセルトランジスタに対して一定の周期で書き込みクロックを印加する書き込み回路と、上記第２の書き込み期間中に、上記書き込みクロックの間隙期間内で、上記ソース線を接地して上記ビット線に所定の抵抗値を有する抵抗を介して一定の波高値を有する読み出しクロックを印加する読み出し回路と、記憶すべき多値情報の内容に応じて上記第１の書き込み期間の書き込み動作を制御すると共に、上記読み出し回路の動作に同期して上記ビット線の電位を上記多値情報に対応する判定値と比較する判定回路と、を備えたことを特徴とする不揮発性半導体メモリ装置。
2. 上記書き込み回路は、記憶する上記多値情報の内容に応じて上記第１の書き込み期間に上記書き込みクロックの波高値を可変設定することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
3. 上記書き込み回路は、記憶する上記多値情報の内容に応じて上記第１の書き込み期間の長さを伸縮設定することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
4. 上記書き込み回路は、上記ビット線が接地されたときに上記ビット線から接地側に流れる電流を少なくとも段階的に制限する電流制限回路を含み、記憶する上記多値情報の内容に応じて上記第１の書き込み期間に電流を制限することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。

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