JPH11260070A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの書き込みエラーを防止する。 【解決手段】 複数のメモリセルトランジスタ１１と並
列にダミーセルトランジスタ２１を配置し、それぞれ共
通のワード線１２で同時に選択できるようにする。メモ
リセルトランジスタ１１に接続された複数のビット線１
３に書き込みデータに応じた電位Ｖwb1〜Ｖwb4を印加
し、その電位Ｖwb1〜Ｖwb4に応じてコントロールゲート
がオンするメモリセルトランジスタ１１を通してソース
線１４からビット線１３へ書き込み電流を流す。同時
に、ダミーセルトランジスタ２１にも書き込み電流を流
し、その電流量を電流制御回路３０によってビット線１
３に流れる書き込み電流の変化に対して相補的に変化さ
せることで、電流量の総和を一定に維持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有するメモリセルトランジスタによってデータの
記憶を可能にした不揮発性半導体メモリ装置に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートへ注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。

【０００３】図３は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図４は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。また、フローティングゲート４上
の酸化膜３ａは、フローティングゲート４の中央部で厚
く形成され、フローティングゲート４の端部を鋭角にし
ている。これにより、データの消去動作時にフローティ
ングゲート４の端部で電界集中が生じ易いようにしてい
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
してコントロールゲート５が配置される。このコントロ
ールゲート５は、一部がフローティングゲート４上に重
なり、残りの部分が酸化膜３を介してシリコン基板１に
接するように配置される。また、これらのフローティン
グゲート４及びコントロールゲート５は、それぞれ隣り
合う列が互いに面対称となるように配置される。コント
ロールゲート５の間の基板領域及びフローティングゲー
ト４の間の基板領域に、Ｎ型の第１拡散層６ｄ及び第２
拡散層６ｓが形成される。第１拡散層６ｄは、コントロ
ールゲート５の間で分離領域２に囲まれてそれぞれが独
立し、第２拡散層６ｓは、各フローティングゲート４の
間で、コントロールゲート５の延在する方向に連続す
る。これらのフローティングゲート４、コントロールゲ
ート５、第１拡散層６ｄ及び第２拡散層６ｓによりメモ
リセルトランジスタが構成される。このとき、第１拡散
層６ｄがドレインとなり、第２拡散層６ｓがソースとな
る。そして、コントロールゲート５上に、酸化膜７を介
して、アルミニウム配線８がコントロールゲート５と交
差する方向に配置される。このアルミニウム配線８は、
コンタクトホール９を通して、第１拡散層６ｄに接続さ
れる。

【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に記憶情報
に応じた量の電荷を選択的に注入することにより、特定
のメモリセルトランジスタのオン抵抗値を記憶情報に応
じて変動させるようにしている。

【０００５】図５は、図３に示したメモリセル部分の回
路図である。この図においては、メモリセルを４行×４
列に配置し、４ビットのデータを記憶できるようにした
場合を示している。メモリセルトランジスタ１１は、図
３に示すように、フローティングゲート及びコントロー
ルゲートからなる２重ゲート構造を有し、所定の個数だ
け行列配置される。ワード線１２は、メモリセルトラン
ジスタ１１の各行に沿って配置され、同一行に配置され
るメモリセルトランジスタ１１のコントロールゲートに
共通に接続される。このワード線１２は、行選択信号Ｌ
Ｓ１〜ＬＳ４に応答して、メモリセルトランジスタ１１
の特定の行を活性化する。ビット線１３は、メモリセル
トランジスタ１１の各列に沿って配置され、同一列に配
置されるメモリセルトランジスタ１１のドレインに共通
に接続される。このビット線１３は、書き込み回路（図
示せず）に接続され、書き込み動作において、書き込み
データに応じた電位Ｖwb1〜Ｖwb4を各列のメモリセルト
ランジスタ１１にそれぞれ供給する。さらに、ビット線
１３は、センスアンプ（図示せず）に接続され、読み出
し動作において、読み出し電位Ｖrbを各メモリセルトラ
ンジスタ１１に供給すると共に、そのときのビット線１
３の電位ＶBLをセンスアンプに伝える。ソース線１４
は、例えば、ワード線１２と平行に配置され、全てのメ
モリセルトランジスタ１１のソースに共通に接続され
る。このソース線１４は、書き込み動作において、書き
込み電位Ｖwsを各メモリセルトランジスタ１１に供給
し、読み出し動作において、読み出し電位Ｖrs（＜Ｖr
b）を各メモリセルトランジスタ１１に供給する。

【０００６】行選択信号ＬＳ１〜ＬＳ４は、ロウアドレ
ス情報に基づいて生成されるものであり、ワード線１２
の１本を選択することにより、メモリセルトランジスタ
１１の特定の行を活性化する。これにより、ロウアドレ
ス情報によって指定される行に配置されるメモリセルト
ランジスタ１１が同時に活性化される。メモリセルトラ
ンジスタ１１に対するデータの書き込みは、ワード線１
２を選択した状態で、ソース線１４に書き込み電位Ｖws
を印加しながら、各ビット線１３に書き込みデータに応
じた電位Ｖwbを印加することによって１行ずつ行われ
る。このメモリセルトランジスタ１１は、ワード線１２
（コントロールゲート）の電位がビット線１３（ドレイ
ン）の電位に対してしきい値分だけ高くなったときにオ
ンし、ソース線１４からビット線１３へ書き込み電流が
流れる。そこで、各ビット線１３に印加する電位Ｖwb
を、例えば、書き込みデータが「１」のときに０Ｖ、
「０」のときに５Ｖと設定し、選択時のワード線１２の
電位を２Ｖと設定すれば、書き込みデータが「１」のと
きに限って書き込み電流が流れるようになる。

【０００７】一方、メモリセルトランジスタ１１に書き
込まれたデータの読み出しは、ビット線１３に読み出し
電位Ｖrb（例えば５Ｖ）を印加し、ソース線１４に読み
出し電位Ｖrs（例えば０Ｖ）を印加する。そして、ワー
ド線１２を選択したときのビット線１３の電位の変化を
各ビット線１３に接続されるセンスアンプによって読み
出すように構成される。

【０００８】

【発明が解決しようとする課題】スプリットゲート型の
メモリセルトランジスタ１１においては、ソース線１４
に印加する書き込み電位Ｖwsが１０Ｖ以上の高電位に設
定される。即ち、メモリセルトランジスタ１１のドレイ
ン側に発生するホットエレクトロンをソース側へ加速す
るため、ソースドレイン間に高い電位差を与える必要が
あり、書き込み動作の際には、例えば、ビット線１３か
ら０Ｖ、ソース線１４から１４Ｖが印加される。

【０００９】書き込み動作において、各メモリセルトラ
ンジスタ１１では、書き込みデータの状態に応じて、書
き込み電流が流れる場合と流れない場合とが生じること
になる。即ち、上述したように、書き込みデータを
「１」としてビット線１３に０Ｖを印加する場合には、
選択されたメモリセルトランジスタ１１に書き込み電流
が流れ、書き込みデータを「０」としてビット線１３に
５Ｖを印加する場合には、選択されたメモリセルトラン
ジスタ１１に書き込み電流が流れない。

【００１０】このような書き込み動作において、メモリ
セルトランジスタ１１の各列に書き込もうとするデータ
に偏りが生じた場合、ソース線１４の電位が不安定とな
るおそれがある。例えば、全ての列のメモリセルトラン
ジスタ１１に対して「１」を書き込もうとして各電位Ｖ
wb1〜Ｖwb4を全て０Ｖに設定すると、全ての列のメモリ
セルトランジスタ１１において書き込み電流が流れ、そ
の書き込み電流の分だけソース線１４の電位Ｖwsが低下
傾向となる。このような書き込み電位Ｖwsの変動は、書
き込み動作のばらつきを招き、結果的に、書き込みエラ
ーを発生させる要因となる。

【００１１】そこで本発明は、書き込みデータの内容に
よって書き込み動作が影響を受けないようにすることを
目的とする。

【００１２】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートを有し、フ
ローティングゲートに蓄積される電荷量に応じてそれぞ
れのしきい値を変動させる行列配置された複数のメモリ
セルトランジスタと、上記メモリセルトランジスタと同
一の構造を有し、上記メモリセルトランジスタの列に沿
って配置された複数のダミーセルトランジスタと、上記
複数のメモリセルトランジスタ及び上記複数のダミーセ
ルトランジスタからそれぞれ１つの行を同時に活性化す
る選択回路と、活性化された上記複数のメモリセルトラ
ンジスタに対して複数の書き込みデータに応じて第１の
電位または第２の電位を与える書き込み回路と、上記ダ
ミーセルトランジスタに流れる電流を複数の書き込みデ
ータの内容に応じて多段階で制御する電流制御回路と、
を備えたことにある。

【００１３】本発明によれば、書き込みデータの内容に
応じてダミーセルトランジスタに流れる電流量を制限す
るようにしたことで、書き込み動作の際、複数個並列に
配置されるメモリセルトランジスタを流れる電流とダミ
ーセルトランジスタを流れる電流との総和を常に一定に
することができる。従って、複数のメモリセルトランジ
スタに対して同時にデータを書き込むときでも、データ
の内容によらず書き込み電位を安定させることができ
る。

【００１４】

【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の第１の実施形態を示す回路図である。メモ
リセルブロック１０は、複数のメモリセルトランジスタ
１１、複数のワード線１２、複数のビット線１３及びソ
ース線１４を含む。このメモリセルブロック１０内の構
成は、図５に示す構成と同一である。

【００１５】本発明の特徴とするところは、メモリセル
ブロック１０と並列にダミーセルブロック２０を配置す
ると共に、このダミーセルブロック２０内のダミーセル
トランジスタ２１に流れる電流を電流制御回路３０によ
って書き込みデータの内容に応じて変更するようにした
ことにある。ダミーセルブロック２０は、ダミーセルト
ランジスタ２１及びダミービット線２２を含む。ダミー
セルトランジスタ２１は、メモリセルトランジスタ１１
と同一の構造を有し、メモリセルトランジスタ１１の各
行に対して１つずつ、１列に配置される。ダミービット
線２２は、ダミーセルトランジスタ２１の配列に沿って
配置され、各ダミーセルトランジスタ２１のドレインに
共通に接続される。また、ダミービット線２２は、書き
込み動作において、後述する電流制御回路３０を通して
各ダミーセルトランジスタ２１に書き込み電位Ｖwb0を
供給する。

【００１６】メモリセルブロック１０のワード線１２及
びソース線１４は、ダミーセルブロック２０まで延長さ
れ、同一行のメモリセルトランジスタ１１とダミーセル
トランジスタ２１とにそれぞれ共通に接続される。これ
により、ダミーセルトランジスタ２１は、同一行に配置
されるメモリセルトランジスタ１１と同時に選択される
ようになる。同時に、ダミーセルトランジスタ２１に
は、ソース線１４から各メモリセルトランジスタ１１と
共通の電位が印加され、さらに、ダミービット線２２か
ら、電位Ｖwb0が印加される。

【００１７】電流制御回路３０は、メモリセルブロック
１０のメモリセルトランジスタ１１の列数に応じた数の
電流制御トランジスタ３１を含む。各電流制御トランジ
スタ３１は、ダミービット線２２と書き込み電位Ｖwb0
の供給源との間に並列に接続され、それぞれのゲートに
書き込みデータに応じた電位Ｖwb1〜Ｖwb4が印加され
る。尚、この電位Ｖwb1〜Ｖwb4は、書き込み動作時に書
き込み電流の影響を受けないようにビット線１３に印加
されるものとは独立して生成される。また、電流制御ト
ランジスタ３１は、書き込み動作の際に各ビット線１３
に流れる書き込み電流と同じ電流を流すように駆動能力
が設定される。例えば、電流制御トランジスタ３１と同
じ駆動能力を有するトランジスタを書き込み回路の接地
側に接続し、そのトランジスタを通してビット線１３に
書き込み電流を流すように構成する。

【００１８】ワード線１２は、行選択信号ＬＳ１〜ＬＳ
４に応答して、特定の行のメモリセルトランジスタ１１
及びダミーセルトランジスタ２１を選択的に活性化す
る。例えば、メモリセルトランジスタ１１及びダミーセ
ルトランジスタ２１の２行目を選択する場合、行選択信
号ＬＳ２のみを２Ｖまで立ち上げ、そのほかの行選択信
号ＬＳ１、ＬＳ３、ＬＳ４をそれぞれ０Ｖとする。これ
により、２行目に配置されたメモリセルトランジスタ１
１及びダミーセルトランジスタにおいて、コントロール
ゲートが活性状態となる。

【００１９】書き込み動作において、各ビット線１３に
印加される電位Ｖwb1〜Ｖwb4が、コントロールゲートの
電位（例えば２Ｖ）よりもしきい値分以上に低い値（例
えば０Ｖ）であれば、メモリセルトランジスタ１１のコ
ントロールゲートがオンし、メモリセルトランジスタ１
１を通してソース線１４からビット線１３へ書き込み電
流が流れる。逆に、各ビット線１３に印加される電位Ｖ
wb1〜Ｖwb4が、コントロールゲートの電位よりも高い値
（例えば５Ｖ）であれば、メモリセルトランジスタ１１
のコントロールゲートはオフのままとなり、書き込み電
流は流れない。このとき、ダミービット線２２には、コ
ントロールゲートの電位（例えば２Ｖ）よりもしきい値
分以上に低い電位（例えば０Ｖ）が印加されるため、ダ
ミーセルトランジスタ２１も同時にオンしてソース線１
４からダミービット線２２へ書き込み電流が流れる。そ
して、その書き込み電流は、電流制御回路３０により書
き込みデータに応じた電位Ｖwb1〜Ｖwb4に従って制御さ
れる量となるため、各ビット線１３に流れ込む書き込み
電流の総和と相補的な量となる。即ち、同一行で同時に
選択されるメモリセルトランジスタ１１が、書き込み動
作の際にオフしたままとなる数と、電流制限回路３０で
電流制御トランジスタ３１がオンする数とが一致するこ
とになる。これにより、各ビット線１３に流れる書き込
み電流ｉ1〜ｉ4とダミービット線２２に流れる書き込み
電流ｉ0との総和（ｉ0＋ｉ1＋ｉ2＋ｉ3＋ｉ4）が一定の
値に維持される。従って、書き込みデータの内容に関係
なく、ソース線１４からの電力供給を一定の条件に維持
することができ、ソース線１４の書き込み電位Ｖwsを安
定させることができる。

【００２０】図２は、本発明の不揮発性半導体メモリ装
置の第２の実施形態を示すブロック図である。この図に
おいて、メモリセルブロック１０、ダミーセルブロック
２０及び電流制御回路３０は、図１と同一構成のもので
ある。４つのメモリセルブロック１０が並列に配置さ
れ、各メモリセルブロック１０でワード線１２及びソー
ス線１４がそれぞれ共通に接続される。これら４つのメ
モリセルブロック１０に対して、１つのダミーセルブロ
ック２０が並列に配置され、このダミーセルブロック２
０でもワード線１２及びソース線１４が各メモリセルブ
ロック１０とそれぞれ共通に接続される。

【００２１】各メモリセルブロック１０及び各ダミーセ
ルブロック２０で共通となるワード線１２には、ロウデ
コーダ１５が接続され、メモリセル及びダミーセルの行
数に応じた数の行選択信号が印加される。また、各メモ
リブロック１０のビット線１３には、カラムデコーダ１
６が接続され、各カラムデコーダ１５に与えられる電位
Ｖwb1〜Ｖwb4が、各メモリセルブロック１０において特
定の列のビット線１３に選択的に供給される。そして、
各メモリセルブロック１０及び各ダミーセルブロック２
０で共通となるソース線１２には、書き込み動作と読み
出し動作とで切り換えられる２種類の電位Ｖws／Ｖrsが
印加される。これにより、各メモリセルブロック１０に
おいては、カラムデコーダ１６で指定される特定の列の
みで、ロウデコーダ１５の指定に応じてメモリセルトラ
ンジスタ１１に対する書き込みが行われる。このとき、
各メモリセルブロック１０内の非選択の列においては、
ビット線１３にワード線１２の電位（例えば２Ｖ）より
も高い電位（例えば５Ｖ）を印加することにより、メモ
リセルトランジスタ１１のコントロールゲートがオンし
ないようにしている。

【００２２】各メモリセルブロック１０の非選択状態に
あるメモリセルトランジスタ１１においては、ソース線
１４から１０Ｖ以上の高い書き込み電位Ｖwsが印加され
ていたとしても、コントロールゲートがオフしているた
め、書き込み電流は流れない。そして、書き込みデータ
の内容に偏りが生じたとしても書き込み電位Ｖwsが必要
以上に上昇することはないため、非選択状態のメモリセ
ルトランジスタ１１は、オフ状態が安定して維持され
る。従って、非選択状態のメモリセルトランジスタ１１
で不要な書き込み電流が流れることはなく、書き込みエ
ラーを防止できる。

【００２３】

【発明の効果】本発明によれば、ビット線に流れる書き
込み電流とダミービット線に流れる書き込み電流とが相
補的に変化し、書き込み電流の総和が常に一定に維持さ
れる。このため、書き込み電流の供給源は、常に同じ条
件で書き込み電流を供給できるようになり、書き込みデ
ータの内容にかかわらず安定した書き込み動作を達成で
き、書き込みエラーの発生を防止することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置の第１の実
施形態を示す回路図である。

【図２】本発明の不揮発性半導体メモリ装置の第２の実
施形態を示すブロック図である。

【図３】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。

【図４】図３のＸ−Ｘ線の断面図である。

【図５】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。

【符号の説明】

１ 半導体基板 ２ 分離領域 ３、３ａ、７ 酸化膜 ４ フローティングゲート ５ コントロールゲート ６ｄ 第１拡散領域（ドレイン） ６ｓ 第２拡散領域（ソース） ８ アルミニウム配線 ９ コンタクトホール １０ メモリセルブロック １１ メモリセルトランジスタ １２ ワード線 １３ ビット線 １４ ソース線 １５ ロウデコーダ １６ カラムデコーダ ２０ ダミーセルブロック ２１ ダミーセルトランジスタ ２２ ダミービット線 ３０ 電流制御回路 ３１ 電流制御トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的に独立したフローティングゲート
   を有し、フローティングゲートに蓄積される電荷量に応
   じてそれぞれのしきい値を変動させる行列配置された複
   数のメモリセルトランジスタと、上記メモリセルトラン
   ジスタの列に沿って配置された複数のダミーセルトラン
   ジスタと、上記複数のメモリセルトランジスタ及び上記
   複数のダミーセルトランジスタからそれぞれ１つの行を
   同時に活性化する選択回路と、活性化された上記複数の
   メモリセルトランジスタに対して複数の書き込みデータ
   に応じて第１の電位または第２の電位を与える書き込み
   回路と、上記ダミーセルトランジスタに流れる電流を複
   数の書き込みデータの内容に応じて多段階で制御する電
   流制御回路と、を備えたことを特徴とする不揮発性半導
   体メモリ装置。
2. 【請求項２】 上記メモリセルトランジスタの各行に沿
   って配置され、上記メモリセルトランジスタ及び上記ダ
   ミーセルトランジスタのコントロールゲートにそれぞれ
   接続される複数のワード線と、上記メモリセルトランジ
   スタの各列に沿って配置され、上記メモリセルトランジ
   スタのドレイン側に接続される複数の第１のビット線
   と、上記ダミーセルトランジスタの列に沿って配置さ
   れ、上記ダミーセルトランジスタのドレイン側に接続さ
   れる第２のビット線と、上記メモリセルトランジスタ及
   び上記ダミーセルトランジスタのソース側に共通に接続
   されるソース線と、を含むことを特徴とする請求項１に
   記載の不揮発性半導体メモリ装置。
3. 【請求項３】 上記ダミーセルトランジスタは、上記メ
   モリセルトランジスタと同一の構造を有することを特徴
   とする請求項２に記載の不揮発性半導体メモリ装置。