JPH11312390A - Ｅｅｐｒｏｍおよびｅｅｐｒｏｍの制御方法 - Google Patents

Ｅｅｐｒｏｍおよびｅｅｐｒｏｍの制御方法

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JPH11312390A
JPH11312390A JP3275599A JP3275599A JPH11312390A JP H11312390 A JPH11312390 A JP H11312390A JP 3275599 A JP3275599 A JP 3275599A JP 3275599 A JP3275599 A JP 3275599A JP H11312390 A JPH11312390 A JP H11312390A
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transistor
memory
line
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ゲオルガコス ゲオルク
Martin Bloch
ブロッホ マルティン
Kai Kasprick
カスプリック カイ
Thomas Kern
ケルン トーマス
Juergen Peter
ペーター ユルゲン
Thomas Piorek
ピオレク トーマス
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Abstract

(57)【要約】 【課題】 選択線、制御線、ビット線およびソース線を
介してプログラミング可能、読み出し可能かつ消去可能
である複数の、メモリトランジスタとこれに直列である
選択トランジスタとを含むメモリセルを備えたＥＥＰＲ
ＯＭであって、メモリトランジスタのドレイン接続端子
がビット線に接続され、選択トランジスタのソース接続
端子がソース線に接続されている形式のものを、意図し
ない情報消失が生じないようにする 【解決手段】 メモリセルのプログラミングのために必
要であるプログラミング電圧をソース線を介して供給す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、請求項１の上位概
念に記載のＥＥＰＲＯＭおよび請求項６の上位概念に記
載のＥＥＰＲＯＭの制御方法、即ち選択線、制御線、ビ
ット線およびソース線を介してプログラミング可能、読
み出し可能かつ消去可能である複数のメモリセルを備え
たＥＥＰＲＯＭであって、該メモリセルはそれぞれ１つ
のメモリトランジスタと該メモリトランジスタに直列で
ある選択トランジスタとを含んでおり、かつ前記メモリ
トランジスタのドレイン接続端子は前記ビット線に接続
されておりかつ前記選択トランジスタのソース接続端子
は前記ソース線に接続されている形式のものおよびこの
種のＥＥＰＲＯＭの制御方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは不揮発性の、電気的にプ
ログラミング可能かつ消去可能なメモリである。ＥＥＰ
ＲＯＭのいずれのメモリセルの要部もそのメモリトラン
ジスタである。
【０００３】集積回路に使用するために設けられている
メモリトランジスタの構成は図１のＡ）に略示されてい
る。この種のトランジスタの回路図は図１のＢ）に示さ
れている。
【０００４】図１のＡ）からわかるように、そこに図示
されているメモリトランジスタは、「通例の」、即ち記
憶動作しないトランジスタのように、サブストレートに
埋め込まれているソース部分Ｓと、同じくサブストレー
トに埋め込まれているドレイン部分Ｄと、サブストレー
トの上方に配置されている（制御）ゲート部分（コント
ロールゲート）ＣＧとを有している。通常のトランジス
タとは異なって、サブストレートとゲート接続端子ＣＧ
との間に付加的に、ゲート接続端子とは絶縁層Ｉを介し
て電気的に絶縁されている所謂フローティングゲートＦ
Ｇが設けられている。
【０００５】この付加的なフローティングゲートＦＧは
所定の状況下では所定の現象（例えばＣＨＣまたはファ
ウラー・ノルドハイム・トンネル効果）によって充電ま
たは放電されかつその際生じた電荷状態を次の充電また
は放電過程まで維持する。メモリトランジスタのフロー
ティングゲートに記憶された電荷はメモリトランジスタ
の特性（殊にメモリトランジスタのターンオン電圧）に
影響を及ぼしかつ従って持続的な（不揮発性の）かつい
つでも取り出し可能な（読み出し可能な）情報を表して
いる。
【０００６】所定のメモリセルの読み出し、書き込みお
よび／または消去の際に別の（隣接している）メモリセ
ルが読み出され、書き込まれおよび／または消去される
のを妨げるために、それぞれのメモリセルは第２のトラ
ンジスタ、正確に言えば「通常の」トランジスタによっ
て形成される既述の選択トランジスタを含んでいる。
【０００７】（以下Ｔ１で示す）メモリトランジスタお
よび（以下Ｔ２で示す）選択トランジスタは本来、図２
に示されているように接続されていた。
【０００８】この形式のメモリセルは選択線、制御線、
ビット線およびソース線を介してプログラミング可能、
読み出し可能かつ消去可能であり、その際選択線は選択
トランジスタＴ２のゲート部分ＳＧに接続されており、
所謂ワード線ＷＬによって形成されている制御線はメモ
リトランジスタＴ１の制御ゲート部分ＣＧに接続されて
おり、ビット線ＢＬは選択トランジスタＴ２のドレイン
部分に接続されておりかつソース線ＳＬはメモリトラン
ジスタＴ１のソース部分に接続されている。
【０００９】選択線、制御線、ビット線およびソース線
を介して、応答すべき（選択された）および応答すべき
でない（選択されない）メモリセルにおけるプログラミ
ング、読み出しおよび消去の際に、通例は、次の表１に
挙げられている電圧（Ｖ）が印加されなければならな
い：
【００１０】
【表１】
【００１１】上記の表から明らかであるように、選択ト
ランジスタＴ２は読み出しの際に、該選択トランジスタ
にビット線ＢＬを介して供給される、１．５Ｖの読み出
し電圧をメモリトランジスタに通し接続しなければなら
ない。このために、選択トランジスタＴ２のゲート電圧
ＳＧに比較的高い電圧が必要である。この（連続的にな
いししばしば必要とされる）高い電圧によって、ＥＥＰ
ＲＯＭを一般的な作動法により非常に低い給電電圧によ
って作動する可能性がなくなる。即ち、２．５Ｖ以下の
給電電圧はいずれの場合にも可能ではない。
【００１２】この問題は、論文“A 2−Transistor Sour
ce−select（２ＴＳ）Flash EEPROMfor 1.8V−0nly App
likation”（Wei−Hua Liu et al.著、IEEE Non−Volat
ileSemiconductor Memory Workshop、第４．１頁、１９
９７年）において提案されているように、メモリトラン
ジスタＴ１および選択トランジスタＴ２が交換されると
き、即ち選択トランジスタＴ２がメモリトランジスタＴ
１のソース側に置かれるとき、解決される。
【００１３】この種のメモリセルが図３に図示されてい
る。この形式のメモリセルを含んでいるＥＥＰＲＯＭは
請求項１の上位概念に記載のＥＥＰＲＯＭである。
【００１４】プログラミング、読み出しおよび消去の際
に、応答すべき（選択された）および応答すべきでない
（選択されない）メモリセルには、選択線、制御線、ビ
ット線およびソース線を介して、通例は、次の表２に挙
げられている電圧（Ｖ）が印加されなければならない：
その際ＶＤＤはＥＥＰＲＯＭの給電電圧を表している：
【００１５】
【表２】
【００１６】上記の表から明らかでありかつ図３に示さ
れている、考察のメモリセルの構成の見るとわかるよう
に、選択トランジスタＴ２によって読み出しの際に、ソ
ース線ＳＬの０Ｖ「だけ」がなお通し接続されなければ
ならず、これにより選択トランジスタＴ２のゲート接続
端子に印加すべき、約１Ｖ（所謂スレッシホールド電圧
Ｖｔｈ）を有する電圧は非常に低くてよくなる。
【００１７】これにより比較的低い給電電圧を有するＥ
ＥＰＲＯＭを実現することができる。
【００１８】しかし図３のメモリセルの場合、該メモリ
セルのプログラミングは比較的複雑な構成になる。即ち
プログラミングの際に選択されないメモリセルのメモリ
トランジスタにも５Ｖのプログラミング電圧がビット線
を介して供給される。これによりそこにドレイン・ディ
スターブ（Drain Disturb）と称される障害が生じる。
この障害は、メモリトランジスタの絶縁されたフローテ
ィングゲートＦＧに電荷の変化が生じることで現れる。
この電荷の変化は、持続時間がある程度長かったりまた
は頻度がある程度高い場合には、メモリセルから読み出
される情報が変化する、従って記憶された情報が失われ
るということになる可能性がある。
【００１９】この効果は、上述した、Wei−Hua Liu et
al. の論文によれば、選択されないワード線に補償電圧
を印加することによって制限することができる（表２参
照）。しかしこれではこの効果を全面的に克服すること
ができず、このことは明らかに重大な欠点である。
【００２０】
【発明が解決しようとする課題】従って本発明の課題
は、請求項１の上位概念に記載のＥＥＰＲＯＭおよび請
求項６の上位概念に記載の制御方法を、意図しない情報
損失を簡単な方法で確実に妨げることができるように、
改良することである。
【００２１】
【課題を解決するための手段および発明の効果】この課
題は本発明によれば、請求項１の特徴部分に記載の構成
（装置）ないし請求項６の特徴部分に記載の構成（方
法）によって解決される。
【００２２】これによれば、メモリセルのプログラミン
グのために必要であるプログラミング電圧をソース線を
介して供給するように設計されてる制御ユニットが設け
られている（請求項１の特徴部分）、ないしメモリセル
のプログラミングのために必要であるプログラミング電
圧をソース線を介して供給する（請求項６の特徴部
分）。
【００２３】これにより、プログラミング電圧を、所属
の選択トランジスタによって（これを制御する選択線を
用いて）選択されているメモリセルのメモリトランジス
タにだけ達するようにすることができる。それ故に、選
択されないメモリセルのメモリトランジスタ、正確に言
えばメモリセルのフローティングゲートに、プログラミ
ングの際に所望しない電荷移動はもはや生じる可能性は
なく、これによりメモリトランジスタに記憶されている
情報は考えられる簡単な方法で持続的に維持することが
できる。
【００２４】本発明の有利な実施の形態はその他の請求
項に記載されている。
【００２５】
【実施例】次に本発明を図示の実施例に付き図面を用い
て詳細に説明する。
【００２６】以下に詳細に考察するＥＥＰＲＯＭは従来
のＥＥＰＲＯＭのように、列および行に、即ちマトリク
ス状に配置されている複数のメモリセルから成ってい
る。メモリセルのそれぞれは、図３に示されているよう
に接続されている１つのメモリトランジスタと１つの選
択トランジスタとを含んでいる。
【００２７】即ちメモリトランジスタＴ１および選択ト
ランジスタＴ２は直列に接続されており、その際選択ト
ランジスタＴ２はメモリトランジスタＴ１のソース側に
配置されており、かつ選択線は選択トランジスタＴ２の
ゲート部分ＳＧに接続されており、ワード線ＷＬによっ
て形成されている制御線はメモリトランジスタＴ１の制
御ゲート部分ＣＧに接続されており、ビット線ＢＬはメ
モリトランジスタＴ１のドレイン部分に接続されてお
り、かつソース線ＳＬは選択トランジスタＴ２のソース
部分に接続されている。
【００２８】しかし選択トランジスタＴ２のソース接続
端子に接続されているソース線は従来技術とは異なって
もはや持続的にアース電位に接続されておらず、０Ｖと
は異なった電位に加わっているように設計されている。
【００２９】この手法が、ここで考察している例におい
て、ＥＥＰＲＯＭのプログラミングの際に使用される。
選択されたメモリセルおよび選択されないメモリセルに
選択線、制御線、ビット線およびソース線を介して、プ
ログラミング、読み出しおよび消去の際に有利にはどん
な電圧（Ｖ）を供給するかは、以下の表３から明らかで
あり、その際ＶＤＤはここでもＥＥＰＲＯＭの給電電圧
である。数値が挙げられている電圧値では、ここでは単
に、おおよそのオーダおよび大きさを示すための例を示
しているにすぎないことを考慮すべきである。即ち、個
々の電圧はとりわけ、使用のテクノロジーに依存して、
挙げられている値とは著しく異なってくる可能性があ
る。
【００３０】
【表３】
【００３１】図３からわかるように、メモリセルのプロ
グラミングの際にメモリセルにビット線およびソース線
に供給される電圧は従来の手法に対してこの点でまさに
交換されている。即ち、プログラミング電圧は、メモリ
セルにもはやビット線を介してではなくて、ソース線を
介して供給される。ビット線を介して印加される電圧は
０Ｖまたは、一般的に表現すれば、非常に低い電圧に低
減することができる。
【００３２】その際メモリセルに、メモリセルに直接接
続されているビット線を介して供給される低い電圧は、
メモリトランジスタ、一層正確に言えば、メモリトラン
ジスタのフローティングゲートに全く電荷を変化を引き
起こす可能性がないかまたはいずれにせよ無視できるほ
ど僅かな電荷変化しか引き起こすおそれがない。従っ
て、上述したドレイン・ディスターブまたは類似の効果
の発生、一層正確に言えば、ビット線を介して印加され
る電圧によるこれらの補償の問題はなくなる。
【００３３】今やソース線を介して供給される（高い）
電圧は、同様に、上述の形式の不都合な障害を取り除く
ことができる。即ちソース線は、直接ではなく、選択ト
ランジスタを介して「のみ」メモリトランジスタに接続
されており、これによりメモリトランジスタにはソース
線を介して導かれる電圧を、選択トランジスタが導通状
態に移行しているときおよびその間（当該のメモリセル
が選択トランジスタのゲート接続端子に接続されている
選択線を介して選択されているときおよびその間）だけ
供給することができる。即ち、選択されていないメモリ
セルのメモリトランジスタにおいて、ソース線を介して
今や導入される高い電圧もフローティングゲートにおけ
る電荷変化を引き起こす可能性はないことである。
【００３４】ここで考察のＥＥＰＲＯＭないしここで考
察の、ＥＥＰＲＯＭの制御方法において更に有利にも、
プログラミング電圧はもはや、ＥＥＰＲＯＭの読み出し
のために必要である読み出し電圧と同じ線でメモリセル
に印加する必要はない。即ち、プログラミング電圧は今
やソース線を介して導かれる一方、読み出し電圧は依然
としてビット線を介して導かれる（上述の表３参照）。
これにより、ＥＥＰＲＯＭの読み出しおよびプログラミ
ングを相互に無関係に最適化する可能性が生じる。その
際、ビット線が小さな電圧および短いアクセス時間に対
して最適化されかつソース線が高電圧に対して最適化さ
れるとき、有利であることが認められている。
【００３５】メモリセルが数多くのメモリセルを含んで
いるユニットにおいて（例えば長いメモリセル・マトリ
クス列のユニットにおいて）のみ選択されるとき殊に、
通例すべてのメモリセルに対して共通のソース線が多数
の別個のかつ相互に無関係に制御可能なソース線によっ
て置換されるとき、有利であることが認められ、この場
合多数のソース線のそれぞれは個々のまたは僅かなメモ
リセル（メモリセル・マトリクス列内の僅かなメモリセ
ル）にしか配属されていない。これにより、考察のＥＥ
ＰＲＯＭのメモリセルによって、選択的に個々のメモリ
セルまたは僅かなメモリセルから成るユニットがプログ
ラミング可能であるように実現することができる。
【００３６】これまで説明したＥＥＰＲＯＭおよびこれ
まで説明した、ＥＥＰＲＯＭの制御方法は、実際の具体
化の詳細には無関係に、低い給電電圧によって作動され
るＥＥＰＲＯＭが簡単に確実にその中に記憶されている
情報の所望しない損失から保護されているように実現す
ることができる。
【図面の簡単な説明】
【図１】考察のＥＥＰＲＯＭのメモリえるに使用される
メモリトランジスタの構成の模式図およびその回路シン
ボルである。
【図２】従来のＥＥＰＲＯＭメモリセルの構成の模式図
である。
【図３】図２の構成に比して変形されたメモリセルの模
式図である。
【符号の説明】
Ｔ１ メモリトランジスタ、 Ｔ２ 選択トランジス
タ、 ＳＬ 制御線、ＢＬ ビット線、 ＷＬ ワード
線、 ＳＧ ソース部分
フロントページの続き (72)発明者 マルティン ブロッホ ドイツ連邦共和国 グレーベンツェル グ ラスルフィンガー シュトラーセ 55 エ フ (72)発明者 カイ カスプリック ドイツ連邦共和国 ミュンヘン プレヒャ ーシュトラーセ ２ (72)発明者 トーマス ケルン ドイツ連邦共和国 ミュンヘン イム ゲ フィルデ 73 (72)発明者 ユルゲン ペーター ドイツ連邦共和国 ツォルネディンク ヴ ァッサーブルガー ラントシュトラーセ 16 (72)発明者 トーマス ピオレク ドイツ連邦共和国 ミュンヘン フュルス テンリーダー シュトラーセ 199

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 選択線、制御線、ビット線およびソース
    線を介してプログラミング可能、読み出し可能かつ消去
    可能である複数のメモリセルを備えたＥＥＰＲＯＭであ
    って、該メモリセルはそれぞれ１つのメモリトランジス
    タと該メモリトランジスタに直列である選択トランジス
    タとを含んでおり、かつ前記メモリトランジスタのドレ
    イン接続端子は前記ビット線に接続されておりかつ前記
    選択トランジスタのソース接続端子は前記ソース線に接
    続されている形式のものにおいて、メモリセルのプログ
    ラミングのために必要であるプログラミング電圧を前記
    ソース線を介して供給するように設計されてる制御ユニ
    ットが設けられていることを特徴とするＥＥＰＲＰＭ。
  2. 【請求項２】 個々のメモリセルまたはメモリセルの群
    に対して別個のソース線が設けられている請求項１記載
    のＥＥＰＲＯＭ。
  3. 【請求項３】 前記ソース線は、前記メモリセルに高い
    電圧を印加するように設計されている請求項１または２
    記載のＥＥＰＲＯＭ。
  4. 【請求項４】 前記制御ユニットは、メモリセルを読み
    出すために必要である読み出し電圧を前記ビット線を介
    して供給するように設計されている請求項１から３まで
    のいずれか１記載のＥＥＰＲＯＭ。
  5. 【請求項５】 前記ビット線は、前記メモリセルに低い
    電圧を高速に印加するように設計されている請求項１か
    ら４までのいずれか１記載のＥＥＰＲＯＭ。
  6. 【請求項６】 メモリセルがそれぞれ１つのメモリトラ
    ンジスタと該メモリトランジスタに直列である選択トラ
    ンジスタとを含んでおり、かつ前記メモリトランジスタ
    のドレイン接続端子がビット線に接続されておりかつ選
    択トランジスタのソース接続端子がソース線に接続され
    ている形式の、選択線、制御線、ビット線およびソース
    線を介してプログラミング可能、読み出し可能かつ消去
    可能である複数のメモリセルを備えたＥＥＰＲＯＭの制
    御方法において、メモリセルのプログラミングのために
    必要であるプログラミング電圧を前記ソース線を介して
    供給することを特徴とするＥＥＰＲＰＭの制御方法。
JP3275599A 1998-02-12 1999-02-10 Ｅｅｐｒｏｍおよびｅｅｐｒｏｍの制御方法 Pending JPH11312390A (ja)

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