JP2005085389A - 不揮発性半導体記憶装置及びその制御方法 - Google Patents

不揮発性半導体記憶装置及びその制御方法 Download PDF

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Abstract

【課題】 書き込み時の非選択メモリセルに対するディスターブ電圧を緩和する不揮発性半導体記憶装置を提供すること。
【解決手段】 複数のメモリセル６０と複数のワード線１０と複数のビット線２０と複数のソース線３０とを含むメモリセルアレイ４０と、前記複数のワード線１０を制御するワード線コントロール回路１００と、前記複数のビット線２０及び前記複数のソース線３０を制御するラインコントロール回路２００を含み、メモリセル６０は、ゲート電極６２と、第1不純物領域ｆｄと、第2不純物領域ｓｄと、前記ゲート電極６２とサブストレート６３の間であって前記第1不純物領域ｆｄ側及び前記第2不純物領域ｓｄ側のうち少なくとも第１不純物領域ｆｄ側に形成される電子のトラップ領域ｔｒとを有し、前記ワード線コントロール回路１００は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続される選択ワード線に選択電圧を供給し、非選択ワード線に第１誤消去防止電圧を供給し、選択メモリセルに接続されていないソース線３０に第２誤消去防止電圧を供給する。
【選択図】 図２

Description

本発明は、不揮発性半導体記憶装置及びその制御方法に関する。
産業発達に伴い、様々な形態の不揮発性半導体記憶装置が開発されている。その中の一つにＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型不揮発性半導体記憶装置が知られている（特許文献１及び特許文献２参照）。この記憶装置では、メモリ素子のゲート電極とサブストレートの間に電子トラップ領域が形成され、電界制御によってトラップ領域内の電子の量が制御される。トラップ領域内の電子の量は長い時間保存されるので、不揮発性メモリとして利用されている。
米国特許第６０４４０２２号明細書 米国特許第６０８１４５６号明細書
しかしながら、この種の記憶装置には、ディスターブ電圧の影響により非選択メモリ素子に対して誤書き込みや誤消去などを引き起こしてしまう問題点があった。従来の記憶装置では、この問題点を解決するために、メモリ素子の集積度やアクセススピードを犠牲にする必要があった。
本発明は、メモリ素子に対するディスターブ電圧の影響を緩和することを目的とする。
本発明は、マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイと、前記複数のワード線をコントロールするワード線コントロール回路と、前記複数のビット線及び前記複数のソース線をコントロールするラインコントロール回路と、を含み、前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第１不純物領域側に形成される電子のトラップ領域とを有し、前記ワード線コントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続される選択ワード線に選択電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている非選択メモリセルに接続されている非選択ワード線に第１誤消去防止電圧を供給し、前記ラインコントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記選択メモリセルに接続されるソース線にプログラム用ソース電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている前記非選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記非選択メモリセルに接続されているソース線に第２誤消去防止電圧を供給する不揮発性半導体記憶装置に関する。これにより、書き込み動作時においてディスターブ電圧による影響を緩和できる。
また、本発明にかかる前記ワード線コントロール回路は、前記選択電圧より低い正の電圧を前記第１誤消去防止電圧として供給することもできる。これにより、書き込み動作時において、非選択メモリセルに対する誤書き込みを防止できる。
また、本発明にかかる前記ラインコントロール回路は、前記選択電圧より低い正の電圧を前記第２誤消去防止電圧として供給することもできる。これにより、第１誤消去防止電圧を高い電圧に設定したときも、非選択メモリセルに対する誤書き込みを防止できる。
また、本発明にかかる前記ワード線コントロール回路は、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第１誤消去防止電圧として供給することもできる。これにより、書き込み動作時において、非選択メモリセルにトラップされている電子の量をほとんど増加させずにディスターブ電圧の影響を緩和できる。
また、本発明にかかる前記ワード線コントロール回路は、消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第１誤消去防止電圧として供給することもできる。これにより、書き込み動作時において、非選択メモリセルに対する誤消去を防止することができる。
また、本発明にかかる前記トラップ領域は、第１の酸化膜と第２の酸化膜の間に設けられた窒化膜に形成されても良い。
また、本発明にかかる前記トラップ領域は、第１の酸化膜と第２の酸化膜の間に設けられたシリコンドット領域に形成されても良い。
また、本発明にかかる前記ワード線コントロール回路は、前記選択メモリセルに対して消去動作が行われる際、前記選択メモリセルに接続されるワード線に前記誤消去防止電圧より低い消去電圧を供給することもできる。
また、本発明にかかる不揮発性半導体記憶装置において、前記複数のワード線及び前記複数のソース線は行方向に沿って配設されても良い。さらに、前記複数のビット線は列方向に沿って配設されても良い。さらに、行方向に並ぶ少なくとも1行のメモリセルの各々の前記第2不純物領域は、少なくとも1本のソース線と共通接続されても良い。さらに、前記行方向に並ぶ少なくとも1行のメモリセルの各々の前記ゲート電極は、少なくとも1本のワード線と共通接続されても良い。さらに、列方向に並ぶ少なくとも1列のメモリセルの各々の前記第1不純物領域は、少なくとも1本のビット線と共通接続されても良い。
また、本発明にかかる前記トラップ領域は、前記ゲート電極とサブストレートの間であって前記第1不純物領域側に形成されても良い。
また、本発明にかかる不揮発性半導体記憶装置において、前記行方向に並ぶ1行のメモリセルの第２不純物領域と、前記１行のメモリセルに隣接して、行方向に並ぶ一行のメモリセルの第２不純物領域とが、少なくとも前記1本のソース線と共通接続されても良い。
また、本発明にかかる前記トラップ領域は、前記ゲート電極とサブストレートの間の前記第２不純物領域側に形成されても良い。
また、本発明は、マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイを含む不揮発性半導体記憶装置の制御方法であって、前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第１不純物領域側に形成される電子のトラップ領域とを有し、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルの前記ゲート電極に選択電圧を供給し、前記選択メモリセルと接続されている選択ビット線に共通接続されている非選択メモリセルの前記ゲート電極に第１誤消去防止電圧を供給し、前記選択メモリセルの前記第１不純物領域にプログラム電圧を供給し、前記選択メモリセルの前記第２不純物領域にプログラム用ソース電圧を供給し、前記選択ビット線に共通接続されている前記非選択メモリセルの前記第１不純物領域にプログラム電圧を供給し、前記非選択メモリセルの前記第２不純物領域に第２誤消去防止電圧を供給する制御方法に関係する。
また、本発明にかかる制御方法は、選択電圧より低い正の電圧を前記第１誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、選択電圧より低い正の電圧を前記第２誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を、前記第１誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第１誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、前記選択メモリセルに対して消去動作を行う際、前記選択メモリセルの前記ゲート電極に消去電圧を供給することもできる。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１．一般動作
図１を用いて一般動作を説明する。図１はメモリセルの断面図であり、メモリセルは符号６０で示されている。符号６１は窒化膜（広義には誘電体膜）を示す。符号ｔｒはトラップ領域を示す。符号６２はゲート電極を示す。符号ｆｄは第１不純物領域を示す。符号ｓｄは第２不純物領域を示す。符号６３は、サブストレートを示す。符号ＩＤＳは、第１不純物領域ｆｄと第2不純物領域ｓｄとの間のチャネル領域に流れる電流を示す。以下の図において、同符号のものは同様の意味を示す。
メモリセル６０に対して、書き込み動作（広義にはデータ書き込み）が行われるときは、第１不純物領域ｆｄに書き込み電圧（例えば５．５Ｖ）が印加される。また、第2不純物領域ｓｄは接地電位またはフローティング状態に設定される。ゲート電極６２には、選択電圧（例えば、１１Ｖ）が印加される。このような電圧印加状態の時、第１不純物領域ｆｄと第2不純物領域ｓｄの間の領域にチャネルが形成され、第１不純物領域ｆｄ付近の電子は、第１不純物領域ｆｄへ印加された書き込み電圧によりホットエレクトロンとなる。ホットエレクトロンは、選択電圧が印加されたゲート電極６２からの影響をうけ、酸化膜障壁をトンネリングし窒化膜６１にトラップされる。つまり、書き込み動作が行われたメモリセル６０の窒化膜６１は、電子をトラップしている状態にある。
メモリセル６０に対して、消去動作（広義にはデータ書き込み）が行われるときは、第１不純物領域ｆｄに消去電圧（例えば８Ｖ）が印加される。また、第2不純物領域ｓｄは接地電位またはフローティング状態に設定される。ゲート電極６２には、消去選択電圧（例えば０Ｖ）が印加される。このような電圧印加状態の時、サブストレート６３内の第１不純物領域ｆｄと第2不純物領域ｓｄの間でチャネルが形成され、第１不純物領域ｆｄ付近では、第１不純物領域ｆｄへ印加された消去電圧によりホットホールが発生する。このホットホールは、窒化膜６１に電子がトラップされていれば、この電子と結合する。つまり、消去動作が行われたメモリセル６０の窒化膜６１は、電子をほとんどトラップしていない状態にある。
メモリセル６０に対して、リード動作（広義には、データ読み出し）が行われるときは、第１不純物領域ｆｄは接地電位またはフローティング状態に設定される。また、第２不純物領域ｓｄには、読み出し電圧（例えば２Ｖ）が印加される。ゲート電極６２には、読み出し選択電圧（例えば３Ｖ）が印加される。このような電圧印加状態の時、第１不純物領域ｆｄと第2不純物領域ｓｄとの間のチャネル領域に流れる電流ＩＤＳは、窒化膜６１にトラップされている電子の量に応じて変化する。この電流ＩＤＳの変化をセンスアンプなどを用いて検出することでメモリセル６０に対してリード動作を可能にする。つまり、窒化膜６１にトラップされている電子の量が十分に多いと、メモリセル６０のゲート閾値電圧が増加し、リード動作の際、読み出し選択電圧よりもゲート閾値電圧が高ければ、電流ＩＤＳはほとんど流れなくなる。
以上が、一般動作における３つの動作（書き込み、消去、リード）である。
２．全体構成
図２に、不揮発性半導体記憶装置１０００の構成を示す。不揮発性半導体記憶装置１０００は、ワード線コントロール回路１００、ラインコントロール回路２００及び電源回路５０を含む。ワード線コントロール回路１００には、行方向Ｘに沿って配設された複数のワード線１０が接続されている。ラインコントロール回路２００には、列方向Ｙに沿って配設された複数のビット線２０及び複数のソース線３０が接続されている。符号４０はメモリセルアレイを示し、メモリセルアレイ４０は、マトリックス状に配列された図１の複数のメモリセル６０を含む。
図３にメモリセルアレイ４０の一部を示す。行方向Ｘに沿って並ぶ複数のメモリセル６０のゲート電極６２は、１本のワード線１０に共通接続されている。列方向Ｙに沿って並ぶ複数のメモリセル６０の第１不純物領域ｆｄは、１本のビット線２０に共通接続されている。また、列方向Ｙに沿って並ぶ複数のメモリセル６０の第２不純物領域ｓｄは、１本のソース線３０に共通接続されている。
３．動作説明
図４を用いて本実施形態の動作を説明する。図４はメモリセルアレイ４０の１ブロックを示す。符号ＷＬ１〜４はそれぞれワード線１０を示し、符号ＢＬ１〜４はそれぞれビット線２０を示す。また、符号ＳＬ１〜４はそれぞれソース線３０を示し、符号ｍ１−１〜７はメモリセル６０を示す。
各ワード線ＷＬ１〜４及び各ソース線ＳＬ１〜４は行方向Ｘに沿って配設されている。各ビット線ＢＬ１〜４は列方向Ｙに沿って配設されている。行方向Ｘに並ぶメモリセル６０（例えばメモリセルｍ１−１、ｍ１−５、ｍ１−６、ｍ１−７）の各々の第２不純物領域ｓｄは、１本のソース線３０と共通接続されている。行方向Ｘに並ぶメモリセル６０（例えばメモリセルｍ１−１、ｍ１−５、ｍ１−６、ｍ１−７）の各々のゲート電極６２は、ワード線ＷＬ１と共通接続されている。列方向Ｙに並ぶメモリセル６０（例えばメモリセルｍ１−１〜４）の各々の第１不純物領域ｆｄは、ビット線ＢＬ１と共通接続されている。トラップ領域ｔｒは、ゲート電極６２とサブストレート６３の間の第１不純物領域ｆｄ側に形成されている。なお、図５は各動作時（書き込み時、消去時、リード時）におけるワード線、ビット線及びソース線への印加電圧を示す。
３．１．メモリセルｍ１−１に書き込み動作を行う場合
ワード線コントロール回路１００は、メモリセルｍ１−１を選択するためにワード線ＷＬ１に選択電圧（例えば図５では１１Ｖ）を供給する。ブロック内のその他の各ワード線ＷＬ２〜４には第１誤消去防止電圧（例えば図５では２．５Ｖ）を供給する。ラインコントロール回路２００は、メモリセルｍ１−１に接続されているビット線ＢＬ１に書き込み選択電圧（例えば図５では５．５Ｖ）を供給する。また、ラインコントロール回路２００は、メモリセルｍ１−１に接続されているソース線ＳＬ１に書き込みソース電圧（例えば図５では０Ｖ）を供給し、その他の各ソース線ＳＬ２〜４に第２誤消去防止電圧（例えば図５では１．８Ｖ）する。さらに、ラインコントロール回路２００は、ブロック内の各ビット線ＢＬ２〜４を接地電位に設定する。別の手法として、各ビット線ＢＬ２〜４をフローティング状態に設定しても良い。
このような電圧印加状態の時、メモリセルｍ１−１の第１不純物領域ｆｄと第２不純物領域ｓｄとの間にチャネルが形成される。メモリセルｍ１−１のゲート電極６２にはワード線ＷＬ１によって選択電圧が供給されているので、チャネル領域内の電子は窒化膜６１とサブストレート６３の間の酸化膜障壁をトンネリングし、窒化膜６１にトラップされる。つまり、メモリセルｍ１−１は書き込み動作によって電子が書き込まれたことになり、データ書き込みされたことを意味する。
一方、各メモリセルｍ１−２〜４（以下、非選択メモリともいう）は、メモリセルｍ１−１と同様にビット線ＢＬ１に接続されているので、各メモリセルｍ１−２〜４の第１不純物領域ｆｄには書き込み選択電圧が供給される。しかし、各メモリセルｍ１−２〜４に接続される各ワード線ＷＬ２〜４には選択電圧より低い第１誤消去防止電圧が供給され、各ソース線ＳＬ２〜４には第２誤消去防止電圧が供給されているので、各メモリセルｍ１−２〜４内では電子のトンネリングがほとんど生じない。つまり、非選択メモリセルには、電子が書き込まれない。ちなみに第１誤消去防止電圧及び第２誤消去防止電圧によって、非選択メモリセルに対する誤消去を防止できるが、この効果等は後に述べる。
また、各メモリセルｍ１−５〜７は、メモリセルｍ１−１と同様にワード線ＷＬ１及びソース線ＳＬ１に接続されているので、各メモリセルｍ１−５〜７のゲート電極６２には選択電圧が供給され、各メモリセルｍ１−５〜７の第2不純物領域ｓｄには書き込みソース電圧が供給される。しかし、各メモリセルｍ１−５〜７に接続される各ビット線ＢＬ２〜４は接地電位（別の手法の場合は、フローティング状態）に設定されているのでホットエレクトロンが生じず、各メモリセルｍ１−５〜７内では電子のトンネリングがほとんど生じない。つまり、メモリセルｍ１−５〜７には、電子が書き込まれない。
その他のメモリセル６０（ワード線ＷＬ１またはビット線ＢＬ１のいずれにも接続されていないメモリセル６０、以下完全非選択メモリセルともいう）についてもデータ書き込みされない。完全非選択メモリセルのゲート電極６２には各ワード線ＷＬ２〜４によって第１誤消去防止電圧が供給され、完全非選択メモリセルの第2不純物領ｓｄには各ソース線ＳＬ２〜４によって第２誤消去防止電圧が供給されている。さらに完全非選択メモリセルの第１不純物領域ｆｄは接地電位（別の手法の場合は、フローティング状態）に設定されているので、完全非選択メモリセル内では電子のトンネリングが生じないのである。
３．２．消去動作を行う場合
次に消去動作について説明する。本実施形態では、メモリセル６０内の窒化膜６１から電子を抜き去る動作を消去動作と呼んでいる。ワード線ＷＬ１〜４には消去選択電圧（例えば図５では０Ｖ）が供給される。ビット線ＢＬ１〜４には、消去電圧（例えば図５では８Ｖ）が供給される。ソース線ＳＬ１〜４は、フローティング状態に設定されているが、接地電位に設定しても良い。
このような電圧印加状態の時、ブロック内の全てのメモリセル６０に対して消去動作が行われる。各メモリセル６０の第１不純物領域ｆｄに消去電圧が供給されるので、第１不純物領域ｆｄ付近にホットホールが生じる。また、各メモリセル６０のゲート電極６２には消去選択電圧が供給される。電子が書き込まれたメモリセルに対しては、ホットホールは消去選択電圧の影響を受け、各メモリセル６０内の窒化膜６１に注入される。これにより、窒化膜６１内の電子と中和し、メモリセル６０は電子をほとんどトラップしていない状態になる。つまり、消去動作（広義には、データ書き込み）が行われたことになる。
本実施形態では、消去方法の一例として、ブロック単位で一括して消去動作を行っている。つまり、ブロック内のメモリセル６０全てを対象に一括して消去動作が行われるが、一つのメモリセル６０を対象にする消去動作を行っても良い。
３．３．メモリセルｍ１−１にリード動作を行う場合
次にリード動作について説明する。メモリセルｍ１−１（選択メモリセル）のゲート電極６２と接続されているワード線ＷＬ１に、読み出し選択電圧（例えば図５では３Ｖ）が供給される。残りの各ワード線ＷＬ２〜４には非選択電圧（例えば図５では０Ｖ）が供給される。各ソース線ＳＬ１〜４は接地電位に設定される。別の手法として、各ソース線ＳＬ１〜４をフローティング状態に設定しても良い。また、選択メモリセルに接続されているビット線ＢＬ１には、読み出し電圧（例えば図５では２Ｖ）が供給され、残りのビット線ＢＬ２〜４は接地電位に設定される。別の手法としてビット線ＢＬ２〜４をフローティング状態に設定しても良い。
このような電圧印加状態の時において、選択メモリセルに接続されているビット線ＢＬ１及びソース線ＳＬ１の間の電流ＩＤＳを検出することでリード動作が行われる。選択メモリセルの窒化膜６１に電子がトラップされていない場合、読み出し選択電圧によって選択メモリセルの第１不純物領域ｆｄ及び第2不純物領域ｓｄの間にチャネルが形成され電流ＩＤＳが流れる。選択メモリセルの窒化膜６１に電子がトラップされている場合、選択メモリセルのゲート閾値電圧が上昇する。このとき読み出し選択電圧は該ゲート閾値電圧より低く設定されているので、選択メモリセルの第１不純物領域ｆｄ及び第2不純物領域ｓｄの間に流れる電流ＩＤＳは非常に小さくなる。このような窒化膜６１内の電子の量で変化する電流ＩＤＳをセンスアンプ等で増幅し、データ判定が行われる。
一方、各メモリセルｍ１−２〜４（非選択メモリともいう）は、メモリセルｍ１−１と同様にビット線ＢＬ１に接続されているので、各メモリセルｍ１−２〜４の第１不純物領域ｆｄには読み出し電圧が供給される。しかし、各メモリセルｍ１−２〜４に接続される各ワード線ＷＬ２〜４には非選択電圧（例えば０Ｖ）が供給されているので、各メモリセルｍ１−２〜４内では電流ＩＤＳがほとんど流れない。同様に、電子のトンネリングも生じない。
また、各メモリセルｍ１−５〜７は、メモリセルｍ１−１と同様にワード線ＷＬ１に接続されているので、各メモリセルｍ１−５〜７のゲート電極６２には読み出し選択電圧が供給される。しかし、各メモリセルｍ１−５〜７に接続される各ビット線ＢＬ２〜４及びソース線ＳＬ１は接地電位（別の手法の場合は、フローティング状態）に設定されているので、各メモリセルｍ１−５〜７内では電流ＩＤＳがほとんど流れない。同様に、電子のトンネリングもほとんど生じない。
その他のメモリセル６０（完全非選択メモリセルともいう）のゲート電極６２には各ワード線ＷＬ２〜４によって非選択電圧が供給されている。さらに、完全非選択メモリセルの第１不純物領域ｆｄ及び第2不純物領ｓｄは接地電位（別の手法の場合は、フローティング状態）に設定されているので、完全非選択メモリセル内では電流ＩＤＳがほとんど流れない。
４．従来例との対比及びその効果
まず、図６を用いて従来例を説明する。図６は従来例のメモリセルアレイの１部を示す。各符号ｍ２−１〜３はメモリセルを示す。メモリセルｍ２−１〜３の各ゲート電極６２にはワード線ＷＬ１〜３がそれぞれ接続されている。各メモリセルｍ２−１〜３の第１不純物領域ｆｄ、第2不純物領域ｓｄには、それぞれ、ビット線ＢＬ１、ソース線ＳＬ１が接続されている。
メモリセルｍ２−１に対して書き込み動作が行われると、ワード線ＷＬ１には１１Ｖの電圧が供給される。また、ビット線ＢＬ１には５．５Ｖの電圧が供給される。その他のワード線ＷＬ２〜３、ビット線ＢＬ２及びソース線ＳＬ１〜２には０Ｖの電圧が供給される。このとき、前述した一般動作によって、メモリセルｍ２−１に電子が書き込まれる。ただし、この従来例には、以下に述べるような問題点がある。
このような電圧印加状態では、ビット線ＢＬ１の５．５Ｖの電圧が、各メモリセルｍ２−２〜３に対して、ディスターブ電圧となる。ビット線ＢＬ１により、各メモリセルｍ２−２〜３の第１不純物領域ｆｄ付近でホットホールが生じる。各メモリセルｍ２−２〜３のいずれかに電子がトラップされている場合、第１不純物領域ｆｄ側で発生したホットホールが、窒化膜６１へ注入される。これにより、注入されたホットホールは、トラップされていた電子と結合し、窒化膜６１にトラップされている電子の量を減じてしまう。最悪の場合、メモリセルに消去動作を行うのと同じ結果を引き起こす可能性がある。
図７はディスターブ電圧の印加回数とメモリセルのゲート閾値電圧の関係を示すグラフであり、実測データに基づくグラフである。このグラフの実測データは、書き込みが行われたメモリセルの第１不純物領域ｆｄに対して、ディスターブ電圧（５Ｖ）を1回につき１００μ秒間印加し、ディスターブ電圧の印加回数を重ねる毎にメモリセルのゲート閾値電圧の減少を測定したものである。縦軸はゲート閾値電圧の減少値を示し、横軸はディスターブ電圧の印加回数を示す。ちなみに、この実測データは第2不純物領域ｓｄが接地電位に設定されているときのものである。
図７のラインＡはメモリセルのゲート電極６２に０Ｖの電圧を印加したときのメモリセルのゲート閾値電圧の低下を示す曲線である。これは、図６メモリセルｍ２−１に対して従来例による書き込み動作を連続して行ったときの、メモリセル図６のｍ２−２〜３のゲート閾値電圧の低下を示すものと考えることができる。
図７のラインＢはメモリセルのゲート電極６２に０．５Ｖの電圧を印加したときのメモリセルのゲート閾値電圧の低下を示す曲線である。図７によると、従来例（ラインＡ）では、１００回のディスターブ電圧印加に対して、ゲート閾値電圧が０．６Ｖ低下する。一方、ラインＢでは０．５Ｖが印加されているため、１００回のディスターブ電圧印加に対して、ゲート閾値電圧の低下は０．３Ｖ程度である。これは、書き込み時の非選択メモリセルに対して正の電圧を印加した場合が、従来例に比べてディスターブ電圧に対する耐性が優れていることを示す。つまり、本実施形態では書き込み時の非選択メモリセルに対して第１誤消去防止電圧（例えば図５では２．５Ｖ）を印加しているので、従来例に比べてディスターブ電圧に対する耐性が優れているのである。
ブロック内のメモリセルの数を増やすことは、高集積を可能にするが、代償として各メモリセルに対してのディスターブ電圧の印加回数を増大させてしまう。しかし、本実施形態を用いることで優れたディスターブ電圧耐性を備えさせることができるので、ブロック内のメモリセルの数を増やすことができる。
さらなる効果として、アクセススピードの向上が図れる。従来例では設計時において、ディスターブ電圧によるゲート閾値電圧の低下を、設計マージンとして考慮する必要がある。つまり、読み出し誤動作を防ぐために、書き込み動作時の電圧印加時間を長めに設定する必要があった。これにより、ゲート閾値電圧の低下に対するマージンを確保できるが、従来例はアクセススピードの低下という課題を有している。
しかし、本実施形態を用いると、各メモリセルのゲート閾値電圧の低下を緩和することができるので、ゲート閾値電圧低下分のマージンをとるための余分な書き込み時間を削ることができる。つまり、書き込み動作時の電圧印加時間を短縮でき、アクセススピード向上を可能にする。
５．第１誤消去防止電圧について
次に図８を参照しながら第１誤消去防止電圧の値について説明する。図８のグラフは、一つのメモリセルに対して、徐々に書き込み動作をしていき、十分に電子を書き込んだあと、消去動作を徐々に行ったときの曲線群である。それぞれの曲線は、単位時間（約1μ秒間）だけ書き込み動作又は消去動作が行われたメモリセルに対して、ゲート電極６２への印加電圧ＶＧの変化毎に第１不純物領域ｆｄ及び第2不純物領域ｓｄの間に流れる電流ＩＤＳを計測したものである。曲線Ｌ１は、書き込み動作及び消去動作が全く行われていない初期の状態のＶＧ／ＩＤＳ曲線である。つまり、窒化膜６１にどの程度の電子がトラップされているかは、未知の状態である。
曲線Ｌ１の状態からさらに単位時間（約1μ秒間）だけ書き込み動作（第１不純物領域ｆｄに５Ｖ、第2不純物領域ｓｄに０Ｖ、ゲート電極６２に７Ｖを印加）を行う。そしてゲート電極電圧ＶＧと電流ＩＤＳとの関係を測定したものが、曲線Ｌ２である。この一連の作業を複数回繰り返して、曲線ＬＰを得る。曲線ＬＰは電子がもっとも書き込まれた状態である。
その後、今度はこのメモリセルに対して消去動作を単位時間（約1μ秒間）行い、ゲート電極電圧ＶＧと電流ＩＤＳとの関係を測定する。さらに、単位時間（約1μ秒間）の消去動作を行い、ゲート電極電圧ＶＧと電流ＩＤＳとの関係を測定する。このような作業を繰り返して、曲線ＬＥを得る。曲線ＬＥは、電子がもっとも抜き取られた状態である。
以上の曲線群から、書き込み動作時の電子を書き込む量及び消去動作時の電子を抜き取る量は、電圧印加時間を調整することで制御できることがわかる。さらに、電子を書き込む量と、電子を抜き取る量とのバランスを調整することよって、ゲート閾値電圧を任意に設定可能であることがわかる。
第１誤消去防止電圧は、書き込み動作時の非選択メモリセルに対する誤書き込みを防止するために、選択ワード線へ供給される選択電圧よりも低い正の電圧に設定される。また、第１誤消去防止電圧を、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い正の電圧に設定しても良い。さらに、第１誤消去防止電圧を、消去動作が行われたメモリセルのゲート閾値電圧よりも低い正の電圧に設定しても良い。前述のように設定された第１誤消去防止電圧は、非選択メモリセルに対するゲート閾値電圧の減少又は誤消去を、誤書き込みを引き起こさずに防止できる。仮に消去動作後のメモリセルの電流ＩＤＳとゲート閾値電圧の関係が曲線ＬＳのような時、第１誤消去防止電圧は約１Ｖ程度に設定することも可能である。また、第１誤消去防止電圧を、もっとも電子を抜き取られたメモリセルのゲート閾値電圧より低い正の電圧（例えば０．５Ｖ）に設定すれば、メモリセルアレイ４０中の各メモリセル６０に対して、誤書き込みを引き起こす心配もなく、非選択メモリセルに対するゲート閾値電圧の減少又は誤消去を防止できる。また、第1誤消去防止電圧の値は高いほど誤消去を防止できるが、あまり高くすると逆に誤書き込みを引き起こしてしまう。
しかし、本実施形態では第２誤消去防止電圧を用いることで、第１誤消去防止電圧を０．５Ｖよりも高い電圧（例えば図５では２．５Ｖ）に設定できる。第２誤消去防止電圧については、次に述べる。
６．第２誤消去防止電圧について
次に第２誤消去防止電圧の値について説明する。図９は書き込み動作前及び動作後の非選択メモリセルに対して、第２不純物領域ｓｄに供給される電圧を徐々に上昇させていったときのゲート閾値電圧の変化量を表すグラフである。ΔＶＴＨは書き込み動作後の非選択メモリセルのゲート閾値電圧と、書き込み動作前の非選択メモリセルのゲート閾値電圧との差（書き込み動作後のゲート閾値電圧−書き込み動作前のゲート閾値電圧）を表す。なお、図９は、電子をほとんどトラップしていない非選択メモリセル（消去動作が行われた非選択メモリセル）を対象としている。
図９によると、非選択メモリセルの第２不純物領域ｓｄに供給されている電圧が０Ｖのとき、ΔＶＴＨが２．５Ｖである。これは、書き込み動作後の非選択メモリセルのゲート閾値電圧が２．５Ｖ上昇したことを示す。つまりΔＶＴＨが２．５Ｖであることは、非選択メモリセルのトラップ領域ｔｒにいくらかの電子がトラップされたことを意味する。これは非選択メモリセルへ誤書き込みされてしまう可能性があることを示す。
また、非選択メモリセルの第２不純物領域ｓｄに供給されている電圧が１Ｖになると、ΔＶＴＨは、約０．１Ｖ程度である。これは、書き込み動作後の非選択メモリセルのゲート閾値電圧が約０．１Ｖだけ上昇したことを示す。つまりΔＶＴＨが約０．１Ｖであることは、非選択メモリセルのトラップ領域ｔｒにはほとんど電子がトラップされないことを意味する。これは非選択メモリセルへ誤書き込みされてしまう心配がほとんど無いことを示す。
第２不純物領域ｓｄにいくらかの電圧が供給されると、非選択メモリセルのゲート閾値電圧が上昇する。このとき、非選択メモリセルに第１誤消去防止電圧が印加されても、非選択メモリセルのトラップ領域ｔｒにはほとんど電子がトラップされず、誤書き込みが生じない。
第２不純物領域ｓｄにいくらかの電圧が供給されるとゲート閾値電圧が上昇する理由を次に述べる。第２不純物領域ｓｄに供給する電圧を上昇させると、サブストレート６３と第２不純物領域ｓｄとの電位差が大きくなり、基板バイアスが考慮されたゲート閾値電圧は、第２不純物領域ｓｄに０Ｖの電圧を供給したときよりも上昇する。
また、第２不純物領域ｓｄに供給する電圧を上昇させたことで、ゲート電極６２と第２不純物領域ｓｄとの電位差が小さくなるので、チャネル領域内のホットエレクトロンの発生量も減少する。
つまり、第１誤消去防止電圧を高い値に設定しても、第２誤消去防止電圧の印加によって誤書き込みを回避できるのである。より高い値に設定された第１誤消去防止電圧によって、メモリセルのディスターブ電圧耐性が向上され、より効果的な誤消去防止が可能となる。これは、より積極的なブロックサイズ拡大（または高集積化）、アクセススピード向上を可能にする。
７．変形例
図１０は、本実施形態の変形例におけるメモリセルアレイの回路図を示す。符号ｍ３−１〜４はメモリセル６０を示す。各ワード線ＷＬ１〜４及び各ソース線ＳＬ１〜２は行方向Ｘに沿って配設されている。各ビット線ＢＬ１〜３は列方向Ｙに沿って配設されている。行方向Ｘに並ぶメモリセル６０（例えばワード線ＷＬ１に接続されている複数のメモリセル６０）の各々の第２不純物領域ｓｄと、該メモリセル６０に隣接して、行方向Ｘに並ぶメモリセル６０（例えばワード線ＷＬ２に接続されている複数のメモリセル６０）の各々の第２不純物領域ｓｄは、１本のソース線３０（例えばソース線ＳＬ１）と共通接続されている。行方向Ｘに並ぶメモリセル６０（例えばメモリセルｍ１−１、ｍ１−５、ｍ１−６、ｍ１−７）の各々のゲート電極６２は、ワード線ＷＬ１と共通接続されている。列方向Ｙに並ぶメモリセル６０（例えばメモリセルｍ１−１〜４）の各々の第１不純物領域ｆｄは、ビット線ＢＬ１と共通接続されている。トラップ領域ｔｒは、ゲート電極６２とサブストレート６３の間の第２不純物領域ｓｄ側に形成されている。
メモリセルｍ３−１に書き込み動作を行う場合を説明する。メモリセルｍ３−１を選択するためにワード線ＷＬ１には、選択電圧（例えば１１Ｖ）が供給される。また、ワード線ＷＬ２には、第１誤消去防止電圧よりも低く、０Ｖよりも高い電圧（例えば０．５Ｖ）が供給される。その他の各ワード線ＷＬ３〜４には第１誤消去防止電圧（例えば２．５Ｖ）が供給される。メモリセルｍ３−１に接続されているビット線ＢＬ１には、書き込み選択電圧（例えば０Ｖ）が供給される。また、メモリセルｍ３−１に接続されているソース線ＳＬ１には、書き込みソース電圧（例えば５．５Ｖ）が供給される。ソース線ＳＬ２には第２誤消去防止電圧（例えば１．８Ｖ）が供給される。さらに、各ビット線ＢＬ２〜３には、非選択ビット線電圧（例えば５．５Ｖ）に設定される。
このような電圧印加状態になると、メモリセルｍ３−１は書き込みが行われる。一方、各メモリセルｍ３−２〜４は、メモリセルｍ３−１と同様にビット線ＢＬ１に接続されているので、各メモリセルｍ３−２〜４の第１不純物領域ｆｄには書き込み選択電圧が供給される。しかし、メモリセルｍ３−２に接続されるワード線ＷＬ２には、選択電圧よりも低い電圧（例えば０．５Ｖ）が供給されているので、電子のトンネリングがほとんど生じない。また、各メモリセルｍ３−３〜４に接続される各ワード線ＷＬ２〜４には、第１誤消去防止電圧が供給され、さらにソース線ＳＬ２には第２誤消去防止電圧が供給されているので、電子のトンネリングがほとんど生じない。つまり、各メモリセルｍ３−２〜４には、電子が書き込まれない。さらに第１誤消去防止電圧及び第２誤消去防止電圧によって、各メモリセルｍ３−２〜４に対する誤消去を防止でき、各メモリセルｍ３−２〜４のトラップ領域ｔｒ内の電子を抜き取ってしまうようなディスターブ電圧を抑えることができる。
８．詳細例
図１１は本実施形態に係る詳細な一例を示す。符号２０００は不揮発性記憶装置を示す。符号１１０はワード線ドライバを示し、符号２１０はラインドライバを示す。符号２２０はラインセレクタを示し、符号２３０は書き込みドライバを示す。符号２４０は入力バッファを示し、符号２５０はセンスアンプを示す。符号２６０は出力バッファを示し、符号３００はアドレスバッファを示す。
ワード線コントロール回路１００には、ワード線ドライバ１１０を含む。また、ラインコントロール回路２００は、ラインドライバ２１０、ラインセレクタ２２０、書き込みドライバ２３０、入力バッファ２４０、センスアンプ２５０及び出力バッファ２６０を含む。この構成は、一例であり、ラインドライバ２１０、ラインセレクタ２２０、書き込みドライバ２３０、入力バッファ２４０、センスアンプ２５０又は出力バッファ２６０はラインコントロール回路２００の外部に設けても良い。
（書き込み動作）
書き込み動作時、外部から不揮発性記憶装置２０００へ、アドレス情報及び入力データが供給される。供給されたアドレス情報は、アドレスバッファ３００にバッファリングされる。バッファリングされたアドレス情報はワード線コントロール回路１００及びラインコントロール回路２００へ供給される。また、供給された入力データはラインコントロール回路２００内の入力バッファ２４０にバッファリングされる。バッファリングされた入力データは書き込みドライバ２３０へ供給される。
ワード線コントロール回路１００は、供給されたアドレス情報をもとに、ワード線ドライバ１１０を制御する。ワード線ドライバ１１０は、メモリセルアレイ４０に配設されている各ワード線の中から選択ワード線を選び、選択ワード線へ選択電圧（例えば１１Ｖ）を供給する。その他の各ワード線には第１誤消去防止電圧（例えば２．５Ｖ）を供給する。
一方、ラインセレクタ２２０は、メモリセルアレイ４０に配設されている各ビット線及び各ソース線の中から対応するビット線及びソース線へ所望の電圧を供給する。このとき、ラインセレクタ２２０は、対応するビット線へ選択ビット線電圧（例えば５．５Ｖ）を供給し、対応するソース線へ選択ソース電圧（例えば０Ｖ）を供給する。その他のソース線には、第２誤消去防止電圧（例えば１．８Ｖ）が供給される。その他のビット線は接地電位に設定される。別の手法として、その他のビット線をフローティング状態に設定することもできる。このような電圧印加状態に設定されることで、非選択メモリセルに対する誤消去を効果的に防止しながら、選択メモリセルに対する書き込み動作が可能となる。
（消去動作）
消去動作時は、ブロック内一括消去が行われる。ワード線コントロール回路１００により、ブロック内のワード線には消去選択電圧（例えば０Ｖ）が供給される。ラインコントロール回路により、ブロック内のビット線へ消去電圧（例えば８Ｖ）が供給される。ブロック内の各ソース線３０は接地電位に設定される。別の手法として、各ソース線３０をフローティング状態に設定することもできる。このような電圧印加状態に設定されることで、消去動作が可能となる。
（リード動作）
リード動作時は、外部から不揮発性記憶装置２０００へ、アドレス情報が供給される。書き込み動作時と同様に、アドレス情報はワード線コントロール回路１００及びラインコントロール回路２００へ供給される。ワード線コントロール回路１００は、供給されたアドレス情報をもとに、ワード線ドライバ１１０を制御する。ワード線ドライバ１１０は、メモリセルアレイ４０に配設されている各ワード線の中から所望のワード線を選び、該ワード線へ読み出し選択電圧（例えば３Ｖ）を供給する。ワード線ドライバ１１０は、その他の各ワード線へ非選択電圧（例えば０Ｖ）を供給する。その他の各ワード線は接地電位または、フローティング状態に設定されてもよい。
一方、ラインセレクタ２２０は、メモリセルアレイ４０に配設されている各ビット線２０中から対応するビット線２０へ読み出し電圧（例えば２Ｖ）を供給する。各ソース線３０及びその他のビット線２０は接地電位に設定される。別の手法として、各ソース線３０及びその他のビット線２０をフローティング状態に設定することもできる。このような電圧印加状態に設定されることで、リード動作が可能となる。
メモリセルの断面図 本実施形態における不揮発性半導体記憶装置の全体図。 メモリセルの接続関係を示す図。 本実施形態におけるメモリセルアレイの1ブロックを示す図。 本実施形態におけるメモリセルへの印加電圧を示す図。 従来例におけるメモリセルアレイの一部分を示す図。 ディスターブ電圧によるゲート閾値電圧の減少を示す図の減少を示す図。 電流ＩＤＳとゲート閾値電圧ＶＧの関係を示す図。 第２不純物領域への印加電圧とゲート閾値電圧の関係を示す図。 本実施形態に係る変形例を示す回路図。 本実施形態に係る詳細例を示すブロック図。
符号の説明
１０ ワード線、２０ ビット線、３０ ソース線、４０ メモリセルアレイ、５０ 電源回路、６０ メモリセル、６１ 窒化膜、６２ ゲート電極、６３ サブストレート、１００ ワード線コントロール回路、２００ 、ラインコントロール回路、１０００ 不揮発性半導体記憶装置、ｆｄ 第１不純物領域、ｓｄ 第２不純物領域、ｔｒ トラップ領域

Claims (18)

  1. マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイと、
    前記複数のワード線をコントロールするワード線コントロール回路と、
    前記複数のビット線及び前記複数のソース線をコントロールするラインコントロール回路と、
    を含み、
    前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第１不純物領域側に形成される電子のトラップ領域とを有し、
    前記ワード線コントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続される選択ワード線に選択電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている非選択メモリセルに接続されている非選択ワード線に第１誤消去防止電圧を供給し、
    前記ラインコントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記選択メモリセルに接続されるソース線にプログラム用ソース電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている前記非選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記非選択メモリセルに接続されているソース線に第２誤消去防止電圧を供給することを特徴とする不揮発性半導体記憶装置。
  2. 請求項1において、
    前記ワード線コントロール回路は、前記選択電圧より低い正の電圧を前記第１誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  3. 請求項1乃至２のいずれかにおいて、
    前記ラインコントロール回路は、前記選択電圧より低い正の電圧を前記第２誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  4. 請求項1乃至３のいずれかにおいて、
    前記ワード線コントロール回路は、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第１誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  5. 請求項1乃至４のいずれかにおいて、
    前記ワード線コントロール回路は、消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第１誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  6. 請求項1乃至５のいずれかにおいて、
    前記トラップ領域は、第１の酸化膜と第２の酸化膜の間に設けられた窒化膜に形成されることを特徴とする不揮発性半導体記憶装置。
  7. 請求項1乃至５のいずれかにおいて、
    前記トラップ領域は、第１の酸化膜と第２の酸化膜の間に設けられたシリコンドット領域に形成されることを特徴とする不揮発性半導体記憶装置。
  8. 請求項1乃至７のいずれかにおいて、
    前記選択メモリセルに対して消去動作を行う際、前記ワード線コントロール回路は前記選択メモリセルに接続されるワード線に前記第１誤消去防止電圧より低い消去電圧を供給することを特徴とする不揮発性半導体記憶装置。
  9. 請求項1乃至１０のいずれかにおいて、
    前記複数のワード線及び前記複数のソース線は行方向に沿って配設され、
    前記複数のビット線は列方向に沿って配設され、
    行方向に並ぶ少なくとも1行のメモリセルの各々の前記第2不純物領域は、少なくとも1本のソース線と共通接続され、
    前記行方向に並ぶ少なくとも1行のメモリセルの各々の前記ゲート電極は、少なくとも1本のワード線と共通接続され、
    列方向に並ぶ少なくとも1列のメモリセルの各々の前記第1不純物領域は、少なくとも1本のビット線と共通接続されることを特徴とする不揮発性半導体記憶装置。
  10. 請求項９において、
    前記トラップ領域は、前記ゲート電極とサブストレートの間であって前記第1不純物領域側に形成されることを特徴とする不揮発性半導体記憶装置。
  11. 請求項９において、
    前記行方向に並ぶ1行のメモリセルの第２不純物領域と、
    前記１行のメモリセルに隣接して、行方向に並ぶ一行のメモリセルの第２不純物領域とが、少なくとも前記1本のソース線と共通接続されることを特徴とする不揮発性半導体記憶装置。
  12. 請求１１において、
    前記トラップ領域は、前記ゲート電極とサブストレートの間であって前記第２不純物領域側に形成されることを特徴とする不揮発性半導体記憶装置。
  13. マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイを含む不揮発性半導体記憶装置の制御方法であって、
    前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第１不純物領域側に形成される電子のトラップ領域とを有し、
    選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルの前記ゲート電極に選択電圧を供給し、前記選択メモリセルと接続されている選択ビット線に共通接続されている非選択メモリセルの前記ゲート電極に第１誤消去防止電圧を供給し、前記選択メモリセルの前記第１不純物領域にプログラム電圧を供給し、前記選択メモリセルの前記第２不純物領域にプログラム用ソース電圧を供給し、前記選択ビット線に共通接続されている前記非選択メモリセルの前記第１不純物領域にプログラム電圧を供給し、前記非選択メモリセルの前記第２不純物領域に第２誤消去防止電圧を供給することを特徴とする制御方法。
  14. 請求項１３において、
    選択電圧より低い正の電圧を前記第１誤消去防止電圧として供給することを特徴とする制御方法。
  15. 請求項１３又は１４において、
    選択電圧より低い正の電圧を前記第２誤消去防止電圧として供給することを特徴とする制御方法。
  16. 請求項１３乃至１５のいずれかにおいて、
    書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第１誤消去防止電圧として供給することを特徴とする制御方法。
  17. 請求項１３乃至１６のいずれかにおいて、
    消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第１誤消去防止電圧として供給することを特徴とする制御方法。
  18. 請求項１３乃至１７のいずれかにおいて、
    前記選択メモリセルに対して消去動作を行う際、前記選択メモリセルの前記ゲート電極に消去電圧を供給することを特徴とする制御方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714485B1 (ko) * 2005-08-23 2007-05-07 삼성전자주식회사 비휘발성 반도체 메모리 장치
CN101489359B (zh) * 2008-01-17 2011-11-23 微星科技股份有限公司 避免焊锡桥接的方法
US8599618B2 (en) * 2011-12-02 2013-12-03 Cypress Semiconductor Corp. High voltage tolerant row driver

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US915363A (en) * 1908-06-16 1909-03-16 Asher Lambert Skip or load-carrier.
JPH07161851A (ja) 1993-12-10 1995-06-23 Sony Corp 半導体不揮発性記憶装置およびその製造方法
DE69523743T2 (de) * 1994-03-03 2002-08-01 Rohm Corp Überlöschungsdetektion in einer niederspannungs-eintransistor-flash-eeprom-zelle unter verwendung von fowler-nordheim-programmierung und -löschung
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
JP4810712B2 (ja) * 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP2978477B1 (ja) 1998-06-12 1999-11-15 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6081456A (en) * 1999-02-04 2000-06-27 Tower Semiconductor Ltd. Bit line control circuit for a memory array using 2-bit non-volatile memory cells
US6044022A (en) * 1999-02-26 2000-03-28 Tower Semiconductor Ltd. Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6177318B1 (en) * 1999-10-18 2001-01-23 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate monos transistor
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6331952B1 (en) * 2000-02-16 2001-12-18 Advanced Micro Devices, Inc. Positive gate erasure for non-volatile memory cells
JP4715024B2 (ja) * 2001-05-08 2011-07-06 セイコーエプソン株式会社 不揮発性半導体記憶装置のプログラム方法
JP2002334588A (ja) * 2001-05-11 2002-11-22 Seiko Epson Corp 不揮発性半導体記憶装置のプログラム方法
JP2003091998A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置

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