JP2005085389A - 不揮発性半導体記憶装置及びその制御方法 - Google Patents

不揮発性半導体記憶装置及びその制御方法 Download PDF

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Abstract

【課題】 書き込み時の非選択メモリセルに対するディスターブ電圧を緩和する不揮発性半導体記憶装置を提供すること。
【解決手段】 複数のメモリセル60と複数のワード線10と複数のビット線20と複数のソース線30とを含むメモリセルアレイ40と、前記複数のワード線10を制御するワード線コントロール回路100と、前記複数のビット線20及び前記複数のソース線30を制御するラインコントロール回路200を含み、メモリセル60は、ゲート電極62と、第1不純物領域fdと、第2不純物領域sdと、前記ゲート電極62とサブストレート63の間であって前記第1不純物領域fd側及び前記第2不純物領域sd側のうち少なくとも第1不純物領域fd側に形成される電子のトラップ領域trとを有し、前記ワード線コントロール回路100は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続される選択ワード線に選択電圧を供給し、非選択ワード線に第1誤消去防止電圧を供給し、選択メモリセルに接続されていないソース線30に第2誤消去防止電圧を供給する。
【選択図】 図2

Description

本発明は、不揮発性半導体記憶装置及びその制御方法に関する。
産業発達に伴い、様々な形態の不揮発性半導体記憶装置が開発されている。その中の一つにMONOS(Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate)型不揮発性半導体記憶装置が知られている(特許文献1及び特許文献2参照)。この記憶装置では、メモリ素子のゲート電極とサブストレートの間に電子トラップ領域が形成され、電界制御によってトラップ領域内の電子の量が制御される。トラップ領域内の電子の量は長い時間保存されるので、不揮発性メモリとして利用されている。
米国特許第6044022号明細書 米国特許第6081456号明細書
しかしながら、この種の記憶装置には、ディスターブ電圧の影響により非選択メモリ素子に対して誤書き込みや誤消去などを引き起こしてしまう問題点があった。従来の記憶装置では、この問題点を解決するために、メモリ素子の集積度やアクセススピードを犠牲にする必要があった。
本発明は、メモリ素子に対するディスターブ電圧の影響を緩和することを目的とする。
本発明は、マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイと、前記複数のワード線をコントロールするワード線コントロール回路と、前記複数のビット線及び前記複数のソース線をコントロールするラインコントロール回路と、を含み、前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第1不純物領域側に形成される電子のトラップ領域とを有し、前記ワード線コントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続される選択ワード線に選択電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている非選択メモリセルに接続されている非選択ワード線に第1誤消去防止電圧を供給し、前記ラインコントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記選択メモリセルに接続されるソース線にプログラム用ソース電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている前記非選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記非選択メモリセルに接続されているソース線に第2誤消去防止電圧を供給する不揮発性半導体記憶装置に関する。これにより、書き込み動作時においてディスターブ電圧による影響を緩和できる。
また、本発明にかかる前記ワード線コントロール回路は、前記選択電圧より低い正の電圧を前記第1誤消去防止電圧として供給することもできる。これにより、書き込み動作時において、非選択メモリセルに対する誤書き込みを防止できる。
また、本発明にかかる前記ラインコントロール回路は、前記選択電圧より低い正の電圧を前記第2誤消去防止電圧として供給することもできる。これにより、第1誤消去防止電圧を高い電圧に設定したときも、非選択メモリセルに対する誤書き込みを防止できる。
また、本発明にかかる前記ワード線コントロール回路は、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することもできる。これにより、書き込み動作時において、非選択メモリセルにトラップされている電子の量をほとんど増加させずにディスターブ電圧の影響を緩和できる。
また、本発明にかかる前記ワード線コントロール回路は、消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することもできる。これにより、書き込み動作時において、非選択メモリセルに対する誤消去を防止することができる。
また、本発明にかかる前記トラップ領域は、第1の酸化膜と第2の酸化膜の間に設けられた窒化膜に形成されても良い。
また、本発明にかかる前記トラップ領域は、第1の酸化膜と第2の酸化膜の間に設けられたシリコンドット領域に形成されても良い。
また、本発明にかかる前記ワード線コントロール回路は、前記選択メモリセルに対して消去動作が行われる際、前記選択メモリセルに接続されるワード線に前記誤消去防止電圧より低い消去電圧を供給することもできる。
また、本発明にかかる不揮発性半導体記憶装置において、前記複数のワード線及び前記複数のソース線は行方向に沿って配設されても良い。さらに、前記複数のビット線は列方向に沿って配設されても良い。さらに、行方向に並ぶ少なくとも1行のメモリセルの各々の前記第2不純物領域は、少なくとも1本のソース線と共通接続されても良い。さらに、前記行方向に並ぶ少なくとも1行のメモリセルの各々の前記ゲート電極は、少なくとも1本のワード線と共通接続されても良い。さらに、列方向に並ぶ少なくとも1列のメモリセルの各々の前記第1不純物領域は、少なくとも1本のビット線と共通接続されても良い。
また、本発明にかかる前記トラップ領域は、前記ゲート電極とサブストレートの間であって前記第1不純物領域側に形成されても良い。
また、本発明にかかる不揮発性半導体記憶装置において、前記行方向に並ぶ1行のメモリセルの第2不純物領域と、前記1行のメモリセルに隣接して、行方向に並ぶ一行のメモリセルの第2不純物領域とが、少なくとも前記1本のソース線と共通接続されても良い。
また、本発明にかかる前記トラップ領域は、前記ゲート電極とサブストレートの間の前記第2不純物領域側に形成されても良い。
また、本発明は、マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイを含む不揮発性半導体記憶装置の制御方法であって、前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第1不純物領域側に形成される電子のトラップ領域とを有し、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルの前記ゲート電極に選択電圧を供給し、前記選択メモリセルと接続されている選択ビット線に共通接続されている非選択メモリセルの前記ゲート電極に第1誤消去防止電圧を供給し、前記選択メモリセルの前記第1不純物領域にプログラム電圧を供給し、前記選択メモリセルの前記第2不純物領域にプログラム用ソース電圧を供給し、前記選択ビット線に共通接続されている前記非選択メモリセルの前記第1不純物領域にプログラム電圧を供給し、前記非選択メモリセルの前記第2不純物領域に第2誤消去防止電圧を供給する制御方法に関係する。
また、本発明にかかる制御方法は、選択電圧より低い正の電圧を前記第1誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、選択電圧より低い正の電圧を前記第2誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を、前記第1誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することもできる。
また、本発明にかかる制御方法は、前記選択メモリセルに対して消去動作を行う際、前記選択メモリセルの前記ゲート電極に消去電圧を供給することもできる。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
1.一般動作
図1を用いて一般動作を説明する。図1はメモリセルの断面図であり、メモリセルは符号60で示されている。符号61は窒化膜(広義には誘電体膜)を示す。符号trはトラップ領域を示す。符号62はゲート電極を示す。符号fdは第1不純物領域を示す。符号sdは第2不純物領域を示す。符号63は、サブストレートを示す。符号IDSは、第1不純物領域fdと第2不純物領域sdとの間のチャネル領域に流れる電流を示す。以下の図において、同符号のものは同様の意味を示す。
メモリセル60に対して、書き込み動作(広義にはデータ書き込み)が行われるときは、第1不純物領域fdに書き込み電圧(例えば5.5V)が印加される。また、第2不純物領域sdは接地電位またはフローティング状態に設定される。ゲート電極62には、選択電圧(例えば、11V)が印加される。このような電圧印加状態の時、第1不純物領域fdと第2不純物領域sdの間の領域にチャネルが形成され、第1不純物領域fd付近の電子は、第1不純物領域fdへ印加された書き込み電圧によりホットエレクトロンとなる。ホットエレクトロンは、選択電圧が印加されたゲート電極62からの影響をうけ、酸化膜障壁をトンネリングし窒化膜61にトラップされる。つまり、書き込み動作が行われたメモリセル60の窒化膜61は、電子をトラップしている状態にある。
メモリセル60に対して、消去動作(広義にはデータ書き込み)が行われるときは、第1不純物領域fdに消去電圧(例えば8V)が印加される。また、第2不純物領域sdは接地電位またはフローティング状態に設定される。ゲート電極62には、消去選択電圧(例えば0V)が印加される。このような電圧印加状態の時、サブストレート63内の第1不純物領域fdと第2不純物領域sdの間でチャネルが形成され、第1不純物領域fd付近では、第1不純物領域fdへ印加された消去電圧によりホットホールが発生する。このホットホールは、窒化膜61に電子がトラップされていれば、この電子と結合する。つまり、消去動作が行われたメモリセル60の窒化膜61は、電子をほとんどトラップしていない状態にある。
メモリセル60に対して、リード動作(広義には、データ読み出し)が行われるときは、第1不純物領域fdは接地電位またはフローティング状態に設定される。また、第2不純物領域sdには、読み出し電圧(例えば2V)が印加される。ゲート電極62には、読み出し選択電圧(例えば3V)が印加される。このような電圧印加状態の時、第1不純物領域fdと第2不純物領域sdとの間のチャネル領域に流れる電流IDSは、窒化膜61にトラップされている電子の量に応じて変化する。この電流IDSの変化をセンスアンプなどを用いて検出することでメモリセル60に対してリード動作を可能にする。つまり、窒化膜61にトラップされている電子の量が十分に多いと、メモリセル60のゲート閾値電圧が増加し、リード動作の際、読み出し選択電圧よりもゲート閾値電圧が高ければ、電流IDSはほとんど流れなくなる。
以上が、一般動作における3つの動作(書き込み、消去、リード)である。
2.全体構成
図2に、不揮発性半導体記憶装置1000の構成を示す。不揮発性半導体記憶装置1000は、ワード線コントロール回路100、ラインコントロール回路200及び電源回路50を含む。ワード線コントロール回路100には、行方向Xに沿って配設された複数のワード線10が接続されている。ラインコントロール回路200には、列方向Yに沿って配設された複数のビット線20及び複数のソース線30が接続されている。符号40はメモリセルアレイを示し、メモリセルアレイ40は、マトリックス状に配列された図1の複数のメモリセル60を含む。
図3にメモリセルアレイ40の一部を示す。行方向Xに沿って並ぶ複数のメモリセル60のゲート電極62は、1本のワード線10に共通接続されている。列方向Yに沿って並ぶ複数のメモリセル60の第1不純物領域fdは、1本のビット線20に共通接続されている。また、列方向Yに沿って並ぶ複数のメモリセル60の第2不純物領域sdは、1本のソース線30に共通接続されている。
3.動作説明
図4を用いて本実施形態の動作を説明する。図4はメモリセルアレイ40の1ブロックを示す。符号WL1〜4はそれぞれワード線10を示し、符号BL1〜4はそれぞれビット線20を示す。また、符号SL1〜4はそれぞれソース線30を示し、符号m1−1〜7はメモリセル60を示す。
各ワード線WL1〜4及び各ソース線SL1〜4は行方向Xに沿って配設されている。各ビット線BL1〜4は列方向Yに沿って配設されている。行方向Xに並ぶメモリセル60(例えばメモリセルm1−1、m1−5、m1−6、m1−7)の各々の第2不純物領域sdは、1本のソース線30と共通接続されている。行方向Xに並ぶメモリセル60(例えばメモリセルm1−1、m1−5、m1−6、m1−7)の各々のゲート電極62は、ワード線WL1と共通接続されている。列方向Yに並ぶメモリセル60(例えばメモリセルm1−1〜4)の各々の第1不純物領域fdは、ビット線BL1と共通接続されている。トラップ領域trは、ゲート電極62とサブストレート63の間の第1不純物領域fd側に形成されている。なお、図5は各動作時(書き込み時、消去時、リード時)におけるワード線、ビット線及びソース線への印加電圧を示す。
3.1.メモリセルm1−1に書き込み動作を行う場合
ワード線コントロール回路100は、メモリセルm1−1を選択するためにワード線WL1に選択電圧(例えば図5では11V)を供給する。ブロック内のその他の各ワード線WL2〜4には第1誤消去防止電圧(例えば図5では2.5V)を供給する。ラインコントロール回路200は、メモリセルm1−1に接続されているビット線BL1に書き込み選択電圧(例えば図5では5.5V)を供給する。また、ラインコントロール回路200は、メモリセルm1−1に接続されているソース線SL1に書き込みソース電圧(例えば図5では0V)を供給し、その他の各ソース線SL2〜4に第2誤消去防止電圧(例えば図5では1.8V)する。さらに、ラインコントロール回路200は、ブロック内の各ビット線BL2〜4を接地電位に設定する。別の手法として、各ビット線BL2〜4をフローティング状態に設定しても良い。
このような電圧印加状態の時、メモリセルm1−1の第1不純物領域fdと第2不純物領域sdとの間にチャネルが形成される。メモリセルm1−1のゲート電極62にはワード線WL1によって選択電圧が供給されているので、チャネル領域内の電子は窒化膜61とサブストレート63の間の酸化膜障壁をトンネリングし、窒化膜61にトラップされる。つまり、メモリセルm1−1は書き込み動作によって電子が書き込まれたことになり、データ書き込みされたことを意味する。
一方、各メモリセルm1−2〜4(以下、非選択メモリともいう)は、メモリセルm1−1と同様にビット線BL1に接続されているので、各メモリセルm1−2〜4の第1不純物領域fdには書き込み選択電圧が供給される。しかし、各メモリセルm1−2〜4に接続される各ワード線WL2〜4には選択電圧より低い第1誤消去防止電圧が供給され、各ソース線SL2〜4には第2誤消去防止電圧が供給されているので、各メモリセルm1−2〜4内では電子のトンネリングがほとんど生じない。つまり、非選択メモリセルには、電子が書き込まれない。ちなみに第1誤消去防止電圧及び第2誤消去防止電圧によって、非選択メモリセルに対する誤消去を防止できるが、この効果等は後に述べる。
また、各メモリセルm1−5〜7は、メモリセルm1−1と同様にワード線WL1及びソース線SL1に接続されているので、各メモリセルm1−5〜7のゲート電極62には選択電圧が供給され、各メモリセルm1−5〜7の第2不純物領域sdには書き込みソース電圧が供給される。しかし、各メモリセルm1−5〜7に接続される各ビット線BL2〜4は接地電位(別の手法の場合は、フローティング状態)に設定されているのでホットエレクトロンが生じず、各メモリセルm1−5〜7内では電子のトンネリングがほとんど生じない。つまり、メモリセルm1−5〜7には、電子が書き込まれない。
その他のメモリセル60(ワード線WL1またはビット線BL1のいずれにも接続されていないメモリセル60、以下完全非選択メモリセルともいう)についてもデータ書き込みされない。完全非選択メモリセルのゲート電極62には各ワード線WL2〜4によって第1誤消去防止電圧が供給され、完全非選択メモリセルの第2不純物領sdには各ソース線SL2〜4によって第2誤消去防止電圧が供給されている。さらに完全非選択メモリセルの第1不純物領域fdは接地電位(別の手法の場合は、フローティング状態)に設定されているので、完全非選択メモリセル内では電子のトンネリングが生じないのである。
3.2.消去動作を行う場合
次に消去動作について説明する。本実施形態では、メモリセル60内の窒化膜61から電子を抜き去る動作を消去動作と呼んでいる。ワード線WL1〜4には消去選択電圧(例えば図5では0V)が供給される。ビット線BL1〜4には、消去電圧(例えば図5では8V)が供給される。ソース線SL1〜4は、フローティング状態に設定されているが、接地電位に設定しても良い。
このような電圧印加状態の時、ブロック内の全てのメモリセル60に対して消去動作が行われる。各メモリセル60の第1不純物領域fdに消去電圧が供給されるので、第1不純物領域fd付近にホットホールが生じる。また、各メモリセル60のゲート電極62には消去選択電圧が供給される。電子が書き込まれたメモリセルに対しては、ホットホールは消去選択電圧の影響を受け、各メモリセル60内の窒化膜61に注入される。これにより、窒化膜61内の電子と中和し、メモリセル60は電子をほとんどトラップしていない状態になる。つまり、消去動作(広義には、データ書き込み)が行われたことになる。
本実施形態では、消去方法の一例として、ブロック単位で一括して消去動作を行っている。つまり、ブロック内のメモリセル60全てを対象に一括して消去動作が行われるが、一つのメモリセル60を対象にする消去動作を行っても良い。
3.3.メモリセルm1−1にリード動作を行う場合
次にリード動作について説明する。メモリセルm1−1(選択メモリセル)のゲート電極62と接続されているワード線WL1に、読み出し選択電圧(例えば図5では3V)が供給される。残りの各ワード線WL2〜4には非選択電圧(例えば図5では0V)が供給される。各ソース線SL1〜4は接地電位に設定される。別の手法として、各ソース線SL1〜4をフローティング状態に設定しても良い。また、選択メモリセルに接続されているビット線BL1には、読み出し電圧(例えば図5では2V)が供給され、残りのビット線BL2〜4は接地電位に設定される。別の手法としてビット線BL2〜4をフローティング状態に設定しても良い。
このような電圧印加状態の時において、選択メモリセルに接続されているビット線BL1及びソース線SL1の間の電流IDSを検出することでリード動作が行われる。選択メモリセルの窒化膜61に電子がトラップされていない場合、読み出し選択電圧によって選択メモリセルの第1不純物領域fd及び第2不純物領域sdの間にチャネルが形成され電流IDSが流れる。選択メモリセルの窒化膜61に電子がトラップされている場合、選択メモリセルのゲート閾値電圧が上昇する。このとき読み出し選択電圧は該ゲート閾値電圧より低く設定されているので、選択メモリセルの第1不純物領域fd及び第2不純物領域sdの間に流れる電流IDSは非常に小さくなる。このような窒化膜61内の電子の量で変化する電流IDSをセンスアンプ等で増幅し、データ判定が行われる。
一方、各メモリセルm1−2〜4(非選択メモリともいう)は、メモリセルm1−1と同様にビット線BL1に接続されているので、各メモリセルm1−2〜4の第1不純物領域fdには読み出し電圧が供給される。しかし、各メモリセルm1−2〜4に接続される各ワード線WL2〜4には非選択電圧(例えば0V)が供給されているので、各メモリセルm1−2〜4内では電流IDSがほとんど流れない。同様に、電子のトンネリングも生じない。
また、各メモリセルm1−5〜7は、メモリセルm1−1と同様にワード線WL1に接続されているので、各メモリセルm1−5〜7のゲート電極62には読み出し選択電圧が供給される。しかし、各メモリセルm1−5〜7に接続される各ビット線BL2〜4及びソース線SL1は接地電位(別の手法の場合は、フローティング状態)に設定されているので、各メモリセルm1−5〜7内では電流IDSがほとんど流れない。同様に、電子のトンネリングもほとんど生じない。
その他のメモリセル60(完全非選択メモリセルともいう)のゲート電極62には各ワード線WL2〜4によって非選択電圧が供給されている。さらに、完全非選択メモリセルの第1不純物領域fd及び第2不純物領sdは接地電位(別の手法の場合は、フローティング状態)に設定されているので、完全非選択メモリセル内では電流IDSがほとんど流れない。
4.従来例との対比及びその効果
まず、図6を用いて従来例を説明する。図6は従来例のメモリセルアレイの1部を示す。各符号m2−1〜3はメモリセルを示す。メモリセルm2−1〜3の各ゲート電極62にはワード線WL1〜3がそれぞれ接続されている。各メモリセルm2−1〜3の第1不純物領域fd、第2不純物領域sdには、それぞれ、ビット線BL1、ソース線SL1が接続されている。
メモリセルm2−1に対して書き込み動作が行われると、ワード線WL1には11Vの電圧が供給される。また、ビット線BL1には5.5Vの電圧が供給される。その他のワード線WL2〜3、ビット線BL2及びソース線SL1〜2には0Vの電圧が供給される。このとき、前述した一般動作によって、メモリセルm2−1に電子が書き込まれる。ただし、この従来例には、以下に述べるような問題点がある。
このような電圧印加状態では、ビット線BL1の5.5Vの電圧が、各メモリセルm2−2〜3に対して、ディスターブ電圧となる。ビット線BL1により、各メモリセルm2−2〜3の第1不純物領域fd付近でホットホールが生じる。各メモリセルm2−2〜3のいずれかに電子がトラップされている場合、第1不純物領域fd側で発生したホットホールが、窒化膜61へ注入される。これにより、注入されたホットホールは、トラップされていた電子と結合し、窒化膜61にトラップされている電子の量を減じてしまう。最悪の場合、メモリセルに消去動作を行うのと同じ結果を引き起こす可能性がある。
図7はディスターブ電圧の印加回数とメモリセルのゲート閾値電圧の関係を示すグラフであり、実測データに基づくグラフである。このグラフの実測データは、書き込みが行われたメモリセルの第1不純物領域fdに対して、ディスターブ電圧(5V)を1回につき100μ秒間印加し、ディスターブ電圧の印加回数を重ねる毎にメモリセルのゲート閾値電圧の減少を測定したものである。縦軸はゲート閾値電圧の減少値を示し、横軸はディスターブ電圧の印加回数を示す。ちなみに、この実測データは第2不純物領域sdが接地電位に設定されているときのものである。
図7のラインAはメモリセルのゲート電極62に0Vの電圧を印加したときのメモリセルのゲート閾値電圧の低下を示す曲線である。これは、図6メモリセルm2−1に対して従来例による書き込み動作を連続して行ったときの、メモリセル図6のm2−2〜3のゲート閾値電圧の低下を示すものと考えることができる。
図7のラインBはメモリセルのゲート電極62に0.5Vの電圧を印加したときのメモリセルのゲート閾値電圧の低下を示す曲線である。図7によると、従来例(ラインA)では、100回のディスターブ電圧印加に対して、ゲート閾値電圧が0.6V低下する。一方、ラインBでは0.5Vが印加されているため、100回のディスターブ電圧印加に対して、ゲート閾値電圧の低下は0.3V程度である。これは、書き込み時の非選択メモリセルに対して正の電圧を印加した場合が、従来例に比べてディスターブ電圧に対する耐性が優れていることを示す。つまり、本実施形態では書き込み時の非選択メモリセルに対して第1誤消去防止電圧(例えば図5では2.5V)を印加しているので、従来例に比べてディスターブ電圧に対する耐性が優れているのである。
ブロック内のメモリセルの数を増やすことは、高集積を可能にするが、代償として各メモリセルに対してのディスターブ電圧の印加回数を増大させてしまう。しかし、本実施形態を用いることで優れたディスターブ電圧耐性を備えさせることができるので、ブロック内のメモリセルの数を増やすことができる。
さらなる効果として、アクセススピードの向上が図れる。従来例では設計時において、ディスターブ電圧によるゲート閾値電圧の低下を、設計マージンとして考慮する必要がある。つまり、読み出し誤動作を防ぐために、書き込み動作時の電圧印加時間を長めに設定する必要があった。これにより、ゲート閾値電圧の低下に対するマージンを確保できるが、従来例はアクセススピードの低下という課題を有している。
しかし、本実施形態を用いると、各メモリセルのゲート閾値電圧の低下を緩和することができるので、ゲート閾値電圧低下分のマージンをとるための余分な書き込み時間を削ることができる。つまり、書き込み動作時の電圧印加時間を短縮でき、アクセススピード向上を可能にする。
5.第1誤消去防止電圧について
次に図8を参照しながら第1誤消去防止電圧の値について説明する。図8のグラフは、一つのメモリセルに対して、徐々に書き込み動作をしていき、十分に電子を書き込んだあと、消去動作を徐々に行ったときの曲線群である。それぞれの曲線は、単位時間(約1μ秒間)だけ書き込み動作又は消去動作が行われたメモリセルに対して、ゲート電極62への印加電圧VGの変化毎に第1不純物領域fd及び第2不純物領域sdの間に流れる電流IDSを計測したものである。曲線L1は、書き込み動作及び消去動作が全く行われていない初期の状態のVG/IDS曲線である。つまり、窒化膜61にどの程度の電子がトラップされているかは、未知の状態である。
曲線L1の状態からさらに単位時間(約1μ秒間)だけ書き込み動作(第1不純物領域fdに5V、第2不純物領域sdに0V、ゲート電極62に7Vを印加)を行う。そしてゲート電極電圧VGと電流IDSとの関係を測定したものが、曲線L2である。この一連の作業を複数回繰り返して、曲線LPを得る。曲線LPは電子がもっとも書き込まれた状態である。
その後、今度はこのメモリセルに対して消去動作を単位時間(約1μ秒間)行い、ゲート電極電圧VGと電流IDSとの関係を測定する。さらに、単位時間(約1μ秒間)の消去動作を行い、ゲート電極電圧VGと電流IDSとの関係を測定する。このような作業を繰り返して、曲線LEを得る。曲線LEは、電子がもっとも抜き取られた状態である。
以上の曲線群から、書き込み動作時の電子を書き込む量及び消去動作時の電子を抜き取る量は、電圧印加時間を調整することで制御できることがわかる。さらに、電子を書き込む量と、電子を抜き取る量とのバランスを調整することよって、ゲート閾値電圧を任意に設定可能であることがわかる。
第1誤消去防止電圧は、書き込み動作時の非選択メモリセルに対する誤書き込みを防止するために、選択ワード線へ供給される選択電圧よりも低い正の電圧に設定される。また、第1誤消去防止電圧を、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い正の電圧に設定しても良い。さらに、第1誤消去防止電圧を、消去動作が行われたメモリセルのゲート閾値電圧よりも低い正の電圧に設定しても良い。前述のように設定された第1誤消去防止電圧は、非選択メモリセルに対するゲート閾値電圧の減少又は誤消去を、誤書き込みを引き起こさずに防止できる。仮に消去動作後のメモリセルの電流IDSとゲート閾値電圧の関係が曲線LSのような時、第1誤消去防止電圧は約1V程度に設定することも可能である。また、第1誤消去防止電圧を、もっとも電子を抜き取られたメモリセルのゲート閾値電圧より低い正の電圧(例えば0.5V)に設定すれば、メモリセルアレイ40中の各メモリセル60に対して、誤書き込みを引き起こす心配もなく、非選択メモリセルに対するゲート閾値電圧の減少又は誤消去を防止できる。また、第1誤消去防止電圧の値は高いほど誤消去を防止できるが、あまり高くすると逆に誤書き込みを引き起こしてしまう。
しかし、本実施形態では第2誤消去防止電圧を用いることで、第1誤消去防止電圧を0.5Vよりも高い電圧(例えば図5では2.5V)に設定できる。第2誤消去防止電圧については、次に述べる。
6.第2誤消去防止電圧について
次に第2誤消去防止電圧の値について説明する。図9は書き込み動作前及び動作後の非選択メモリセルに対して、第2不純物領域sdに供給される電圧を徐々に上昇させていったときのゲート閾値電圧の変化量を表すグラフである。ΔVTHは書き込み動作後の非選択メモリセルのゲート閾値電圧と、書き込み動作前の非選択メモリセルのゲート閾値電圧との差(書き込み動作後のゲート閾値電圧−書き込み動作前のゲート閾値電圧)を表す。なお、図9は、電子をほとんどトラップしていない非選択メモリセル(消去動作が行われた非選択メモリセル)を対象としている。
図9によると、非選択メモリセルの第2不純物領域sdに供給されている電圧が0Vのとき、ΔVTHが2.5Vである。これは、書き込み動作後の非選択メモリセルのゲート閾値電圧が2.5V上昇したことを示す。つまりΔVTHが2.5Vであることは、非選択メモリセルのトラップ領域trにいくらかの電子がトラップされたことを意味する。これは非選択メモリセルへ誤書き込みされてしまう可能性があることを示す。
また、非選択メモリセルの第2不純物領域sdに供給されている電圧が1Vになると、ΔVTHは、約0.1V程度である。これは、書き込み動作後の非選択メモリセルのゲート閾値電圧が約0.1Vだけ上昇したことを示す。つまりΔVTHが約0.1Vであることは、非選択メモリセルのトラップ領域trにはほとんど電子がトラップされないことを意味する。これは非選択メモリセルへ誤書き込みされてしまう心配がほとんど無いことを示す。
第2不純物領域sdにいくらかの電圧が供給されると、非選択メモリセルのゲート閾値電圧が上昇する。このとき、非選択メモリセルに第1誤消去防止電圧が印加されても、非選択メモリセルのトラップ領域trにはほとんど電子がトラップされず、誤書き込みが生じない。
第2不純物領域sdにいくらかの電圧が供給されるとゲート閾値電圧が上昇する理由を次に述べる。第2不純物領域sdに供給する電圧を上昇させると、サブストレート63と第2不純物領域sdとの電位差が大きくなり、基板バイアスが考慮されたゲート閾値電圧は、第2不純物領域sdに0Vの電圧を供給したときよりも上昇する。
また、第2不純物領域sdに供給する電圧を上昇させたことで、ゲート電極62と第2不純物領域sdとの電位差が小さくなるので、チャネル領域内のホットエレクトロンの発生量も減少する。
つまり、第1誤消去防止電圧を高い値に設定しても、第2誤消去防止電圧の印加によって誤書き込みを回避できるのである。より高い値に設定された第1誤消去防止電圧によって、メモリセルのディスターブ電圧耐性が向上され、より効果的な誤消去防止が可能となる。これは、より積極的なブロックサイズ拡大(または高集積化)、アクセススピード向上を可能にする。
7.変形例
図10は、本実施形態の変形例におけるメモリセルアレイの回路図を示す。符号m3−1〜4はメモリセル60を示す。各ワード線WL1〜4及び各ソース線SL1〜2は行方向Xに沿って配設されている。各ビット線BL1〜3は列方向Yに沿って配設されている。行方向Xに並ぶメモリセル60(例えばワード線WL1に接続されている複数のメモリセル60)の各々の第2不純物領域sdと、該メモリセル60に隣接して、行方向Xに並ぶメモリセル60(例えばワード線WL2に接続されている複数のメモリセル60)の各々の第2不純物領域sdは、1本のソース線30(例えばソース線SL1)と共通接続されている。行方向Xに並ぶメモリセル60(例えばメモリセルm1−1、m1−5、m1−6、m1−7)の各々のゲート電極62は、ワード線WL1と共通接続されている。列方向Yに並ぶメモリセル60(例えばメモリセルm1−1〜4)の各々の第1不純物領域fdは、ビット線BL1と共通接続されている。トラップ領域trは、ゲート電極62とサブストレート63の間の第2不純物領域sd側に形成されている。
メモリセルm3−1に書き込み動作を行う場合を説明する。メモリセルm3−1を選択するためにワード線WL1には、選択電圧(例えば11V)が供給される。また、ワード線WL2には、第1誤消去防止電圧よりも低く、0Vよりも高い電圧(例えば0.5V)が供給される。その他の各ワード線WL3〜4には第1誤消去防止電圧(例えば2.5V)が供給される。メモリセルm3−1に接続されているビット線BL1には、書き込み選択電圧(例えば0V)が供給される。また、メモリセルm3−1に接続されているソース線SL1には、書き込みソース電圧(例えば5.5V)が供給される。ソース線SL2には第2誤消去防止電圧(例えば1.8V)が供給される。さらに、各ビット線BL2〜3には、非選択ビット線電圧(例えば5.5V)に設定される。
このような電圧印加状態になると、メモリセルm3−1は書き込みが行われる。一方、各メモリセルm3−2〜4は、メモリセルm3−1と同様にビット線BL1に接続されているので、各メモリセルm3−2〜4の第1不純物領域fdには書き込み選択電圧が供給される。しかし、メモリセルm3−2に接続されるワード線WL2には、選択電圧よりも低い電圧(例えば0.5V)が供給されているので、電子のトンネリングがほとんど生じない。また、各メモリセルm3−3〜4に接続される各ワード線WL2〜4には、第1誤消去防止電圧が供給され、さらにソース線SL2には第2誤消去防止電圧が供給されているので、電子のトンネリングがほとんど生じない。つまり、各メモリセルm3−2〜4には、電子が書き込まれない。さらに第1誤消去防止電圧及び第2誤消去防止電圧によって、各メモリセルm3−2〜4に対する誤消去を防止でき、各メモリセルm3−2〜4のトラップ領域tr内の電子を抜き取ってしまうようなディスターブ電圧を抑えることができる。
8.詳細例
図11は本実施形態に係る詳細な一例を示す。符号2000は不揮発性記憶装置を示す。符号110はワード線ドライバを示し、符号210はラインドライバを示す。符号220はラインセレクタを示し、符号230は書き込みドライバを示す。符号240は入力バッファを示し、符号250はセンスアンプを示す。符号260は出力バッファを示し、符号300はアドレスバッファを示す。
ワード線コントロール回路100には、ワード線ドライバ110を含む。また、ラインコントロール回路200は、ラインドライバ210、ラインセレクタ220、書き込みドライバ230、入力バッファ240、センスアンプ250及び出力バッファ260を含む。この構成は、一例であり、ラインドライバ210、ラインセレクタ220、書き込みドライバ230、入力バッファ240、センスアンプ250又は出力バッファ260はラインコントロール回路200の外部に設けても良い。
(書き込み動作)
書き込み動作時、外部から不揮発性記憶装置2000へ、アドレス情報及び入力データが供給される。供給されたアドレス情報は、アドレスバッファ300にバッファリングされる。バッファリングされたアドレス情報はワード線コントロール回路100及びラインコントロール回路200へ供給される。また、供給された入力データはラインコントロール回路200内の入力バッファ240にバッファリングされる。バッファリングされた入力データは書き込みドライバ230へ供給される。
ワード線コントロール回路100は、供給されたアドレス情報をもとに、ワード線ドライバ110を制御する。ワード線ドライバ110は、メモリセルアレイ40に配設されている各ワード線の中から選択ワード線を選び、選択ワード線へ選択電圧(例えば11V)を供給する。その他の各ワード線には第1誤消去防止電圧(例えば2.5V)を供給する。
一方、ラインセレクタ220は、メモリセルアレイ40に配設されている各ビット線及び各ソース線の中から対応するビット線及びソース線へ所望の電圧を供給する。このとき、ラインセレクタ220は、対応するビット線へ選択ビット線電圧(例えば5.5V)を供給し、対応するソース線へ選択ソース電圧(例えば0V)を供給する。その他のソース線には、第2誤消去防止電圧(例えば1.8V)が供給される。その他のビット線は接地電位に設定される。別の手法として、その他のビット線をフローティング状態に設定することもできる。このような電圧印加状態に設定されることで、非選択メモリセルに対する誤消去を効果的に防止しながら、選択メモリセルに対する書き込み動作が可能となる。
(消去動作)
消去動作時は、ブロック内一括消去が行われる。ワード線コントロール回路100により、ブロック内のワード線には消去選択電圧(例えば0V)が供給される。ラインコントロール回路により、ブロック内のビット線へ消去電圧(例えば8V)が供給される。ブロック内の各ソース線30は接地電位に設定される。別の手法として、各ソース線30をフローティング状態に設定することもできる。このような電圧印加状態に設定されることで、消去動作が可能となる。
(リード動作)
リード動作時は、外部から不揮発性記憶装置2000へ、アドレス情報が供給される。書き込み動作時と同様に、アドレス情報はワード線コントロール回路100及びラインコントロール回路200へ供給される。ワード線コントロール回路100は、供給されたアドレス情報をもとに、ワード線ドライバ110を制御する。ワード線ドライバ110は、メモリセルアレイ40に配設されている各ワード線の中から所望のワード線を選び、該ワード線へ読み出し選択電圧(例えば3V)を供給する。ワード線ドライバ110は、その他の各ワード線へ非選択電圧(例えば0V)を供給する。その他の各ワード線は接地電位または、フローティング状態に設定されてもよい。
一方、ラインセレクタ220は、メモリセルアレイ40に配設されている各ビット線20中から対応するビット線20へ読み出し電圧(例えば2V)を供給する。各ソース線30及びその他のビット線20は接地電位に設定される。別の手法として、各ソース線30及びその他のビット線20をフローティング状態に設定することもできる。このような電圧印加状態に設定されることで、リード動作が可能となる。
メモリセルの断面図 本実施形態における不揮発性半導体記憶装置の全体図。 メモリセルの接続関係を示す図。 本実施形態におけるメモリセルアレイの1ブロックを示す図。 本実施形態におけるメモリセルへの印加電圧を示す図。 従来例におけるメモリセルアレイの一部分を示す図。 ディスターブ電圧によるゲート閾値電圧の減少を示す図の減少を示す図。 電流IDSとゲート閾値電圧VGの関係を示す図。 第2不純物領域への印加電圧とゲート閾値電圧の関係を示す図。 本実施形態に係る変形例を示す回路図。 本実施形態に係る詳細例を示すブロック図。
符号の説明
10 ワード線、20 ビット線、30 ソース線、40 メモリセルアレイ、50 電源回路、60 メモリセル、61 窒化膜、62 ゲート電極、63 サブストレート、100 ワード線コントロール回路、200 、ラインコントロール回路、1000 不揮発性半導体記憶装置、fd 第1不純物領域、sd 第2不純物領域、tr トラップ領域

Claims (18)

  1. マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイと、
    前記複数のワード線をコントロールするワード線コントロール回路と、
    前記複数のビット線及び前記複数のソース線をコントロールするラインコントロール回路と、
    を含み、
    前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第1不純物領域側に形成される電子のトラップ領域とを有し、
    前記ワード線コントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続される選択ワード線に選択電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている非選択メモリセルに接続されている非選択ワード線に第1誤消去防止電圧を供給し、
    前記ラインコントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記選択メモリセルに接続されるソース線にプログラム用ソース電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている前記非選択メモリセルに接続されるビット線にプログラム電圧を供給し、前記非選択メモリセルに接続されているソース線に第2誤消去防止電圧を供給することを特徴とする不揮発性半導体記憶装置。
  2. 請求項1において、
    前記ワード線コントロール回路は、前記選択電圧より低い正の電圧を前記第1誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  3. 請求項1乃至2のいずれかにおいて、
    前記ラインコントロール回路は、前記選択電圧より低い正の電圧を前記第2誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  4. 請求項1乃至3のいずれかにおいて、
    前記ワード線コントロール回路は、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  5. 請求項1乃至4のいずれかにおいて、
    前記ワード線コントロール回路は、消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。
  6. 請求項1乃至5のいずれかにおいて、
    前記トラップ領域は、第1の酸化膜と第2の酸化膜の間に設けられた窒化膜に形成されることを特徴とする不揮発性半導体記憶装置。
  7. 請求項1乃至5のいずれかにおいて、
    前記トラップ領域は、第1の酸化膜と第2の酸化膜の間に設けられたシリコンドット領域に形成されることを特徴とする不揮発性半導体記憶装置。
  8. 請求項1乃至7のいずれかにおいて、
    前記選択メモリセルに対して消去動作を行う際、前記ワード線コントロール回路は前記選択メモリセルに接続されるワード線に前記第1誤消去防止電圧より低い消去電圧を供給することを特徴とする不揮発性半導体記憶装置。
  9. 請求項1乃至10のいずれかにおいて、
    前記複数のワード線及び前記複数のソース線は行方向に沿って配設され、
    前記複数のビット線は列方向に沿って配設され、
    行方向に並ぶ少なくとも1行のメモリセルの各々の前記第2不純物領域は、少なくとも1本のソース線と共通接続され、
    前記行方向に並ぶ少なくとも1行のメモリセルの各々の前記ゲート電極は、少なくとも1本のワード線と共通接続され、
    列方向に並ぶ少なくとも1列のメモリセルの各々の前記第1不純物領域は、少なくとも1本のビット線と共通接続されることを特徴とする不揮発性半導体記憶装置。
  10. 請求項9において、
    前記トラップ領域は、前記ゲート電極とサブストレートの間であって前記第1不純物領域側に形成されることを特徴とする不揮発性半導体記憶装置。
  11. 請求項9において、
    前記行方向に並ぶ1行のメモリセルの第2不純物領域と、
    前記1行のメモリセルに隣接して、行方向に並ぶ一行のメモリセルの第2不純物領域とが、少なくとも前記1本のソース線と共通接続されることを特徴とする不揮発性半導体記憶装置。
  12. 請求11において、
    前記トラップ領域は、前記ゲート電極とサブストレートの間であって前記第2不純物領域側に形成されることを特徴とする不揮発性半導体記憶装置。
  13. マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイを含む不揮発性半導体記憶装置の制御方法であって、
    前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第1不純物領域側に形成される電子のトラップ領域とを有し、
    選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルの前記ゲート電極に選択電圧を供給し、前記選択メモリセルと接続されている選択ビット線に共通接続されている非選択メモリセルの前記ゲート電極に第1誤消去防止電圧を供給し、前記選択メモリセルの前記第1不純物領域にプログラム電圧を供給し、前記選択メモリセルの前記第2不純物領域にプログラム用ソース電圧を供給し、前記選択ビット線に共通接続されている前記非選択メモリセルの前記第1不純物領域にプログラム電圧を供給し、前記非選択メモリセルの前記第2不純物領域に第2誤消去防止電圧を供給することを特徴とする制御方法。
  14. 請求項13において、
    選択電圧より低い正の電圧を前記第1誤消去防止電圧として供給することを特徴とする制御方法。
  15. 請求項13又は14において、
    選択電圧より低い正の電圧を前記第2誤消去防止電圧として供給することを特徴とする制御方法。
  16. 請求項13乃至15のいずれかにおいて、
    書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする制御方法。
  17. 請求項13乃至16のいずれかにおいて、
    消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする制御方法。
  18. 請求項13乃至17のいずれかにおいて、
    前記選択メモリセルに対して消去動作を行う際、前記選択メモリセルの前記ゲート電極に消去電圧を供給することを特徴とする制御方法。
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