JPH03214778A

JPH03214778A - 半導体記憶装置の動作方法

Info

Publication number: JPH03214778A
Application number: JP2011050A
Authority: JP
Inventors: Yoshimitsu Yamauchi; 祥光山内
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-01-19
Filing date: 1990-01-19
Publication date: 1991-09-19
Also published as: US5251171A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉この発明は、揮発性半導体メモリ部と不揮発性半導体メ
モリ部を組み合わせた半導体記憶装置の動作方法に関す
る。

〈従来の技術〉従来の半導体記憶装置としては、電源をオフにしても記
憶内容が保持されている不揮発性メモリであるマスクＲ
ＯＭ（リード・オンリ・メモリ）ＥＥＦＲＯＭ（エレク
トリカル・イレイザブル・プログラマブル・リード・オ
ンリ・メモリ）や、電源をオフにすると記憶内容が消失
する揮発性メモリであるＲ　Ａ　Ｍ　（ランダム・アク
セス・メモリ）などがある。

ところで、不揮発性メモリであるマスクＲＯＭＥＥＦＲ
ＯＭは電源をオフにしても記憶されているデータを長時
間保持することができる。しかし、マスクＲＯＭの場合
、データの書き込みがウエハプロセスでなされた後はデ
ータの書き換えができず、またＥＥＰＲＯＭの場合、デ
ータの書き換えはてきるが、データの書き込み／消去時
間が１０ｍｓｅｃ程度と長く、また、書き込み／消去回
数に制限があるため、常時データを書き換える用途には
適していないという問題がある。一方、揮発性メモリで
あるＲＡＭはデータの書き換え時間は１０ｏ　ｎｓｅｃ
以下と短く、書き換え回数に制限はないが、電源をオフ
にすると記憶されているデータが消失されるという問題
がある。

そこで、ごく最近本出願人は、使用時は常時高速にデー
タを書き換えることができると共に、電源オフ時は書き
換えたデータを長時間保持することができる多用途の半
導体記憶装置を提案した（特願平１−１７６８４４号）
。

第３図に示すように、この半導体記憶装置は、ＤＲＡＭ
部として１個のＭＯＳＩ−ランジスタＴｌ（以下、単に
［トランジスタＴＩＪという）と、このトランジスタＴ
Ｉのソースに一方の電極端子（蓄積ノード）３が接続さ
れノこ１個のギャパシタＣとを備え、Ｅ　Ｅ　Ｐ　Ｒ　
Ｏ　Ｍ部として１個のフローティングケーＩ・型トラン
ジスタＭＴ（以下、単に「トラ３ンジスタＭＴＪという）を備えている。」一記トランジ
スタＴ１のソースＩＯを上記キャパシタＣの蓄積ノード
３に、上記トランジスタＭＴのトレイン９をスイッチと
してのモード選択トランジスタＴ２（以下、単に「トラ
ンジスタＴ２Ｊという）を介して接続するとともに、上
記トランジスタＭＴの制御ゲート５を接続している。上
記トランジスタ′■゛２は、ゲート端子（モード選択ケ
−１・）７に正バイアスｖ７またはゼロバイアスを印加
することによってオン，オフ制御されるものとする。な
お、第８図は、半導体基板２０」二に形成ざれたこの半
導体記憶装置の断面構造を示している。この図に示すよ
うに、トランジスタＭＴのソース２，トレイン９はフロ
ーティングゲート４の下の二つの拡散領域で構成ざれ、
トンネル酸化膜４ａに覆われている方がソース２，他方
がドレイン９となっている。

上記トランジスタＴＩのゲート電極６はワード線に接続
されており、トレインｌはビット線Ｂ　Ｌ，に接続され
ている。

この半導体記憶装置は、上記１・ランジスタ′１゛２４
− がオフ状態すなわちモード選択ゲート７がゼロバイアス
されている場合、次のように動作する。

■まず、第４図に示すように、ＤＲＡＭ部が電気的に分
離された等価回路となる。そして、このＤＲＡＭ部へデ
ータを書き込むときは、第６図（ａ）上段に示すように
、ゲート端子６にセル選択ゲート電圧Ｖｓｇを印加して
トランジスタＴＩをオンさせて、キャパシタＣの他方の
電極（プレート電極）端子８をゼロバイアスにする一方
、ドレイン端子ｌに電源電圧Ｖｃｃまたはゼロバイアス
を印加する。

これに対応して、蓄積ノート３の電位はＶｃｃまたはＯ
となる。すなわちＤＲＡＭ部のデータは“工”または゛
φ”となる。なお、このときトランジスタＭＴのソース
端子２はゼロハイアスとしている。

■一方、ＥＥＰＲＯＭ部にデータを書き込むときは、ま
ず、第６図（ａ）中段に示すように、トランジスタＴＩ
のゲート端子６およびドレイン端子１をゼロハイアスし
てＤＲＡＭ部を動作させないようにしておき、トランジ
スタＭＴのソース端子２をゼロバイアスする一方、キャ
パシタＣのプレ一ト電極端子８にプログラム電圧ｖｐｐ
を印加する（ステソプ１）。すると、第５図」二段（ス
テップｌ）に示すように、ＤＲＡＭ部のデータか“φ゛
′または“１”′のいずれであるかにかかわらず、トン
ネル酸化膜４ａを通してフローティングゲー１・４に電
子が蓄積されて、トランジスタＭＴのしきい値が高い状
態（消去状態）なる。このとき、トランジスタＴ２をオ
フ状態にしているため、ギヤパンタＣの蓄積ノード３の
電荷が逃げることがなく、したがってＥＥＰｒ｛ＯＭが
消去状態になる際にＤＲＡＭ部のデータが変化すること
はない。ただし、キ，１・パシタの容量Ｃはトランジス
タＭＴのケー１・容量（端子５と端子２との間の容量）
　Ｃ　５　２またはＣ５（端子５と基板との間の容量）
に比して十分大きく設計されているものとする。

次に、第６図（ａ）下段に示すように、トランンスタＭ
Ｔのソース端子２をプログラム電圧ｖｐｐにする一方、
キャパシタＣのプレート電極８をゼロバイアスにする。

すると、第７図下段（ステゾプ２）に示すように、ＤＲ
ＡＭ部のデータ状態゛φ′゛または゛゜ビ゜に対応して
、ＥＥＰＲＯＭ部の記憶内容が変わることになる。説明
のために、トランジスタＭＴのカップリングレノオＲｅ
をＣ４２＋０４５十〇４ただし、Ｃ４５：　　フローティングゲート４と制御ゲート５と
の間の容量Ｃ４　　フローティングゲ−１・４と基板との間の容量Ｃ４，，　　フローティングゲ−１・４とソース２との
間の容量と定義すると、１・ンネル酸化膜４ａに印加される電圧
は、（ａ）ＤＲＡＭデータ゛φ”の場合、 ■φ＝ＲｃＴＶｐｐ（ｂ）ＤＲＡＭデータ“１”の場合、Ｖ，＝Ｒｃ（Ｖｐｐ　一Ｖｃｃ）となる。すなわち、ＤＲＡＭデータ”φ”の場合ｔＪ：
　Ｄ　ｒ｛　Ａ　Ｍデータ゛ビの場合に比して、トンネ
ル酸化膜４ａに △Ｖ＝Ｖφ−Ｖ．＝ＲｃＶｃｃだ（３高い電圧が印加される。ここで、（ａ）　　ｒ）
ＲＡＭ“φ”の場合、１・ンネル酸化膜４ａに印加され
る電圧が高いため、フローティングケート４に蓄積され
ている電子がソース２へ引き抜かれる。その結果、フロ
ーティングケート４の電位が高くなってトランジスタＭ
Ｔがオン状態になっても、トランジスタＴ２がオフ状態
であるから、電子がトレイン９に流出するこどがない。

このようにして、多くの電子が引き抜かれてトランジス
タＭＴのしきい値が低い状態（書き込み状態）なる。

（ｂ）ＤＲＡＭ”じの場合、１・ンネル酸化膜４ａに印
加される電圧が低いため、フローテインクケート４に電
子が蓄積された状態のままとなる。したがって、トラン
ジスタＭＴのしきい値は高い状態（消去状態）のままと
なる。

このように、ＤＲＡＭ部のデータの“φ”または゛′ビ
゜に対応して、このＤＲＡＭ部のデータの内容を保存し
たまま、ＥＥＦＲＯＭの記憶内容を書き込み状聾（しき
い値が低い状態）または消去状態（しきい値が高い状聾
）にすることができる。

次に、」−記１・ランジスタ′１゛２かオン状態すなわ
ちモード選択ゲー１・７に正バイアスＶ７が印加されて
いる場合について説明する。

■ＤＲＡＭ部は、第６図（ｂ）上段に示すように、トラ
ンジスタＭＴのソース端子２をオニプン状態にし、キャ
パンタＣのプレー）・端子８をゼロバイアスすることに
よって、」一連のオフ状聾の場合と同様に動作する。

■一方、ＥＥＰＲＯＭ部にデータを書き込むときは、第
６図（ｂ）下段および第７図に示すように、トランンス
タＴ１のドレイン端子ｌおよびセル選択ケート端子６を
ゼロバイアスしてＤＲＡＭ部を動作させないようにして
おき、トランジスタＭＴのソース端子２に転送用ハイア
ス■２を印加する一方、キャパシタＣのプレート端子８
をゼロバイアスする。

このようにして、］二記トランンスタ゛ｒ２がオフ状態
の場合と同様に、Ｄ　Ｒ　Ａ　Ｍ部のデータ“φ゛′ま
たは“′じに対応してＥＥＰＲＯＭ部の記憶内容を書き
込み状態または消去状態にすることができる。

なお、第７図に示すように、トランジスタＭＴのドレイ
ン９とキャパシタＣの蓄積ノード３どが等価的に接続さ
れた状態となっていろためぐ１１｝き込み途中に蓄積ノ
ード３の電荷が１一ランノスタＭＴのドレイン９を通し
て失われる。すなわち、ＤＲＡＭ部のデータは保存され
ず、ＥＥＰＲＯＭ部に中云送されノーこと（こなろ，、このように、この半導体記憶装置は、使用時は常時高速
にデータを書き換え可能なＤＲＡＭとして動作すると共
に、データをＤＲＡＭ部からＥＥＰＲＯＭ部に転送し、
またはＤＩ｛ＡＭ部のデータを保存したままＥＥＰＲＯ
Ｍ部のデータを書き換えることができる。また、電源オ
フ時はＥＥＰＲ○Ｍとしてデータを長期保存ずることが
でき、多くの用途に使用することができる。

く発明が解決しようとする課題〉と゛ころで、上記半導体記憶装置は、スイッチとしての
｝・ランノスタゴ２をオフした状聾てＤＲΔＭ部へデー
タを書き込む場合、全体として第２図に示すような等価
回路となっている。そして、この回路において、端子６
に電圧Ｖｓｇが印加されてトランジスタＴ１がオンして
いる場合、トランジスタＭＴの制御ゲート５にはトラン
ジスタＴ１を介して端子ｌの電源電圧Ｖｃｃまたはグラ
ンドの電位０が与えられる。一方、このときトランジス
タＭＴのソース２はゼロバイアス（電位０）されている
。すなわち、ＤＲＡＭ部の動作時に、上記トランジスタ
ＭＴは、制御ゲート５，ソース２間に最大で電圧Ｖｃｃ
が印加される。トランジスタＭＴの記憶内容は、Ｖｃｃ
よりも大きい値のプログラム電圧ｖｐｐを印加してはじ
めて書き換えられるようになっており、電源電圧Ｖｃｃ
が印加されたからといって直ちに書き換えられるもので
はない。しかしなから、トランジスタＭＴが初期の記憶
内容を保持したまま、ＤＲＡＭ部のみが長期間動作され
たとき、ファウラ−ノルドハイム（Ｆ−Ｎ）　｝ンネリ
ングにより１・ンネル酸化膜４ａを通して移動する電荷
が長期間にわたって少しずつ蓄積されて、その結果、初
期の記憶内容が変化することがある。このため、上に述
べた動作方法は、記憶内容の保持特性（リード・リテン
ション）が損われるという問題があった。

そこで、この発明の目的は、揮発性半導体メモリ部と不
揮発性半導体メモリ部を組み合わせた半導体記憶装置の
動作方法であって、揮発性半導体メモリ部のみを動作さ
口る場合に、不揮発性゛１′導体メモリ部に印加される
電圧を低下させて記憶内容の保持特性を向」ニさせるこ
とができる半導体記憶装置の動作方法を提供することに
ある。

〈課題を解決するための手段〉 −１二記［Ｉ的を達成するために、この発明（Ｊ、Ｉ　
１．ＶｌのＭＯＳＩ−ランジスタおよびこのＭＯＳトラ
ンノスタのソースに一方の電極端子が接続された１個の
キヤパンクからなる揮発性半導体メモリ部と、１個のフ
ローティングケート型．トランンスタからなる不揮発性
半導体メモリ部を備え、−１二記ＭＯＳトランジスタソ
ースおよびキヤパンクの一方の電極端子に、上記フロー
ティングゲート型トランンスタのドレインをスイッチを
介して接続するとともに、」一記フローティングゲート
型トランジスタの制御ゲートを接続して構成した半導体
記憶装置の動作方法であって、上記スイッヂをオフした
状態で、上記揮発性半導体メモリ部の動作時に、上記フ
ローティングゲート型トランジスタのソースの電位は、
グランドに対して電源電圧Ｖｃｃの略半分の値どするこ
とを特徴としている。

く作用〉トンネル酸化膜４ａを通して流れる電流はＦＮトンネリ
ングによって生じる。１・ンネル酸化膜４ａに印加され
る電界をＢｏｘ，Ｆ−Ｎトンネリングの定数をＡ，Ｂと
すると、その電流密度Ｊは、．Ｊ　＝ＡＥｏｘ２ｅｘｐ
（−Ｂ／Ｂｏｘ）　　　−（１）と表わされ、電界ＥＯ
Ｘに強く依存している。｝・ンネル酸化膜４ａに印加さ
れろ電圧をＶｏｘ，膜厚をＴｏｘ，カップリングレンオ
をＲｃとすると、上記電界ＢＯＸは、ＢＯＸ＝ＶＯＸ／’ｌＩ’ＯＸ＝ＲｃＶ／ＴＯＸ　　＝
（２）と表わされろ。膜厚’Ｉ”ｏｘ；ｔ’九Ｊ；びカ
ップリングレシオＲｅはこのフローティングゲート型ト
ランジスタの構造によって定まっているため、上記電界
ＥＯＸは印加電圧■に比例して変化する量である。すな
わち、Ｆ−Ｎトンネリングの電流密度Ｊは、制御ゲート
，ソース間の印加電圧■に強く依存する。

したがって、揮発性半導体メモリ部の動作時に、フロー
ティングゲート型１・ランンスタのソースの電位をグラ
ンドに対して電流電圧の略半分の値とする場合、上記フ
ローティングゲート型トランジスタの制御ゲート，ソー
ス間に印加される電圧■が減少し、その結果、リーク電
流が減少する。これによって、トンネル酸化膜を通して
移動する電荷量が減少して不揮発性メモリ部の保持特性
が向」二ずる。

〈実施例〉以下、この発明の半導体記憶装置の動作方法を実施例に
より詳細に説明する。なお、第３図に示したのと同一の
半導体記憶装置を動作させるものとし、各構成部品につ
いては同一番号を何して説明を省略する。

」一記半導体記憶装置は、第３図に示したスイツヂとし
てのトランジスタＴ２をオフした状態では、第１図に示
すような等価回路となる。そして、この回路において、
端子６に電圧Ｖｓｇが印加されてトランジスタＴ１がオ
ンしている場合、第２図に示した動作方法と同様に、ト
ランジスタＭＴの制御ゲート５に１・ランジスタＴ１を
介して端子１の電源電圧Ｖｃｃまたはグラントの電位０
を与える。

さらに、このトランンスタＭＴのソース２の電位として
電源電圧の半分の値Ｖｃｃ／２を与えるようにする。す
なわち、上記｝・ランジスタの制御ゲート５　ソース２
間に印加される電圧■がＶ一Ｖｃｃ／２となるようにす
る。なお、第２図に示した動作方法ではＶ一ＶＣＣてあ
った。ここで、現実的な値として、それぞれ電源電圧Ｖ
ｃｃ＝５Ｖ，｝ンネル酸化膜４ａの膜厚ＴＯＸ＝　１　
０　０人．カップリングレシオＲｃ＝０．８とすると、
トンネル酸化膜４ａに印加される電界Ｅｏｘの値（Ｊ１
式（２）よりＶ−Ｖｃｃ／２のときＢｏｘ＝　２　（Ｍ
Ｖ／ｃｍ）Ｖ＝Ｖｃｃのとき　　Ｅ　ｏｘ　＝　４　（
Ｍ　Ｖ　／　ｃｍ）となる。このように、この動作方法
は、第２図に示した動作方法に比して電界ＥＯＸの値を
半減ずることができる。そして、式（１）により、トン
ネル酸化膜４ａを通して流れる電流は電界ＢＯＸに強く
依存していることから、リーク電流を大幅に低減するこ
とができる。したがって、ＥＥＰＲＯＭ部の保持特性を
大幅に改善することができる。実験結果では、この動作
方法は、第２図に示した動作方法に比して、Ｉ）　Ｒ　
Ａ　Ｍ動作時に上記リーク電流を５桁程度減少ざせるこ
とができ、Ｅ　Ｅ　Ｐ　Ｒ　Ｏ　Ｍ部のデータ保持時間
を５桁程度長くすることかでき　ノこ。

〈発明の効果〉以」二より明らかなように、この発明の半導体記憶装置
の動作方法は、１個のＭＯＳトランジスタおよびこのＭ
ＯＳトランジスタのソースに一方の電極端子が接続され
た１個のキャパノタからなる揮発性半導体メモリ部と、
１個のフローテインクゲート型トランジスタからなる不
揮発性半導体メモリ部を備え、上記ＭＯＳトランジスタ
のソースおよび上記ギャパソタの一方の電極端子に、上
記フローティングゲート型トランジスタのドレインをス
イッヂを介して接続するとともに、上記フローティング
ケー１・型トランジスタの制御ゲートを接続して構成し
た半導体記憶装置の動作方法であって、−１二記スイッ
ヂをオフした状態で、上記揮発性半導体メモリ部の動作
時に、上記フローティングゲート型トランジスタのソー
スの電位は、グラントに対して電源電圧Ｖｃｃの略半分
の値としているので、揮発性半導体メモリ部を動作させ
る場合に、不揮発性半導体メモリ部に印加される電圧を
低下させて記憶内容の保持特性を向」ニさせることがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例の半導体記憶装置の動作方
法を説明ずる図、第２図は本出願人が先に提案した半導
体記憶装置の動作方法を説明する図、第３図は上記半導
体記憶装置の構成を示す回路図、第４図は上記半導体記
憶装置のＤＲＡＭ部を示す回路図、第５図（Ｊ上記半導
体記憶装置のＥＥＰＲＯＭ部の動作を説明する図、第６
図（ａ）　．　（ｂ）は上記半導体記憶装置のバイアス
印加条件を示す図、第７図は上記半導体記憶装置のＥＥ
Ｐｒ｛ＯＭ部を示す回路図、第８図は上記半導体記憶装
置の構造を示す断面図である。 ■，９・・・ドレイン、　　２．１０・・ソース、３・
・・蓄積ノード、　　４・・フローティングゲート、４
ａ・・・トンネル酸化膜、　５　制御ゲート、６・・・
セル選択ゲート、　７・・・モード選択ゲート、８・・
プレート電極、　　　２０　半導体基板、Ｃ・・・キャ
パシタ、ＭＴ・・フローティングゲート型トランジスタ、ＴＩ・
・ＭＯＳトランジスタ、Ｔ２・・・モード選択トランジスタ。

Claims

【特許請求の範囲】

（１）１個のＭＯＳトランジスタおよびこのＭＯＳトラ
ンジスタのソースに一方の電極端子が接続された１個の
キャパシタからなる揮発性半導体メモリ部と、１個のフ
ローティングゲート型トランジスタからなる不揮発性半
導体メモリ部を備え、上記ＭＯＳトランジスタのソース
および上記キャパシタの一方の電極端子に、上記フロー
ティングゲート型トランジスタのドレインをスイッチを
介して接続するとともに、上記フローティングゲート型
トランジスタの制御ゲートを接続して構成した半導体記
憶装置の動作方法であって、上記スイッチをオフした状態で、上記揮発性半導体メモリ部の動作時に、上記フローティ
ングゲート型トランジスタのソースの電位は、グランド
に対して電源電圧の略半分の値とすることを特徴とする
半導体記憶装置の動作方法。