JP2635412B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2635412B2 JP2635412B2 JP1176844A JP17684489A JP2635412B2 JP 2635412 B2 JP2635412 B2 JP 2635412B2 JP 1176844 A JP1176844 A JP 1176844A JP 17684489 A JP17684489 A JP 17684489A JP 2635412 B2 JP2635412 B2 JP 2635412B2
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- Japan
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- dram
- capacitor
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、揮発性半導体メモリ部と不揮発性メモリ
部を組み合わせた半導体記憶装置に関する。
部を組み合わせた半導体記憶装置に関する。
〈従来の技術〉 従来の半導体記憶装置としては、電源をオフにしても
記憶内容が保持されている不揮発性メモリであるマスク
ROM（リード・オンリ・メモリ）,EEPROM（エレクトリカ
ル・イレイザブル・プログラマブル・リード・オンリ・
メモリ）や、電源をオフにすると記憶内容が消失する揮
発性メモリであるDRAM（ダイナミック・ランダム・アク
セス・メモリ）などがある。
記憶内容が保持されている不揮発性メモリであるマスク
ROM（リード・オンリ・メモリ）,EEPROM（エレクトリカ
ル・イレイザブル・プログラマブル・リード・オンリ・
メモリ）や、電源をオフにすると記憶内容が消失する揮
発性メモリであるDRAM（ダイナミック・ランダム・アク
セス・メモリ）などがある。
〈発明が解決しようとする課題〉 ところで、不揮発性メモリであるマスクROM,EEPROMは
電源をオフにしても記憶されているデータを長時間保持
することができる。しかし、マスクROMの場合、データ
の書き込みがウェハプロセスでなされた後はデータの書
き換えができず、またEEPROMの場合、データの書き換え
はできるが、データの書き込み／消去時間が10msec程度
と長く、また、書き込み／消去回数に制限があるため、
常時データを書き換える用途には適していないという問
題がある。
電源をオフにしても記憶されているデータを長時間保持
することができる。しかし、マスクROMの場合、データ
の書き込みがウェハプロセスでなされた後はデータの書
き換えができず、またEEPROMの場合、データの書き換え
はできるが、データの書き込み／消去時間が10msec程度
と長く、また、書き込み／消去回数に制限があるため、
常時データを書き換える用途には適していないという問
題がある。
一方、揮発性メモリであるDRAMはデータの書き換え時
間は100nsec以下と短く、書き換え回数に制限はない
が、電源をオフにすると記憶されているデータが消失さ
れるという問題がある。
間は100nsec以下と短く、書き換え回数に制限はない
が、電源をオフにすると記憶されているデータが消失さ
れるという問題がある。
そこで、この発明の目的は、使用時は常時高速にデー
タを書き換えることができると共に、電源オフ時は書き
換えたデータを長時間保持することができる多用途の半
導体記憶装置を提供することにある。
タを書き換えることができると共に、電源オフ時は書き
換えたデータを長時間保持することができる多用途の半
導体記憶装置を提供することにある。
〈課題を解決するための手段〉 上記目的を達成するために、この発明の半導体記憶装
置は１個のMOSトランジスタおよびこのMOSトランジスタ
のソースに一方の電極端子が接続された１個のキャシタ
からなる揮発性半導体メモリ部と、１個のフローティン
グゲート型トランジスタからなる不揮発性半導体メモリ
部を備えた半導体記憶装置であって、上記キャパシタの
容量を上記フローティングゲート型トランジスタのゲー
ト容量よりも大きく設定し、上記MOSトランジスタのソ
ースおよび上記キャパシタの一方の電極端子に、上記フ
ローティングゲート型トランジスタのドレインをスイッ
チを介して接続するとともに、上記フローティング型ト
ランジスタの制御ゲートを接続したことを特徴としてい
る。
置は１個のMOSトランジスタおよびこのMOSトランジスタ
のソースに一方の電極端子が接続された１個のキャシタ
からなる揮発性半導体メモリ部と、１個のフローティン
グゲート型トランジスタからなる不揮発性半導体メモリ
部を備えた半導体記憶装置であって、上記キャパシタの
容量を上記フローティングゲート型トランジスタのゲー
ト容量よりも大きく設定し、上記MOSトランジスタのソ
ースおよび上記キャパシタの一方の電極端子に、上記フ
ローティングゲート型トランジスタのドレインをスイッ
チを介して接続するとともに、上記フローティング型ト
ランジスタの制御ゲートを接続したことを特徴としてい
る。
〈作用〉 上記MOSトランジスタのソースおよび上記キャパシタ
の一方の電極端子と上記フローティングゲート型トラン
ジスタのドレインとの間に設けたスイッチをオフした場
合、使用時に常時データの書き換えを行うときは上記MO
Sトランジスタおよび上記キャパシタがDRAMとして動作
する。また、上記スイッチをオフした状態で、上記キャ
パシタの他方の電極と上記フローティングゲート型トラ
ジンジスタのソースとの間に所定の電圧を印加すること
によって、上記キャパシタに予め蓄積されている電荷に
対応して、上記フローティングゲート型トランジスタの
フローティングゲートにおける蓄積電荷量が変えられ
る。すなわち、DRAM部のデータ（“1"または“φ”）に
対応してEEPROM部のデータが書き換えられる。したがっ
て、この後、電源をオフしても、上記DRAMのデータは上
記フローティングゲート型トランジスタのしきい値のＨ
（ハイ）またはＬ（ロー）として長時間記憶される。な
お、上記EEPROM部のデータが書き換えられる際に、上記
キャパシタの電荷は上記スイッチを通して移動すること
がなく、かつ、上記キャパシタの容量は上記フローティ
ングゲート型トランジスタのゲート容量よりも大きいの
で、DRAMのデータはそのまま保存される。
の一方の電極端子と上記フローティングゲート型トラン
ジスタのドレインとの間に設けたスイッチをオフした場
合、使用時に常時データの書き換えを行うときは上記MO
Sトランジスタおよび上記キャパシタがDRAMとして動作
する。また、上記スイッチをオフした状態で、上記キャ
パシタの他方の電極と上記フローティングゲート型トラ
ジンジスタのソースとの間に所定の電圧を印加すること
によって、上記キャパシタに予め蓄積されている電荷に
対応して、上記フローティングゲート型トランジスタの
フローティングゲートにおける蓄積電荷量が変えられ
る。すなわち、DRAM部のデータ（“1"または“φ”）に
対応してEEPROM部のデータが書き換えられる。したがっ
て、この後、電源をオフしても、上記DRAMのデータは上
記フローティングゲート型トランジスタのしきい値のＨ
（ハイ）またはＬ（ロー）として長時間記憶される。な
お、上記EEPROM部のデータが書き換えられる際に、上記
キャパシタの電荷は上記スイッチを通して移動すること
がなく、かつ、上記キャパシタの容量は上記フローティ
ングゲート型トランジスタのゲート容量よりも大きいの
で、DRAMのデータはそのまま保存される。
一方、上記スイッチをオンした場合、上に述べたオフ
している場合と同様に、使用時に常時データの書き換え
を行うときは、上記MOSトランジスタおよび上記キャパ
シタからなるDRAMとして動作すると共に、データを長時
間保存する必要のあるときは、上記キャパシタの他方の
電極と上記フローティングゲート型トランジスタのソー
スとの間に所定の電圧を印加することによって、上記DR
AMのデータに対応してEEPROMのデータが書き換えられ
る。なお、この場合、上記キャパシタの一方の電極と上
記フローティングゲート型トランジスタのドレインとが
上記スイッチを通して導通状態にあるため、上記EEPROM
部のデータが書き換えられる際に、上記キャパシタの蓄
積電荷が上記スイッチを通して移動して、DRAM部のデー
タは失われる。すなわち、DRAM部のデータがEEPROM部に
転送されることになる。
している場合と同様に、使用時に常時データの書き換え
を行うときは、上記MOSトランジスタおよび上記キャパ
シタからなるDRAMとして動作すると共に、データを長時
間保存する必要のあるときは、上記キャパシタの他方の
電極と上記フローティングゲート型トランジスタのソー
スとの間に所定の電圧を印加することによって、上記DR
AMのデータに対応してEEPROMのデータが書き換えられ
る。なお、この場合、上記キャパシタの一方の電極と上
記フローティングゲート型トランジスタのドレインとが
上記スイッチを通して導通状態にあるため、上記EEPROM
部のデータが書き換えられる際に、上記キャパシタの蓄
積電荷が上記スイッチを通して移動して、DRAM部のデー
タは失われる。すなわち、DRAM部のデータがEEPROM部に
転送されることになる。
〈実施例〉 以下、この発明の半導体記憶装置を図示の実施例によ
り詳細に説明する。
り詳細に説明する。
第１図に示すように、この半導体記憶装置は、DRAM部
として１個のMOSトランジスタT1（以下、単に「トラン
ジスタT1という）と、このトランジスタT1のソースに一
方の電極端子（蓄積ノード）３が接続された１個のキャ
パシタＣとを備え、EEPROM部として１個のフローティン
グゲート型トランジスタMT（以下、単に「トランジスタ
MT」という）を備えている。上記トランジスタT1のソー
ス10を上記キャパシタＣの蓄積ノート３に、上記トラン
ジスタMTのドレイン９をスイッチとしてのモード選択ト
ランジスタT2（以下、単に「トランジスタT2」という）
を介して接続するとともに、上記トランジスタMTの制御
ゲート５を接続している。なお、上記トランジスタT1の
ゲート電極６はワード線に接続されており、ドレイン１
はビット線に接続されている。また、上記トランジスタ
T2は、ゲート端子（モード選択ゲート）７に正バイアス
V7またはゼロバイアスを印加することによってオン，オ
フ制御されるものとする。
として１個のMOSトランジスタT1（以下、単に「トラン
ジスタT1という）と、このトランジスタT1のソースに一
方の電極端子（蓄積ノード）３が接続された１個のキャ
パシタＣとを備え、EEPROM部として１個のフローティン
グゲート型トランジスタMT（以下、単に「トランジスタ
MT」という）を備えている。上記トランジスタT1のソー
ス10を上記キャパシタＣの蓄積ノート３に、上記トラン
ジスタMTのドレイン９をスイッチとしてのモード選択ト
ランジスタT2（以下、単に「トランジスタT2」という）
を介して接続するとともに、上記トランジスタMTの制御
ゲート５を接続している。なお、上記トランジスタT1の
ゲート電極６はワード線に接続されており、ドレイン１
はビット線に接続されている。また、上記トランジスタ
T2は、ゲート端子（モード選択ゲート）７に正バイアス
V7またはゼロバイアスを印加することによってオン，オ
フ制御されるものとする。
この半導体記憶装置は、上記トランジスタT2がオフ状
態すなわちモード選択ゲート７がゼロバイアスされてい
る場合、次のように動作する。
態すなわちモード選択ゲート７がゼロバイアスされてい
る場合、次のように動作する。
まず、第２図に示すように、DRAM部が電気的に分離さ
れた等価回路となる。そして、このDRAM部へデータを書
き込むときは、第４図（ａ）上段に示すように、ゲート
端子６にセル選択ゲート電圧Vsgを印加してトランジス
タT1をオンさせて、ドレイン端子１に電源電圧Vccまた
はゼロバイアスを印加する。これに対応して、蓄積ノー
ド３の電位はVccまたはφとなる。すなわちDRAM部のデ
ータは“1"または“φ”となる。
れた等価回路となる。そして、このDRAM部へデータを書
き込むときは、第４図（ａ）上段に示すように、ゲート
端子６にセル選択ゲート電圧Vsgを印加してトランジス
タT1をオンさせて、ドレイン端子１に電源電圧Vccまた
はゼロバイアスを印加する。これに対応して、蓄積ノー
ド３の電位はVccまたはφとなる。すなわちDRAM部のデ
ータは“1"または“φ”となる。
一方、EEPROM部にデータを書き込むときは、まず、第
４図中段に示すように、トランジスタT1のゲート端子６
およびドレイン端子１をゼロバイアスしてDRAM部を動作
させないようにしておき、トランジスタMTのソース端子
２をゼロバイアスする一方、キャパシタＣの他方の電極
（プレート電極）端子８にプログラム電圧Vppを印加す
る（ステップ１）。すると、第３図上段（ステップ１）
に示すように、DRAM部のデータが“φ”または“1"のい
ずれであるかにかかわらず、トンネル酸化膜4aを通して
フローティングゲート４に電子が蓄積されて、トランジ
スタT2のしきい値が高い状態（消去状態）なる。このと
き、トランジスタT2をオフ状態にしているため、キャパ
シタＣの蓄積ノード３の電荷がトランジスタT2を通して
移動することがなく、したがってEEPROMが消去状態にな
る際にDRAM部のデータが変化することはない。ただし、
キャパシタの容量ＣはトランジスタMTのゲート容量（端
子５と端子２との間の容量）C52またはC5（端子５と基
板との間の容量）に比して十分大きく設計されているも
のとする。
４図中段に示すように、トランジスタT1のゲート端子６
およびドレイン端子１をゼロバイアスしてDRAM部を動作
させないようにしておき、トランジスタMTのソース端子
２をゼロバイアスする一方、キャパシタＣの他方の電極
（プレート電極）端子８にプログラム電圧Vppを印加す
る（ステップ１）。すると、第３図上段（ステップ１）
に示すように、DRAM部のデータが“φ”または“1"のい
ずれであるかにかかわらず、トンネル酸化膜4aを通して
フローティングゲート４に電子が蓄積されて、トランジ
スタT2のしきい値が高い状態（消去状態）なる。このと
き、トランジスタT2をオフ状態にしているため、キャパ
シタＣの蓄積ノード３の電荷がトランジスタT2を通して
移動することがなく、したがってEEPROMが消去状態にな
る際にDRAM部のデータが変化することはない。ただし、
キャパシタの容量ＣはトランジスタMTのゲート容量（端
子５と端子２との間の容量）C52またはC5（端子５と基
板との間の容量）に比して十分大きく設計されているも
のとする。
次に、第４図（ａ）下段に示すように、トランジスタ
MTのソース端子２をプログラム電圧Vppにする一方、キ
ャパシタＣのプレート電極８をゼロバイアスにする。す
ると、第３図下段（ステップ２）に示すように、DRAM部
のデータ状態“φ”または“1"に対応して、EEPROM部の
記憶内容が変わることになる。説明のために、トランジ
スタMTのカップリングレシオRcを Rc＝C45／（C42＋C45＋C4） ただし、C45： フローティングゲート４と制御ゲート
５との間の容量 C4 : フローティングゲート４と基板との間の
容量 C42： フローティングゲート４とソース２と
の間の容量 と定義すると、トンネル酸化膜4aに印加される電圧は、 （ａ）DRAMデータ“φ”の場合、 Ｖφ＝Rc・Vpp （ｂ）DRAMデータ“1"の場合、 V1＝Rc（Vpp−Vcc） となる。すなわち、DRAMデータ“φ”の場合はDRAMデ
ータ“1"の場合に比して、トンネル酸化膜4aに ΔＶ＝Ｖφ−V1＝RcVcc だけ高い電圧が印加される。ここで、 （ａ） DRAM“φ”の場合、トンネル酸化膜4aに印加さ
れる電圧が高いため、フローティングゲート４に蓄積さ
れている電子がソース２へ引き抜かれる。その結果、フ
ローティングゲート４の電位が高くなってトランジスタ
MTがオン状態になっても、トランジスタT2がオフ状態で
あるから、電子がドレイン９に流出することがない。こ
のようにして、多くの電子が引き抜かれてトランジスタ
MTのしきい値が低い状態（書き込み状態）なる。
MTのソース端子２をプログラム電圧Vppにする一方、キ
ャパシタＣのプレート電極８をゼロバイアスにする。す
ると、第３図下段（ステップ２）に示すように、DRAM部
のデータ状態“φ”または“1"に対応して、EEPROM部の
記憶内容が変わることになる。説明のために、トランジ
スタMTのカップリングレシオRcを Rc＝C45／（C42＋C45＋C4） ただし、C45： フローティングゲート４と制御ゲート
５との間の容量 C4 : フローティングゲート４と基板との間の
容量 C42： フローティングゲート４とソース２と
の間の容量 と定義すると、トンネル酸化膜4aに印加される電圧は、 （ａ）DRAMデータ“φ”の場合、 Ｖφ＝Rc・Vpp （ｂ）DRAMデータ“1"の場合、 V1＝Rc（Vpp−Vcc） となる。すなわち、DRAMデータ“φ”の場合はDRAMデ
ータ“1"の場合に比して、トンネル酸化膜4aに ΔＶ＝Ｖφ−V1＝RcVcc だけ高い電圧が印加される。ここで、 （ａ） DRAM“φ”の場合、トンネル酸化膜4aに印加さ
れる電圧が高いため、フローティングゲート４に蓄積さ
れている電子がソース２へ引き抜かれる。その結果、フ
ローティングゲート４の電位が高くなってトランジスタ
MTがオン状態になっても、トランジスタT2がオフ状態で
あるから、電子がドレイン９に流出することがない。こ
のようにして、多くの電子が引き抜かれてトランジスタ
MTのしきい値が低い状態（書き込み状態）なる。
（ｂ） DRAM“1"の場合、トンネル酸化膜4aに印加され
る電圧が低いため、フローティングゲート４に電子が蓄
積された状態のままとなる。したがって、トランジスタ
MTのしきい値は高い状態（消去状態）のままとなる。
る電圧が低いため、フローティングゲート４に電子が蓄
積された状態のままとなる。したがって、トランジスタ
MTのしきい値は高い状態（消去状態）のままとなる。
このように、DRAM部のデータの“φ”または“1"に対
応して、このDRAM部のデータの内容を保存したまま、EE
PROMの記憶内容を書き込み状態（しきい値が低い状態）
または消去状態（しきい値が高い状態）にすることがで
きる。
応して、このDRAM部のデータの内容を保存したまま、EE
PROMの記憶内容を書き込み状態（しきい値が低い状態）
または消去状態（しきい値が高い状態）にすることがで
きる。
次に、上記トランジスタT2がオン状態すなわちモード
選択ゲート７に正バイアスV7が印加されている場合につ
いて説明する。
選択ゲート７に正バイアスV7が印加されている場合につ
いて説明する。
DRAM部は、第４図（ｂ）上段に示すように、トランジ
スタMTのソース端子２をオープン状態にし、キャパシタ
Ｃのプレート端子８をゼロバイアスすることによって、
上述のオフ状態の場合と同様に動作する。
スタMTのソース端子２をオープン状態にし、キャパシタ
Ｃのプレート端子８をゼロバイアスすることによって、
上述のオフ状態の場合と同様に動作する。
一方、EEPROM部にデータを書き込むときは、第４図
（ｂ）下段および第５図に示すように、トランジスタT1
のドレイン端子１およびセル選択ゲート端子６をゼロバ
イアスしてDRAM部を動作させないようにしておき、トラ
ンジスタMTのソース端子２に転送用バイアスV2を印加す
る一方、キャパシタＣのプレート端子８をゼロバイアス
する。
（ｂ）下段および第５図に示すように、トランジスタT1
のドレイン端子１およびセル選択ゲート端子６をゼロバ
イアスしてDRAM部を動作させないようにしておき、トラ
ンジスタMTのソース端子２に転送用バイアスV2を印加す
る一方、キャパシタＣのプレート端子８をゼロバイアス
する。
このようにして、上記トランジスタT2がオフ状態の場
合と同様に、DRAM部のデータ“φ”または“1"に対応し
てEEPROM部の記憶内容を書き込み状態または消去状態に
することができる。なお、第５図に示すように、トラン
ジスタMTのドレイン９とキャパシタＣの蓄積ノード３と
が等価的に接続された状態となっているため、書き込み
途中に蓄積ノード３の電荷がトランジスタMTのドレイン
９を通して失われる。すなわち、DRAM部のデータは保存
されず、EEPROM部に転送されたことになる。
合と同様に、DRAM部のデータ“φ”または“1"に対応し
てEEPROM部の記憶内容を書き込み状態または消去状態に
することができる。なお、第５図に示すように、トラン
ジスタMTのドレイン９とキャパシタＣの蓄積ノード３と
が等価的に接続された状態となっているため、書き込み
途中に蓄積ノード３の電荷がトランジスタMTのドレイン
９を通して失われる。すなわち、DRAM部のデータは保存
されず、EEPROM部に転送されたことになる。
このように、この半導体記憶装置は、使用時は常時高
速にデータを書き換え可能なDRAMとして動作すると共
に、データをDRAM部からEEPROM部に転送し、またはDRAM
部のデータを保存したままEEPROM部のデータを書き換え
ることができる。また、電源オフ時はEEPROMとしてデー
タを長期保存することができ、多くの用途に使用するこ
とができる。
速にデータを書き換え可能なDRAMとして動作すると共
に、データをDRAM部からEEPROM部に転送し、またはDRAM
部のデータを保存したままEEPROM部のデータを書き換え
ることができる。また、電源オフ時はEEPROMとしてデー
タを長期保存することができ、多くの用途に使用するこ
とができる。
〈発明の効果〉 以上より明らかなように、この発明の半導体記憶装置
は、１個のMOSのトランジスタおよびこのMOSトランジス
タのソースに一方の電極端子が接続された１個のキャパ
シタからなる揮発性半導体メモリ部と、１個のフローテ
ィングゲート型トランジスタからなる不揮発性半導体メ
モリ部を備えた半導体記憶装置であって、上記キャパシ
タの容量を上記フローティングゲート型トランジスタの
ゲート容量よりも大きく設定し、上記MOSトランジスタ
のソースおよび上記キャパシタの一方の電極端子に、上
記フローティングゲート型トランジスタのドレインをス
イッチを介して接続するとともに、上記フローティング
型トランジスタの制御ゲートを接続しているので、使用
時は常時高速にデータを書き換え可能なDRAMとして動作
すると共に、データをDRAM部からEEPROM部に転送し、ま
たはDRAM部のデータを保存したままEEPROM部のデータを
書き換えることができる。また、電源オフ時はEEPROMと
してデータを長期保存することができ、多くの用途に使
用することができる。
は、１個のMOSのトランジスタおよびこのMOSトランジス
タのソースに一方の電極端子が接続された１個のキャパ
シタからなる揮発性半導体メモリ部と、１個のフローテ
ィングゲート型トランジスタからなる不揮発性半導体メ
モリ部を備えた半導体記憶装置であって、上記キャパシ
タの容量を上記フローティングゲート型トランジスタの
ゲート容量よりも大きく設定し、上記MOSトランジスタ
のソースおよび上記キャパシタの一方の電極端子に、上
記フローティングゲート型トランジスタのドレインをス
イッチを介して接続するとともに、上記フローティング
型トランジスタの制御ゲートを接続しているので、使用
時は常時高速にデータを書き換え可能なDRAMとして動作
すると共に、データをDRAM部からEEPROM部に転送し、ま
たはDRAM部のデータを保存したままEEPROM部のデータを
書き換えることができる。また、電源オフ時はEEPROMと
してデータを長期保存することができ、多くの用途に使
用することができる。
第１図は、この発明の一実施例の半導体記憶装置の構成
を示す回路図、第２図は上記半導体記憶装置のDRAM部を
示す回路図、第３図は上記半導体記憶装置のEEPROM部の
動作を説明する図、第４図（ａ），（ｂ）は上記半導体
記憶装置のバイアス印加条件を示す図、第５図は上記半
導体記憶装置のEEPROM部を示す回路図である。 1,9……ドレイン、2,10……ソース、３……蓄積ノー
ド、４……フローティングゲート、4a……トンネル酸化
膜、５……制御ゲート、６……セル選択ゲート、７……
モード選択ゲート、８……プレート電極、Ｃ……キャパ
シタ、MT……フローティングゲート型トランジスタ、T1
……MOSトランジスタ、T2……モード選択トランジス
タ。
を示す回路図、第２図は上記半導体記憶装置のDRAM部を
示す回路図、第３図は上記半導体記憶装置のEEPROM部の
動作を説明する図、第４図（ａ），（ｂ）は上記半導体
記憶装置のバイアス印加条件を示す図、第５図は上記半
導体記憶装置のEEPROM部を示す回路図である。 1,9……ドレイン、2,10……ソース、３……蓄積ノー
ド、４……フローティングゲート、4a……トンネル酸化
膜、５……制御ゲート、６……セル選択ゲート、７……
モード選択ゲート、８……プレート電極、Ｃ……キャパ
シタ、MT……フローティングゲート型トランジスタ、T1
……MOSトランジスタ、T2……モード選択トランジス
タ。
Claims (1)
- 【請求項１】１個のMOSトランジスタおよびこのMOSトラ
ンジスタのソースに一方の電極端子が接続された１個の
キャパシタからなる揮発性半導体メモリ部と、１個のフ
ローティングゲート型トランジスタからなる不揮発性半
導体メモリ部を備えた半導体記憶装置であって、 上記キャパシタの容量を上記フローティングゲート型ト
ランジスタのゲート容量よりも大きく設定し、 上記MOSトランジスタのソースおよび上記キャパシタの
一方の電極端子に、上記フローティングゲート型トラン
ジスタのドレインをスイッチを介して接続するととも
に、上記フローティング型トランジスタの制御ゲートを
接続したことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176844A JP2635412B2 (ja) | 1989-07-07 | 1989-07-07 | 半導体記憶装置 |
| US07/549,293 US5181188A (en) | 1989-07-07 | 1990-07-06 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176844A JP2635412B2 (ja) | 1989-07-07 | 1989-07-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341700A JPH0341700A (ja) | 1991-02-22 |
| JP2635412B2 true JP2635412B2 (ja) | 1997-07-30 |
Family
ID=16020818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176844A Expired - Fee Related JP2635412B2 (ja) | 1989-07-07 | 1989-07-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635412B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227594A (ja) * | 1988-07-14 | 1990-01-30 | Nec Corp | 不揮発性ランダム・アクセス半導体メモリ |
-
1989
- 1989-07-07 JP JP1176844A patent/JP2635412B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341700A (ja) | 1991-02-22 |
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