JPH05342892A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH05342892A JPH05342892A JP14953992A JP14953992A JPH05342892A JP H05342892 A JPH05342892 A JP H05342892A JP 14953992 A JP14953992 A JP 14953992A JP 14953992 A JP14953992 A JP 14953992A JP H05342892 A JPH05342892 A JP H05342892A
- Authority
- JP
- Japan
- Prior art keywords
- source
- memory cell
- bit
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000010586 diagram Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 フラッシュメモリにおける消去動作を改良し
た不揮発性半導体記憶装置に関し、メモリセルの任意の
１ビット消去を行えるようにすることを目的とする。 【構成】 フローティングゲートを有する複数のメモリ
セル用ＭＩＳトランジスタＭＣで構成し、該各フローテ
ィングゲートの電荷状態によりそれぞれ２値の情報を記
憶する不揮発性半導体記憶装置であって、前記各メモリ
セル用ＭＩＳトランジスタＭＣのソースを各ビット線毎
に設けられるソース線ＳＬ1 〜ＳＬm に接続し、該各ソ
ース線ＳＬ1 〜ＳＬm にそれぞれ電圧制御回路ＶＣ1 〜
ＶＣm を接続するように構成する。
た不揮発性半導体記憶装置に関し、メモリセルの任意の
１ビット消去を行えるようにすることを目的とする。 【構成】 フローティングゲートを有する複数のメモリ
セル用ＭＩＳトランジスタＭＣで構成し、該各フローテ
ィングゲートの電荷状態によりそれぞれ２値の情報を記
憶する不揮発性半導体記憶装置であって、前記各メモリ
セル用ＭＩＳトランジスタＭＣのソースを各ビット線毎
に設けられるソース線ＳＬ1 〜ＳＬm に接続し、該各ソ
ース線ＳＬ1 〜ＳＬm にそれぞれ電圧制御回路ＶＣ1 〜
ＶＣm を接続するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、フラッシュメモリにおける消去動作を改
良した不揮発性半導体記憶装置に関する。近年、不揮発
性半導体記憶装置として、フラッシュメモリなるデバイ
スが提案されている。フラッシュメモリとは、データを
電気的にプログラムすることができ、しかも、プログラ
ムしたデータを電気的に一括して消去することが可能な
ＲＯＭである。そして、最近では、このようなフラッシ
ュメモリにおいても、任意のビットを消去することが要
望されている。
に関し、特に、フラッシュメモリにおける消去動作を改
良した不揮発性半導体記憶装置に関する。近年、不揮発
性半導体記憶装置として、フラッシュメモリなるデバイ
スが提案されている。フラッシュメモリとは、データを
電気的にプログラムすることができ、しかも、プログラ
ムしたデータを電気的に一括して消去することが可能な
ＲＯＭである。そして、最近では、このようなフラッシ
ュメモリにおいても、任意のビットを消去することが要
望されている。
【０００２】
【従来の技術】近年、データを電気的にプログラムし、
また、プログラムしたデータを電気的に一括して消去す
ることができる不揮発性半導体記憶装置としてフラッシ
ュメモリが使用されるようになって来ている。図６は不
揮発性半導体記憶装置に使用するメモリセル用ＭＩＳト
ランジスタ10を説明するための図である。同図におい
て、参照符号１はコントロールゲート,２は酸化膜（絶
縁膜),３はフローティングゲート, ４はトンネル酸化
膜, ５は半導体基板, ６および７はソース領域およびド
レイン領域を示している。
また、プログラムしたデータを電気的に一括して消去す
ることができる不揮発性半導体記憶装置としてフラッシ
ュメモリが使用されるようになって来ている。図６は不
揮発性半導体記憶装置に使用するメモリセル用ＭＩＳト
ランジスタ10を説明するための図である。同図におい
て、参照符号１はコントロールゲート,２は酸化膜（絶
縁膜),３はフローティングゲート, ４はトンネル酸化
膜, ５は半導体基板, ６および７はソース領域およびド
レイン領域を示している。
【０００３】図６に示すフローティングゲート３を有す
るメモリセル10において、書き込みを行う場合には、例
えば、ソース６を０ボルト, ドレイン７を９ボルト, そ
して, コントロールゲート１を１２ボルトにする。これ
により、ソース６からドレイン７へ流れる電子（ホット
エレクトロン）の一部がフローティングゲート３にトラ
ップされ、メモリセル10にはデータ『１』が書き込まれ
る。一方、消去を行う場合には、例えば、ソース６を１
２ボルト, ドレイン７をフローティング状態,そして,
コントロールゲート１を０ボルトにすると、フローティ
ングゲート３にトラップされていた電子が抜き取られ、
メモリセル10には、データ『０』が書き込まれる（デー
タが消去される）。ここで、消去を行う場合、ソース６
を１２ボルト, ドレイン７をフローティング状態, そし
て, コントロールゲート１を０ボルトにする代わりに、
例えば、ソース６を−８ボルト, ドレイン７をフローテ
ィング状態, そして, コントロールゲート１を４ボルト
にしても同様である。
るメモリセル10において、書き込みを行う場合には、例
えば、ソース６を０ボルト, ドレイン７を９ボルト, そ
して, コントロールゲート１を１２ボルトにする。これ
により、ソース６からドレイン７へ流れる電子（ホット
エレクトロン）の一部がフローティングゲート３にトラ
ップされ、メモリセル10にはデータ『１』が書き込まれ
る。一方、消去を行う場合には、例えば、ソース６を１
２ボルト, ドレイン７をフローティング状態,そして,
コントロールゲート１を０ボルトにすると、フローティ
ングゲート３にトラップされていた電子が抜き取られ、
メモリセル10には、データ『０』が書き込まれる（デー
タが消去される）。ここで、消去を行う場合、ソース６
を１２ボルト, ドレイン７をフローティング状態, そし
て, コントロールゲート１を０ボルトにする代わりに、
例えば、ソース６を−８ボルト, ドレイン７をフローテ
ィング状態, そして, コントロールゲート１を４ボルト
にしても同様である。
【０００４】図７は従来の不揮発性半導体記憶装置の一
例を示す回路図であり、一般的なフラッシュメモリの回
路構成を示すものである。同図に示すフラッシュメモリ
において、消去を行う場合、例えば、全てのメモリセル
ＭＣに共通のソース線ＳＬに対して１２Ｖ（−８Ｖ）を
印加し、全てのワード線ＷＬ（コントロールゲート）お
よび半導体基板の電位を０Ｖ（４Ｖ）とし、且つ、全て
のビット線ＢＬ（ドレイン）をオープンにすることによ
り、トンネル現象を生じさせて各メモリセルＭＣのフロ
ーティングゲートから電子を抜き取る。そして、トンネ
ル時間を制御することにより、フローティングゲートの
電荷をほぼ零にして消去を行うようになっている。
例を示す回路図であり、一般的なフラッシュメモリの回
路構成を示すものである。同図に示すフラッシュメモリ
において、消去を行う場合、例えば、全てのメモリセル
ＭＣに共通のソース線ＳＬに対して１２Ｖ（−８Ｖ）を
印加し、全てのワード線ＷＬ（コントロールゲート）お
よび半導体基板の電位を０Ｖ（４Ｖ）とし、且つ、全て
のビット線ＢＬ（ドレイン）をオープンにすることによ
り、トンネル現象を生じさせて各メモリセルＭＣのフロ
ーティングゲートから電子を抜き取る。そして、トンネ
ル時間を制御することにより、フローティングゲートの
電荷をほぼ零にして消去を行うようになっている。
【０００５】
【発明が解決しようとする課題】上述した図７からも明
らかなように、従来のフラッシュメモリにおいて、全て
のメモリセルＭＣのソースは共通のソース線ＳＬに接続
され、消去を行う場合には、一括消去、或いは、ワード
線単位の消去しか行えないようになっている。すなわ
ち、従来のフラッシュメモリにおいては、任意の１ビッ
トを消去することができず、従って、任意のビットのデ
ータを書き換えることができなかった。
らかなように、従来のフラッシュメモリにおいて、全て
のメモリセルＭＣのソースは共通のソース線ＳＬに接続
され、消去を行う場合には、一括消去、或いは、ワード
線単位の消去しか行えないようになっている。すなわ
ち、従来のフラッシュメモリにおいては、任意の１ビッ
トを消去することができず、従って、任意のビットのデ
ータを書き換えることができなかった。
【０００６】本発明は、上述した従来の不揮発性半導体
記憶装置が有する課題に鑑み、メモリセルの任意の１ビ
ット消去を行えるようにすることを目的とする。
記憶装置が有する課題に鑑み、メモリセルの任意の１ビ
ット消去を行えるようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、フロー
ティングゲートを有する複数のメモリセル用ＭＩＳトラ
ンジスタＭＣで構成し、該各フローティングゲートの電
荷状態によりそれぞれ２値の情報を記憶する不揮発性半
導体記憶装置であって、前記各メモリセル用ＭＩＳトラ
ンジスタＭＣのソースを各ビット線毎に設けられるソー
ス線ＳＬ1 〜ＳＬm に接続し、該各ソース線ＳＬ1 〜Ｓ
Ｌm にそれぞれ電圧制御回路ＶＣ1 〜ＶＣm を接続する
ようにしたことを特徴とする不揮発性半導体記憶装置が
提供される。
ティングゲートを有する複数のメモリセル用ＭＩＳトラ
ンジスタＭＣで構成し、該各フローティングゲートの電
荷状態によりそれぞれ２値の情報を記憶する不揮発性半
導体記憶装置であって、前記各メモリセル用ＭＩＳトラ
ンジスタＭＣのソースを各ビット線毎に設けられるソー
ス線ＳＬ1 〜ＳＬm に接続し、該各ソース線ＳＬ1 〜Ｓ
Ｌm にそれぞれ電圧制御回路ＶＣ1 〜ＶＣm を接続する
ようにしたことを特徴とする不揮発性半導体記憶装置が
提供される。
【０００８】
【作用】本発明の不揮発性半導体記憶装置によれば、各
メモリセル用ＭＩＳトランジスタＭＣのソースは各ビッ
ト線毎に設けられるソース線ＳＬ1 〜ＳＬm に接続され
る。そして、各ソース線ＳＬ1 〜ＳＬm にスイッチング
手段ＶＣ1 〜ＶＣm が接続されるようになっている。
メモリセル用ＭＩＳトランジスタＭＣのソースは各ビッ
ト線毎に設けられるソース線ＳＬ1 〜ＳＬm に接続され
る。そして、各ソース線ＳＬ1 〜ＳＬm にスイッチング
手段ＶＣ1 〜ＶＣm が接続されるようになっている。
【０００９】これにより、本発明の不揮発性半導体記憶
装置によれば、メモリセルの任意の１ビットを消去する
ことができ、全てのデータを消去することなく、必要な
一部のデータを書き換えることができる。
装置によれば、メモリセルの任意の１ビットを消去する
ことができ、全てのデータを消去することなく、必要な
一部のデータを書き換えることができる。
【００１０】
【実施例】以下、図面を参照して本発明に係る不揮発性
半導体記憶装置の実施例を説明する。図１は本発明に係
る不揮発性半導体記憶装置の原理を示す回路図である。
同図において、参照符号ＹＧ1 〜ＹＧm はＹゲート, Ｃ
Ｌ1 〜ＣＬm はＹＧ1 〜ＹＧm を選択するためのコラム
線, ＷＬ1 〜ＷＬn はワード線, ＳＬ1 〜ＳＬn はソー
ス線, ＃ＥＲは消去／書き込み動作と読み出し動作とを
切り替える状態制御信号（消去制御信号),ＶＣ1 〜ＶＣ
m は信号ERおよびコラム線（ビット線の選択信号）ＣＬ
1 〜ＣＬm の選択信号を受け取ってソース線ＳＬ1 〜Ｓ
Ｌn へ出力する電圧を制御する電圧制御回路, そして,
ＳＷは状態制御信号＃ＥＲによって各ビット線ＢＬ1 〜
ＢＬm と各ＹゲートＹＧ1 〜ＹＧm との接続を制御する
スイッチ回路である。
半導体記憶装置の実施例を説明する。図１は本発明に係
る不揮発性半導体記憶装置の原理を示す回路図である。
同図において、参照符号ＹＧ1 〜ＹＧm はＹゲート, Ｃ
Ｌ1 〜ＣＬm はＹＧ1 〜ＹＧm を選択するためのコラム
線, ＷＬ1 〜ＷＬn はワード線, ＳＬ1 〜ＳＬn はソー
ス線, ＃ＥＲは消去／書き込み動作と読み出し動作とを
切り替える状態制御信号（消去制御信号),ＶＣ1 〜ＶＣ
m は信号ERおよびコラム線（ビット線の選択信号）ＣＬ
1 〜ＣＬm の選択信号を受け取ってソース線ＳＬ1 〜Ｓ
Ｌn へ出力する電圧を制御する電圧制御回路, そして,
ＳＷは状態制御信号＃ＥＲによって各ビット線ＢＬ1 〜
ＢＬm と各ＹゲートＹＧ1 〜ＹＧm との接続を制御する
スイッチ回路である。
【００１１】図１から明らかなように、本発明に係る不
揮発性半導体記憶装置では、各ビット線ＢＬ1 〜ＢＬm
毎に、ソース線ＳＬ1 〜ＳＬn を設け、該各ソース線Ｓ
Ｌ1〜ＳＬn に印加する電圧を電圧制御回路ＶＣ1 〜Ｖ
Ｃm により制御することによって、任意のビットの消去
を可能としている。すなわち、図１において、例えば、
状態制御信号＃ＥＲが低レベル“Ｌ”になると、スイッ
チ回路ＳＷがカットオフして全てのメモリセルＭＣのド
レインがオープン状態になる。さらに、状態制御信号＃
ＥＲおよびコラム線ＣＬ1 〜ＣＬmの選択信号を受けて
電圧制御回路ＶＣ1 〜ＶＣm が消去用の電圧をソース線
ＳＬ 1 〜ＳＬn に供給し、さらに、任意のワード線ＷＬ
を選択することにより任意の１ビットを消去することが
できる。
揮発性半導体記憶装置では、各ビット線ＢＬ1 〜ＢＬm
毎に、ソース線ＳＬ1 〜ＳＬn を設け、該各ソース線Ｓ
Ｌ1〜ＳＬn に印加する電圧を電圧制御回路ＶＣ1 〜Ｖ
Ｃm により制御することによって、任意のビットの消去
を可能としている。すなわち、図１において、例えば、
状態制御信号＃ＥＲが低レベル“Ｌ”になると、スイッ
チ回路ＳＷがカットオフして全てのメモリセルＭＣのド
レインがオープン状態になる。さらに、状態制御信号＃
ＥＲおよびコラム線ＣＬ1 〜ＣＬmの選択信号を受けて
電圧制御回路ＶＣ1 〜ＶＣm が消去用の電圧をソース線
ＳＬ 1 〜ＳＬn に供給し、さらに、任意のワード線ＷＬ
を選択することにより任意の１ビットを消去することが
できる。
【００１２】図２は本発明の不揮発性半導体記憶装置の
一実施例を示す回路図である。同図において、まず、読
み出し時および書き込み時には、状態制御信号＃ＥＲを
高レベル“Ｈ”として、電圧制御回路ＶＣ1,ＶＣ2 はソ
ース線ＳＬ1,ＳＬ2 に対して０Ｖの電圧を印加する。こ
こで、読み出し動作および書き込み動作は、一般的なフ
ラッシュメモリと同様であり、状態制御信号＃ＥＲが高
レベル“Ｈ”となって、スイッチ回路ＳＷを構成してい
る消去用ゲートＥＧ1,ＥＧ2 をスッチ・オンとすると共
に、各電圧制御回路ＶＣ1,ＶＣ2 におけるＮ型ＭＩＳト
ランジスタＴr1 2 およびＴr22 をスイッチ・オン, Ｐ型
ＭＩＳトランジスタＴr11 およびＴr21をスイッチ・オ
フとして、ソース線ＳＬ1,ＳＬ2 を接地するようになっ
ている。
一実施例を示す回路図である。同図において、まず、読
み出し時および書き込み時には、状態制御信号＃ＥＲを
高レベル“Ｈ”として、電圧制御回路ＶＣ1,ＶＣ2 はソ
ース線ＳＬ1,ＳＬ2 に対して０Ｖの電圧を印加する。こ
こで、読み出し動作および書き込み動作は、一般的なフ
ラッシュメモリと同様であり、状態制御信号＃ＥＲが高
レベル“Ｈ”となって、スイッチ回路ＳＷを構成してい
る消去用ゲートＥＧ1,ＥＧ2 をスッチ・オンとすると共
に、各電圧制御回路ＶＣ1,ＶＣ2 におけるＮ型ＭＩＳト
ランジスタＴr1 2 およびＴr22 をスイッチ・オン, Ｐ型
ＭＩＳトランジスタＴr11 およびＴr21をスイッチ・オ
フとして、ソース線ＳＬ1,ＳＬ2 を接地するようになっ
ている。
【００１３】これに対して、消去時には状態制御信号＃
ＥＲを低レベル“Ｌ”とするが、例えば、コラム線ＣＬ
1 が低レベル“Ｌ",且つ, コラム線ＣＬ2 が高レベル
“Ｈ”の時、電圧制御回路ＶＣ1 はソース線ＳＬ1 に対
して０Ｖの電圧を印加し、電圧制御回路ＶＣ2 はソース
線ＳＬ2 に対して数Ｖの電圧を印加する。すなわち、電
圧制御回路ＶＣ1 において、状態制御信号＃ＥＲが低レ
ベル“Ｌ”でコラム線ＣＬ1(ビット線ＢＬ1 の選択信
号）が低レベル“Ｌ" であるため、Ｐ型ＭＩＳトランジ
スタＴr11 およびＴr14 がスイッチ・オンとなり、Ｎ型
ＭＩＳトランジスタＴr12 およびＴr13 がスイッチ・オ
フとなる。その結果、インバータＩ3 の出力（低レベル
“Ｌ”）がトランジスタＴr14 およびＴr11 を介してソ
ース線ＳＬ1 に伝えられ、該ソース線ＳＬ1 に対して０
Ｖの電圧が印加されることになる。一方、電圧制御回路
ＶＣ2 においては、状態制御信号＃ＥＲが低レベル
“Ｌ”でコラム線ＣＬ2(ビット線ＢＬ2 の選択信号）が
高レベル“Ｈ" であるため、Ｐ型ＭＩＳトランジスタＴ
r21 およびＮ型ＭＩＳトランジスタＴr22 がスイッチ・
オンとなり、Ｎ型ＭＩＳトランジスタＴr22 およびＰ型
ＭＩＳトランジスタＴr24 がスイッチ・オフとなる。そ
の結果、インバータＩ1 の出力（高レベル“Ｈ”）がト
ランジスタＴr23 およびＴr21 を介してソース線ＳＬ2
に伝えられ、該ソース線ＳＬ2 に対して数Ｖの電圧（電
源電圧Ｖcc程度の電圧) が印加される。
ＥＲを低レベル“Ｌ”とするが、例えば、コラム線ＣＬ
1 が低レベル“Ｌ",且つ, コラム線ＣＬ2 が高レベル
“Ｈ”の時、電圧制御回路ＶＣ1 はソース線ＳＬ1 に対
して０Ｖの電圧を印加し、電圧制御回路ＶＣ2 はソース
線ＳＬ2 に対して数Ｖの電圧を印加する。すなわち、電
圧制御回路ＶＣ1 において、状態制御信号＃ＥＲが低レ
ベル“Ｌ”でコラム線ＣＬ1(ビット線ＢＬ1 の選択信
号）が低レベル“Ｌ" であるため、Ｐ型ＭＩＳトランジ
スタＴr11 およびＴr14 がスイッチ・オンとなり、Ｎ型
ＭＩＳトランジスタＴr12 およびＴr13 がスイッチ・オ
フとなる。その結果、インバータＩ3 の出力（低レベル
“Ｌ”）がトランジスタＴr14 およびＴr11 を介してソ
ース線ＳＬ1 に伝えられ、該ソース線ＳＬ1 に対して０
Ｖの電圧が印加されることになる。一方、電圧制御回路
ＶＣ2 においては、状態制御信号＃ＥＲが低レベル
“Ｌ”でコラム線ＣＬ2(ビット線ＢＬ2 の選択信号）が
高レベル“Ｈ" であるため、Ｐ型ＭＩＳトランジスタＴ
r21 およびＮ型ＭＩＳトランジスタＴr22 がスイッチ・
オンとなり、Ｎ型ＭＩＳトランジスタＴr22 およびＰ型
ＭＩＳトランジスタＴr24 がスイッチ・オフとなる。そ
の結果、インバータＩ1 の出力（高レベル“Ｈ”）がト
ランジスタＴr23 およびＴr21 を介してソース線ＳＬ2
に伝えられ、該ソース線ＳＬ2 に対して数Ｖの電圧（電
源電圧Ｖcc程度の電圧) が印加される。
【００１４】ここで、消去時には、スイッチ回路ＳＷを
構成している消去用ゲートＥＧ1,ＥＧ2 はカットオフし
ている。この状態において、例えば、ワード線ＷＬ1 に
所定の負電圧を印加し, 且つ, ワード線ＷＬ2 に０Ｖを
印加すると、メモリセルＭＣ 12のソースに数Ｖの正電
圧, コントロールゲートに所定の負電圧, ドレインがオ
ープンとなるため、トンネル効果によりメモリセルＭＣ
12のフローティングゲートから電荷が引き抜かれて１ビ
ット消去が行われる。また、各ビット線毎に消去を行う
には、前述の操作で全てのワード線に適当な負電圧を供
給してやればよい。さらに、各ワード線毎に消去を行う
には、全てのコラムアドレスを選択して１本のワード線
に対して所定の負電圧を印加すればよい。尚、全てのメ
モリセルの一括消去を行うには、コラムアドレスを全て
選択し、且つ、全てのワード線に対して所定の負電圧を
印加することになる。
構成している消去用ゲートＥＧ1,ＥＧ2 はカットオフし
ている。この状態において、例えば、ワード線ＷＬ1 に
所定の負電圧を印加し, 且つ, ワード線ＷＬ2 に０Ｖを
印加すると、メモリセルＭＣ 12のソースに数Ｖの正電
圧, コントロールゲートに所定の負電圧, ドレインがオ
ープンとなるため、トンネル効果によりメモリセルＭＣ
12のフローティングゲートから電荷が引き抜かれて１ビ
ット消去が行われる。また、各ビット線毎に消去を行う
には、前述の操作で全てのワード線に適当な負電圧を供
給してやればよい。さらに、各ワード線毎に消去を行う
には、全てのコラムアドレスを選択して１本のワード線
に対して所定の負電圧を印加すればよい。尚、全てのメ
モリセルの一括消去を行うには、コラムアドレスを全て
選択し、且つ、全てのワード線に対して所定の負電圧を
印加することになる。
【００１５】図３は図２の不揮発性半導体記憶装置にお
ける各メモリセル用ＭＩＳトランジスタの状態を示す図
であり、同図(a),(b),(c),(d) は、状態制御信号＃ＥＲ
を低レベル“Ｌ",ワード線ＷＬ1 を−８ボルト, ワード
線ＷＬ2 を０ボルト, コラム線ＣＬ1 を０ボルト, 且
つ, コラム線ＣＬ2 を４ボルトとした時の各メモリセル
ＭＣ12, ＭＣ22, ＭＣ11, ＭＣ21の状態を簡略化して示
すものであり、また、同図(e) はメモリセルＭＣコンデ
ンサによる等価回路を示す図である。ここで、参照符号
ＣＧはコントロールゲート, ＦＧはフローティングゲー
ト, Ｓはソース,Ｄはドレイン, Ｂは基板（バックゲー
ト）を示している。また、参照符号ＣG はコントロール
ゲートＣＧとフローティングゲートＦＧとの間の容量、
ＣS はフローティングゲートＦＧとソースＳとの間の容
量、ＣB はフローティングゲートＦＧと基板との間の容
量、ＣD はフローティングゲートＦＧとドレインＤとの
間の容量を示している。尚、以下のデータは、例えば、
図３(e) において、ＣG ／Ｃ T ＝0.５, ＣT ＝ＣG ＋Ｃ
S ＋ＣB ＋ＣD , トンネル酸化膜の膜厚ｔOXを 120Åと
した場合を示す。
ける各メモリセル用ＭＩＳトランジスタの状態を示す図
であり、同図(a),(b),(c),(d) は、状態制御信号＃ＥＲ
を低レベル“Ｌ",ワード線ＷＬ1 を−８ボルト, ワード
線ＷＬ2 を０ボルト, コラム線ＣＬ1 を０ボルト, 且
つ, コラム線ＣＬ2 を４ボルトとした時の各メモリセル
ＭＣ12, ＭＣ22, ＭＣ11, ＭＣ21の状態を簡略化して示
すものであり、また、同図(e) はメモリセルＭＣコンデ
ンサによる等価回路を示す図である。ここで、参照符号
ＣＧはコントロールゲート, ＦＧはフローティングゲー
ト, Ｓはソース,Ｄはドレイン, Ｂは基板（バックゲー
ト）を示している。また、参照符号ＣG はコントロール
ゲートＣＧとフローティングゲートＦＧとの間の容量、
ＣS はフローティングゲートＦＧとソースＳとの間の容
量、ＣB はフローティングゲートＦＧと基板との間の容
量、ＣD はフローティングゲートＦＧとドレインＤとの
間の容量を示している。尚、以下のデータは、例えば、
図３(e) において、ＣG ／Ｃ T ＝0.５, ＣT ＝ＣG ＋Ｃ
S ＋ＣB ＋ＣD , トンネル酸化膜の膜厚ｔOXを 120Åと
した場合を示す。
【００１６】図３(a) に示されるように、メモリセルＭ
Ｃ12は、例えば、電界Ｅ＝７ＭＶ／cmとなるため、フロ
ーティングゲート（ＦＧ）から電荷（電子）が引き抜か
れて消去が行われる。一方、図３(b),(c),(d) に示され
るように、メモリセルＭＣ22, ＭＣ11, ＭＣ21は、例え
ば、それぞれ電界Ｅ＝３.6ＭＶ／cm, ４ＭＶ／cm, ０Ｍ
Ｖ／cmとなるため、フローティングゲートに蓄えられた
電荷は、そのまま保持されて、消去は行われないことに
なる。
Ｃ12は、例えば、電界Ｅ＝７ＭＶ／cmとなるため、フロ
ーティングゲート（ＦＧ）から電荷（電子）が引き抜か
れて消去が行われる。一方、図３(b),(c),(d) に示され
るように、メモリセルＭＣ22, ＭＣ11, ＭＣ21は、例え
ば、それぞれ電界Ｅ＝３.6ＭＶ／cm, ４ＭＶ／cm, ０Ｍ
Ｖ／cmとなるため、フローティングゲートに蓄えられた
電荷は、そのまま保持されて、消去は行われないことに
なる。
【００１７】図４は本発明の不揮発性半導体記憶装置の
一変形例を示す回路図であり、図５は本発明の不揮発性
半導体記憶装置の他の変形例を示す回路図である。図４
および図５(a) および(b) に示されるように、電圧制御
回路ＶＣ1 〜ＶＣm(ＶＣ）は様々に変形することができ
る。すなわち、図４と図２の比較から明らかなように、
図４に示す回路は、図２に示す回路からインバータＩ1
およびＩ2 を取り除くと共に、Ｎ型ＭＩＳトランジスタ
Ｔr13 をＰ型ＭＩＳトランジスタＴr15 とし、Ｐ型ＭＩ
ＳトランジスタＴr1 4 とＮ型ＭＩＳトランジスタＴr16
として構成し、図２の回路と同様な動作を行わせるよう
にしたものである。
一変形例を示す回路図であり、図５は本発明の不揮発性
半導体記憶装置の他の変形例を示す回路図である。図４
および図５(a) および(b) に示されるように、電圧制御
回路ＶＣ1 〜ＶＣm(ＶＣ）は様々に変形することができ
る。すなわち、図４と図２の比較から明らかなように、
図４に示す回路は、図２に示す回路からインバータＩ1
およびＩ2 を取り除くと共に、Ｎ型ＭＩＳトランジスタ
Ｔr13 をＰ型ＭＩＳトランジスタＴr15 とし、Ｐ型ＭＩ
ＳトランジスタＴr1 4 とＮ型ＭＩＳトランジスタＴr16
として構成し、図２の回路と同様な動作を行わせるよう
にしたものである。
【００１８】また、図５(a) に示す回路は、図２に示す
回路からインバータＩ2 およびＩ3を取り除くと共に、
消去動作時にスイッチ・オフとなっているＮ型ＭＩＳト
ランジスタＴr12 のソースをインバータＩ1 の出力（読
み出し時および書き込み時には接地レベル）に接続し、
そして、Ｐ型ＭＩＳトランジスタＴr11 のゲートに状態
制御信号＃ＥＲを直接供給するようにしたものである。
また、図５(b) に示す回路は、上記した回路を組み合わ
せて構成したもので、同様の動作を行うようになってい
る。
回路からインバータＩ2 およびＩ3を取り除くと共に、
消去動作時にスイッチ・オフとなっているＮ型ＭＩＳト
ランジスタＴr12 のソースをインバータＩ1 の出力（読
み出し時および書き込み時には接地レベル）に接続し、
そして、Ｐ型ＭＩＳトランジスタＴr11 のゲートに状態
制御信号＃ＥＲを直接供給するようにしたものである。
また、図５(b) に示す回路は、上記した回路を組み合わ
せて構成したもので、同様の動作を行うようになってい
る。
【００１９】このように、具体的な回路構成は、様々に
変形することができるのはいうまでもない。
変形することができるのはいうまでもない。
【００２０】
【発明の効果】以上、詳述したように、本発明の不揮発
性半導体記憶装置によれば、メモリセルの任意の１ビッ
トを消去することができ、全てのデータを消去すること
なく、必要な一部のデータを書き換えることができる。
性半導体記憶装置によれば、メモリセルの任意の１ビッ
トを消去することができ、全てのデータを消去すること
なく、必要な一部のデータを書き換えることができる。
【図１】本発明に係る不揮発性半導体記憶装置の原理を
示す回路図である。
示す回路図である。
【図２】本発明の不揮発性半導体記憶装置の一実施例を
示す回路図である。
示す回路図である。
【図３】図２の不揮発性半導体記憶装置における各メモ
リセル用ＭＩＳトランジスタの状態を示す図である。
リセル用ＭＩＳトランジスタの状態を示す図である。
【図４】本発明の不揮発性半導体記憶装置の一変形例を
示す回路図である。
示す回路図である。
【図５】本発明の不揮発性半導体記憶装置の他の変形例
を示す回路図である。
を示す回路図である。
【図６】不揮発性半導体記憶装置に使用するメモリセル
用ＭＩＳトランジスタを説明するための図である。
用ＭＩＳトランジスタを説明するための図である。
【図７】従来の不揮発性半導体記憶装置の一例を示す回
路図である。
路図である。
１…コントロールゲート ２…酸化膜 ３…フローティングゲート ４…トンネル酸化膜 ５…半導体基板 ６…ソース領域（ソース） ７…ドレイン領域（ドレイン） ＢＬ1 〜ＢＬm …ビット線 ＷＬ1 〜ＷＬn …ワード線 ＳＬ1 〜ＳＬn …ソース線 ＳＷ…スイッチ回路 ＶＣ1 〜ＶＣm …電圧制御回路 ＣＬ1 〜ＣＬm …コラム線 ＹＧ1 〜ＹＧm …Ｙゲート ＭＣ, ＭＣ11〜ＭＣ22…メモリセル ＃ＥＲ…状態制御信号 ＥＧ1 〜ＥＧm …消去用ゲート ＣＧ…コントロールゲート ＦＧ…フローティングゲート Ｓ…ソース Ｄ…ドレイン Ｅ…ＦＧ−Ｓ間電界の強さ Ｂ…基板 ＣG …ＣＧ−ＦＧ間容量 ＣS …ＦＧ−Ｓ間容量 ＣB …ＦＧ−Ｂ間容量 ＣD …ＦＧ−Ｄ間容量 ｔOX…トンネル酸化膜膜厚
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (3)
- 【請求項１】 フローティングゲートを有する複数のメ
モリセル用ＭＩＳトランジスタ(MC)で構成し、該各フロ
ーティングゲートの電荷状態によりそれぞれ２値の情報
を記憶する不揮発性半導体記憶装置であって、 前記各メモリセル用ＭＩＳトランジスタ(MC)のソースを
各ビット線毎に設けられるソース線(SL1〜SLm ) に接続
し、該各ソース線(SL1〜SLm ) にそれぞれ電圧制御回路
(VC1〜VCm ) を接続するようにしたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 前記各電圧制御回路(VC1〜VCm ) は、そ
れぞれ対応するビット線の選択信号(CL1〜CLm ) および
消去制御信号(#ER) に応じてスイッチング制御されるよ
うになっていることを特徴とする請求項１の不揮発性半
導体記憶装置。 - 【請求項３】 前記各電圧制御回路(VC1〜VCm ) は、そ
れぞれ対応するビット線の選択信号(CL1〜CLm ) および
消去制御信号(#ER) が共に入力されたとき、当該電圧制
御回路(VC1〜VCm ) が設けられたビット線に接続された
メモリセル(MC)のソースに消去用電位を印加するように
したことを特徴とする請求項２の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953992A JPH05342892A (ja) | 1992-06-09 | 1992-06-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953992A JPH05342892A (ja) | 1992-06-09 | 1992-06-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342892A true JPH05342892A (ja) | 1993-12-24 |
Family
ID=15477357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14953992A Pending JPH05342892A (ja) | 1992-06-09 | 1992-06-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19654561B4 (de) * | 1995-12-29 | 2005-06-09 | Hyundai Electronics Industries Co., Ltd., Ichon | Speicherzellenfeld |
| US7212443B2 (en) | 2002-12-20 | 2007-05-01 | Spansion Llc | Non-volatile memory and write method of the same |
-
1992
- 1992-06-09 JP JP14953992A patent/JPH05342892A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19654561B4 (de) * | 1995-12-29 | 2005-06-09 | Hyundai Electronics Industries Co., Ltd., Ichon | Speicherzellenfeld |
| US7212443B2 (en) | 2002-12-20 | 2007-05-01 | Spansion Llc | Non-volatile memory and write method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5388069A (en) | Nonvolatile semiconductor memory device for preventing erroneous operation caused by over-erase phenomenon | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| US5457652A (en) | Low voltage EEPROM | |
| US6141250A (en) | Non-volatile semiconductor memory device | |
| US6222765B1 (en) | Non-volatile flip-flop circuit | |
| US4858194A (en) | Nonvolatile semiconductor memory device using source of a single supply voltage | |
| US5790456A (en) | Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window | |
| JPS62117196A (ja) | 電気的に消去可能なプログラム可能なメモリ・セルとその製法 | |
| JPH08153398A (ja) | 不揮発性半導体記憶装置とその過書込み救済方法 | |
| US6137729A (en) | Method for erasing memory cells in a flash memory device | |
| JPH06119790A (ja) | 不揮発性半導体記憶装置 | |
| JPS6016039B2 (ja) | 不揮発性セル回路 | |
| KR950006211B1 (ko) | 바꿔쓰기 및 일괄소거 가능한 불휘발성 반도체기억장치(Flash EEPROM) | |
| US5515327A (en) | Nonvolatile semiconductor memory device having a small number of internal boosting circuits | |
| KR950008674B1 (ko) | 불휘발성 반도체 기억장치 및 그의 데이타소거방법 | |
| JPH07287989A (ja) | 不揮発性半導体記憶装置 | |
| KR19990013057A (ko) | 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법 | |
| KR19980033278A (ko) | 불휘발성 반도체 메모리 장치 | |
| JPH05342892A (ja) | 不揮発性半導体記憶装置 | |
| KR19980018548A (ko) | 비휘발성 메모리 | |
| JP3263636B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH10269793A (ja) | 不揮発性メモリとその管理方法 | |
| JP3181478B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2557343B2 (ja) | 不揮発性半導体メモリの駆動方法 | |
| JP3169457B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010220 |