DE19654561B4

DE19654561B4 - Speicherzellenfeld

Info

Publication number: DE19654561B4
Application number: DE19654561A
Authority: DE
Inventors: Soon Won Hong
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1995-12-29
Filing date: 1996-12-27
Publication date: 2005-06-09
Anticipated expiration: 2016-12-28
Also published as: JP2966363B2; GB2308908B; DE19654561A1; GB9626916D0; KR970051170A; GB2308908A; JPH09191094A

Abstract

Speicherzellenfeld, umfassend
eine Vielzahl von Wortleitungen (WL);
eine Vielzahl von Speicherzellen, deren Gateelektroden jeweils mit der Vielzahl der Wortleitungen verbunden sind;
eine Vielzahl von Bit-Leitungen (BL), die sich mit den Wortleitungen kreuzen;
eine Vielzahl von Sourceleitungen (SL), wobei mit diesen jede Sourcelektrode der Speicherzellen in betreffender Weise verbunden ist;
einen ersten Dekoder (1), der mit den ungeradzahligen Sourceleitungen innerhalb der Sourceleitungen verbunden ist, um eine Vorspannung an die ungeradzahligen Sourceleitungen anzulegen; und
einen zweiten Dekoder (2), der mit den geradzahligen Sourceleitungen innerhalb der Sourceleitungen verbunden ist, um eine Vorspannung an die geradzahligen Sourceleitungen anzulegen.

Description

Die Erfindung betrifft ein Speicherzellenfeld und insbesondere ein solches, mit dem sich die Chipfläche verkleinern lässt, indem die gemeinsame Verwendung einer einzelnen Bit-Leitung für vier Einheitszellen ermöglicht wird.

Im allgemeinen besteht ein Flash-Speicherbauelement, das sowohl die Funktion eines elektrischen Programmierens als auch Löschens ermöglicht, aus peripheren Schaltungen und einem Speicherzellenfeld.

Das Speicherzellenfeld besteht aus einer Vielzahl von Speicherzellen, die jeweils durch Signale an die Wort- und Bit-Leitungen angesteuert werden, wobei die Daten in den Speicherzellen gespeichert sind. Ein Programmierungsvorgang zum Abspeichern von Daten in den Speicherzellen erfolgt durch Injizieren von Elektronen in jedes Floatinggate der Speicherzellen. Dagegen erfolgt ein Löschvorgang zum Löschen der in den Speicherzellen abgespeicherten Daten durch Entladung der injizierten Elektronen. Jede Speicherzelle besitzt ferner eine Gateelektrode in gestapelter oder geteilter Ausbildung.

Ein Speicherzellenfeld, bestehend aus Speicherzellen mit einer Gateelektrode mit Stapelstruktur sowie das Verfahren zu deren Programmierung wird nachfolgend anhand von 1 und 2 beschrieben.

1 zeigt das Schaltbild eines herkömmlichen Speicherzellenfeldes und 2 das Layout des herkömmlichen Speicherzellenfeldes.

Erste bis N-te Bit-Leitungen BL1 bis BLN und erste bis M-te Wortleitungen WL1 bis WLM kreuzen einander, wobei jede erste bis M-te Wortleitung WL1 bis WLM mit jeder Gateelektrode einer Vielzahl von Speicherzellen verbunden ist. Jede erste bis N-te Bit-Leitung BL1 bis BLN ist gewöhnlich mit dem Drain von zwei benachbarten Speicherzellen verbunden, während die Sourceelektrode der beiden Speicherzellen mit jeder der ersten bis K-ten Sourceleitungen SL1 bis SLK verbunden ist, die parallel zu den ersten bis N-ten Bit-Leitungen BL1 bis BLN liegen. Daraus folgt, dass die herkömmliche Struktur des Speicherzellenfeldes hinsichtlich der Möglichkeit, die Chipabmessung zu verringern, begrenzt ist, da zwei Einheitszellen gemeinsam einen einzelnen Bit-Leitungskontakt verwenden.

Die Programmierung des Speicherzellenfeldes wird nachfolgend beschrieben.

Wenn z.B. die Speicherzelle MCA in 1 programmiert werden soll, wird eine Vorspannung zu diesem Zweck an die zweite Wortleitung WL2, die zweite Bit-Leitung BL2 und die zweite Sourceleitung SL2 angelegt. Da die Drains der beiden Speicherzellen gemeinsam verbunden sind und der gemeinsam verbundene Drain mit der Bitleitung verbunden ist, die aus einem Metall unter Vorsehen eines einzelnen Kontaktloches besteht, hängt bei dem vorerwähnten Speicherzellenfeld die Abmessung des Bauelementes von der Anzahl der Kontaktlöcher und der von diesen eingenommenen Fläche ab. Um die Anzahl der Kontaktlöcher zu verringern, ist der Source der beiden Speicherzellen, die jeweils den ersten bis N-ten Bit-Linien BL1 bis BLN benachbart liegen, mit einer gemeinsamen Sourceleitung CSL verbunden, die als Diffusionsschicht gemäss 2 ausgebildet ist. Wenn in diesem Fall eine Programmvorspannung an jeweils die zweite Wortleitung WL2, die zweite Bit-Leitung BL2 und die gemeinsame Sourceleitung CSL zur Programmierung der Speicherzelle MCA nach 1 angelegt wird, werden die Speicherzelle MCA und die Speicherzelle MCB, deren Drains gemeinsam mit der zweiten Bit-Leitung BL2 verbunden sind, beide programmiert. Um nur die Speicherzelle MCA zu programmieren, muss daher eine Vorspannung gezielt nur an den Source der Speicherzelle MCA unter Vorsehen eines nicht gezeigten Auswahlgatetransistors angelegt werden. Die herkömmliche Struktur hat daher den Nachteil, dass die Chipfläche nicht reduziert werden kann, da die herkömmliche Konstruktion den Auswahlgatetransistor und eine Dekoderschaltung zu dessen Beaufschlagung benötigt.

Aus der JP 05 342892 A ist ein Speicherzellenfeld bekannt, bei dem benachbarte Sourceleitungen angesteuert werden können. Dabei sind jedoch die gerad- bzw. ungeradzahligen Sourceleitungen nicht miteinander verschaltet, sondern in aufwendiger Weise einzeln ansteuerbar. Bekannt ist es ferner aus der EP 0458238 A , dass eine Anzahl Einheitzellen eine Basiszellen-Gruppe bilden können, die ein Drain gemeinsam verwenden. Sourceleitungen sind dagegen nicht vorgesehen.

Aufgabe der Erfindung ist die Schaffung einer Speicherzellenfeldes, mit dem die eingangs erwähnte Probleme behoben sind, indem eine Programmvorspannung gezielt an ungerad- und geradzahlige Sourceleitungen mit ersten und zweiten Dekodern angelegt werden kann. Ausserdem soll die Erfindung eine Verringerung der Chipabmessungen ermöglichen.

Diese Aufgabe wird durch die Merkmale der unabhängigen Patentansprüche gelöst.

Die Erfindung wird nachfolgend anhand von Ausführungsformen und der Zeichnung näher erläutert. Es zeigen:
1 das Schaltbild eines herkömmlichen Speicherzellenfeldes,
2 das Layout des herkömmlichen Speicherzellenfeldes,
3 das Schaltbild eines Speicherzellenfeldes gemäss der vorliegenden Erfindung,
4 das Layout eines Speicherzellenfeldes gemäss der vorliegenden Erfindung,
5 in vergrösserter Ansicht eine Gruppe von Basiszellen innerhalb des Speicherzellenfeldes nach 4,
6A und 6B geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung längs der Linien X1-X1 und X2-X2 in 5,
7 in geschnittener Ansicht das Speicherzellenfeld bei Betrachtung längs der Linie X3-X3 in 5,
8A und 8B geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung längs der Linien X4-X4 und X5-X5 in 5,
9A und 9B geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung des der Linien Y1-Y1 und Y2-Y2 in 5,
10 in geschnittener Ansicht das Speicherzellenfeld bei Betrachtung längs der Linie Y3-Y3 in 5, und
11A und 11B geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung längs der Linien Y4-Y4 und Y5-Y5 in 5.
In der Zeichnung tragen gleiche Teile die gleichen Bezugszeichen.
3 ist das Schaltbild eines Speicherzellenfeldes nach der vorliegenden Erfindung.
Die ersten bis N-ten Bit-Leitungen BL1 bis BLN und die ersten bis M-ten Wortleitungen WL1 bis WLM kreuzen einander, wobei jede der ersten bis M-ten Wortleitungen WL1 bis WLM mit der Steuerelektrode einer Vielzahl von Speicherzellen verbunden ist. Jede der ersten bis N-ten Bit-Leitungen BL1 bis BLN ist gewöhnlich mit dem Drain (Senke) von zwei benachbarten Speicherzellen verbunden, während die Source- (Quellen-) elektrode der beiden Speicherzellen mit jeder der ersten bis K-ten Speicherleitungen SL1 bis SLK verbunden ist, die als Übergangs- oder Junctionschicht ausgebildet sind und parallel zu den ersten bis N-ten Bit-Leitungen BL1 bis BLN liegen. Die ungeradzahligen Sourceleitungen, wie die erste, dritte,... K-1-te Sourceleitung SL1, SL2,... SLK-1 (K = gerade Zahl), sind mit einem ersten Dekoder (ungeradzahliger Dekoder 1) verbunden. Die geradzahligen Sourceleitungen, wie die zweite, vierte,... K-te Sourceleitung SL2, SL4,... SLK sind mit einem zweiten Dekoder (geradzahliger Dekoder 2) verbunden.
Ein Programmierungsverfahren unter Verwendung der derart ausgebildeten Speicherzelle wird nachfolgend erläutert.
Wenn z.B. die Speicherzelle MCC, die in 3 gezeigt ist, programmiert werden soll, werden folgende Befehle gegeben: Liefere eine grössere Spannung Vdd als OV an die zweite Bit-Leitung BL2, liefere eine grössere Spannung Vpp als die an die zweite Bit-Leitung BL2 gelieferte Spannung Vdd an die zweite Wortleitung WL2, lass zu, dass OV vom zweiten mit der zweiten Sourceleitung SL2 verbundenen Dekoder 2 angelegt wird, und lass den Ausgang des ersten Dekoders 1 in einen potentialfreien Zustand gelangen. Mit einem Speicherzellenfeld, das gemäss der vorliegenden Erfindung ausgebildet ist, lässt sich die Dicke des Feldoxidfilmes verringern und können die Fertigungsverfahren vereinfacht werden, da die Wortleitungen in der aktiven Zone ausgebildet sind.
4 ist das Layout des Speicherzellenfeldes gemäss der vorliegenden Erfindung. 5 ist eine vergrösserte Ansicht einer Gruppe von Basiszellen innerhalb der in 4 gezeigten Speicherzelle, und 6A und 6B sind geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung längs der Linien X1-X1 und X2-X2 in 5.; 7 ist eine geschnittene Ansicht des Speicherzellenfeldes bei Betrachtung längs der Linie X3-X3 in 5; 8A und 8B sind geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung längs der Linien X4-X4 und X5-X5 in 5; 9A und 9B sind geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung längs der Linien Y1-Y1 und Y2-Y2 in 5; 10 ist eine geschnittene Ansicht des Speicherzellenfeldes bei Betrachtung längs der Linie Y3-Y3 in 5; und 11A und 11B sind geschnittene Ansichten des Speicherzellenfeldes bei Betrachtung längs der Linien Y4-Y4 und Y5-Y5 in 5.
Das Speicherzellenfeld gemäss der vorliegenden Erfindung besteht aus der Kombination einer Vielzahl von Basiszellengruppen 500, wobei bei jeder Basiszellengruppe vier Einheitszellen 100, 200, 300 und 400 einen einzelnen Bit-Leitungskontakt 22 verwenden.
Bei der Basiszellengruppe 500 ist die erste Einheitszelle 100 aus einem ersten Floatinggate 12A, einem ersten Steuergate 18A, einem ersten Source 14A und einem gemeinsamen Drain 13 gebildet. Die zweite Einheitszelle 200 ist aus einem zweiten Floatinggate 12B, einem zweiten Steuergate 18B, dem ersten Source 14A und dem gemeinsamen Drain 13 gebildet. Die dritte Steuerzelle 300 ist aus einem dritten Floatinggate 12C, dem ersten Steuergate 18A, dem zweiten Source 14B und dem gemeinsamen Drain 13 gebildet. Die vierte Einheitszelle 400 ist aus einem vierten Floatinggate 12D, dem zweiten Steuergate 18B, dem zweiten Source 14B und dem gemeinsamen Drain 13 gebildet.
Bei der Basiszellengruppe 500 sind das Floatinggate 12A und das zweite Floatinggate 12B longitudinal mit einem dritten dazwischen eingeschlossenen Feldoxidfilm 21C angeordnet. Wenn die Basiszellengruppe 500 longitudinal kombiniert wird, um elektrisch die benachbarten Basiszellengruppen 500 zu isolieren, wird der erste Feldoxdfilm 21A an der Seite der ersten und dritten Floatinggates 12A und 12C und der vierte Feldoxidfilm 21D an der Seite der zweiten und vierten Floatinggates 12B und 12D gebildet.
Bei der Basiszellengruppe 500 verwenden der erste und zweite Floatinggate 12A und 12B den ersten Source 14A gemeinsam und verwenden die dritten und vierten Floatinggates 12C und 12D den zweiten Source 14B gemeinsam, wobei bei longitudinaler Kombination der Basiszellengruppe 500 wegen der Kombination des ersten Source 14A die erste Sourceleitung SL1 in longitudinaler Richtung und aufgrund der Kombination des zweiten Source 14B die zweite Sourceleitung SL2 gebildet wird.
Jedes erste, zweite, dritte und vierte Floatinggate 12A, 12B, 12C und 12D ist elektrisch gegenüber dem Halbleitersubstrat 11 durch einen Gateoxidfilm 17 isoliert.
Bei der Basiszellengruppe 500 ist das erste Steuergate 18A ausgebildet, um einen Teil des ersten Source 14A, das erste Floatinggate 12A, einen Teil des gemeinsamen Drain 13, einen Teil des dritten Floatinggates 12C und den zweiten Source 14B in Längsrichtung abzudecken. Das zweite Steuergate 18B ist ausgebildet, um einen Teil des ersten Source 14A, das zweite Floatinggate 12B, einen Teil des gemeinsamen Drain 13, einen Teil des vierten Floatinggates 12D und den zweiten Source 14B in Längsrichtung abzudecken. Wenn die Basiszellengruppe 500 horizontal kombiniert ist, ist aufgrund der Kombination des ersten Steuergates 18A die erste Wortleitung WL1 in horizontaler Richtung und die zweite Wortlleitung WL2 aufgrund der Kombination des zweiten Steuergates 18B ausgebildet.
Jedes erste und zweite Steuergate 18A und 18B ist elektrisch gegenüber dem ersten, zweiten, dritten und vierten Floatinggate 12A, 12B, 12C und 12D durch einen dielektrischen Film 16 und ferner elektrisch gegenüber dem gemeinsamen Drain 13, dem ersten Source 14A und dem zweiten Source 14B durch einen Thermooxidfilm 15 isoliert.
Bei der Basiszellengruppe 500 ist ein isolierender Zwischenfilm 19 auf der gesamten Oberfläche der Struktur vorgesehen, an der das erste und zweite Steuergate 18A und 18B gebildet sind. Ein Draht 20 wird an der Kontaktstelle des gemeinsamen Drain 13 mittels eines Metallkontaktierungsprozesses geschaffen. Wenn die Basiszellengruppe 500 in Längsrichtung kombiniert ist, ist die erste Bit-Leitung BL1 durch die Kombination des Drahtes 20 gebildet. Die erste Bit-Leitung BL1 dient dann dazu, die gemeinsamen Drains 13 bei jeder Zellengruppe 500 elektrisch zu verbinden.
Gemäss den vorbeschriebenen Ausführungsformen besteht das Speicherzellenfeld nach der vorliegenden Erfindung aus ersten bis K-ten Sourceleitungen SL1 bis SLK, die in longitudinaler Richtung vorgesehen sind, ersten bis M-ten Wortleitungen WL1 bis WLM, die in horizontaler Richtung vorgesehen sind, und ersten bis N-ten Bit-Leitungen BL1 bis BLN, die in longitudinaler Richtung vorgesehen sind, wobei eine Vielzahl von Basiszellengruppen 500 in horizontaler und longitudinaler Richtung kombiniert sind, wobei vier Einheitszellen 100, 200, 300 und 400 einen einzelnen Bit-Leitungskontakt 22 bei jeder Zellengruppe 500 benutzen.
Die vorliegende Erfindung schafft den wesentlichen Effekt, dass der Betrieb des Bauteiles dadurch vereinfacht werden kann, indem gezielt eine Programm-Vorspannung an die ungeraden und geradzahligen Leitungen der Sourceleitungen durch die ersten und zweiten Dekoder angelegt wird. Ferner ermöglicht die Erfindung eine Verringerung der Chipabmessung, indem vier Einheitszellen gemeinsam einen einzelnen Bit-Leitungskontakt benutzen.

Claims

Speicherzellenfeld, umfassend eine Vielzahl von Wortleitungen (WL); eine Vielzahl von Speicherzellen, deren Gateelektroden jeweils mit der Vielzahl der Wortleitungen verbunden sind; eine Vielzahl von Bit-Leitungen (BL), die sich mit den Wortleitungen kreuzen; eine Vielzahl von Sourceleitungen (SL), wobei mit diesen jede Sourcelektrode der Speicherzellen in betreffender Weise verbunden ist; einen ersten Dekoder (1), der mit den ungeradzahligen Sourceleitungen innerhalb der Sourceleitungen verbunden ist, um eine Vorspannung an die ungeradzahligen Sourceleitungen anzulegen; und einen zweiten Dekoder (2), der mit den geradzahligen Sourceleitungen innerhalb der Sourceleitungen verbunden ist, um eine Vorspannung an die geradzahligen Sourceleitungen anzulegen.
Speicherzellenfeld, umfassend eine Einheitszelle, bei der ein Floatinggate (12), ein Steuergate (18), ein Source (14) und ein Drain (13) auf einem Halbleitersubstrat ausgebildet sind; und eine Basiszellengruppe (500), in der vier Einheitszellen (100–400) eine einzelne Gruppe bilden, wobei jedes Drain (13) der vier Einheitszellen mit einem einzelnen gemeinsamen Bit-Leitungskontakt und jedes Source (14) der vier Einheitszellen mit Sourceleitungen verbunden ist, und wobei die Basiszellengruppe mehrfach in longitudinaler und horizontaler Richtung kombiniert ist.
Speicherzellenfeld nach Anspruch 2, dadurch gekennzeichnet, dass durch Kombinieren der Basiszellen eine Vielzahl von Sourceleitungen (SL) in longitudinaler Richtung, eine Vielzahl von Wortleitungen (WL) in horizontaler Richtung und eine Vielzahl von Bit-Leitungen (BL) in longitudinaler Richtung gebildet sind.
Speicherzellenfeld nach Anspruch 3, dadurch gekennzeichnet, dass die ungeraden Sourceleitungen innerhalb der Vielzahl von Sourceleitungen (SL) mit dem ersten Dekoder (1) und die geraden Sourceleitungen innerhalb der Vielzahl von Sourceleitungen (WL) mit dem zweiten Dekoder (2) verbunden sind.
Speicherzellenfeld nach Anspruch 2, dadurch gekennzeichnet, dass das Floatinggate (12) elektrisch gegenüber einem Halbleitersubstrat durch einen Gateoxidfilm (17) isoliert ist.
Speicherzellenfeld nach Anspruch 2, dadurch gekennzeichnet, dass das Steuergate (18) elektrisch gegenüber dem Floating durch einen dielektrischen Film (16) isoliert ist.
Speicherzellenfeld nach Anspruch 2, dadurch gekennzeichnet, dass das Steuergate (18) elektrisch gegenüber jeweils dem Source und Drain durch einen Thermooxidfilm (15) isoliert ist.
Speicherzellenfeld, umfassend eine Basiszellengruppe (500) mit Drains (13) von ersten, zweiten, dritten und vierten Einheitszellen (100–400) ausgebildet zur Verbindung mit einem gemeinsamen einzelnen Bit-Leitungskontakt (22) und Sources (14) der ersten, zweiten, dritten und vierten Einheitszellen ausgebildet zur Verbindung mit Sourceleitungen (SL), wobei die Basiszellengruppe mehrfach in longitudinaler und horizontaler Richtung kombiniert ist.
Speicherzellenfeld nach Anspruch 8, dadurch gekennzeichnet, dass zur Kombination der Basiszellengruppe eine Vielzahl von Sourceleitungen (SL) in longitudinaler Richtung, eine Vielzahl von Wortleitungen (WL) in horizontaler Richtung und eine Vielzahl von Bit-Leitungen (BL) in longitudinaler Richtung ausgebildet sind.
Speicherzellenfeld nach Anspruch 9, dadurch gekennzeichnet, dass die ungeraden Sourceleitungen innerhalb der Vielzahl von Sourceleitungen (SL) mit einem ersten Dekoder (1) und die geradzahligen Sourceleitungen der Vielzahl von Sourceleitungen mit einem zweiten Dekoder (2) verbunden sind.
Speicherzellenfeld nach Anspruch 9, dadurch gekennzeichnet, dass in der Basiszellengruppe die erste Einheitszelle (100) aus einem ersten Floatinggate (12A), einem ersten Steuergate (18A), einem ersten Source (12A) und einem gemeinsamen Drain (13) auf einem Halbleitersubstrat gebildet ist, die zweite Einheitszelle (200) aus einem zweiten Floatinggate (12B), einem zweiten Steuergate (18B), dem ersten Source und dem gemeinsamen Drain auf dem Halbleitersubstrat gebildet ist, die dritte Einheitszelle (300) aus einem dritten Floatinggate (12C), dem ersten Steuergate, dem ersten Source und dem gemeinsamen Drain auf dem Halbleitersubstrat gebildet ist, und die vierte Einheitszelle (400) aus einem vierten Floatinggate (12D), dem zweiten Steuergate, dem zweiten Source und dem gemeinsamen Drain auf dem Halbleitersubstrat gebildet ist.
Speicherzellenfeld nach Anspruch 11, dadurch gekennzeichnet, dass das erste Floatinggate (12A) und das zweite Floatinggate (12B) longitudinal unter Zwischenanordnung eines zweiten Feldoxidfilmes und das dritte (12C) Floatinggate und das vierte Floatinggate (12D) longitudinal unter Zwischenanordnung eines dritten Feldoxidfilmes vorgesehen sind.
Speicherzellenfeld nach Anspruch 11, dadurch gekennzeichnet, dass, wenn die Basiszellengruppe aus den ersten, zweiten, dritten und vierten Einheitszellen (100–400) longitudinal kombiniert ist, um elektrisch die benachbarten Basiszellengruppen zu isolieren, ein erster Feldoxidfilm an der Seite der ersten und dritten Floatinggates (12A, 12C) und ein vierter Feldoxidfilm an der Seite der zweiten und vierten Floatinggates (12B, 12D) gebildet ist.
Speicherzellenfeld nach Anspruch 11, dadurch gekennzeichnet, dass jedes erste, zweite, dritte und vierte Floatinggate (12A–12C) gegenüber dem Halbleitersubstrat durch einen Gateoxidfilm isoliert ist.
Speicherzellenfeld nach Anspruch 11, dadurch gekennzeichnet, dass das erste Steuergate (18A) elektrisch von jeweils dem ersten und dritten Floatinggate (12A, 12C) durch einen dielektrischen Film und ferner gegenüber dem gemeinsamen Drain (13), dem ersten Source und dem zweiten Source durch einen Thermooxidfilm (15) isoliert ist.
Speicherzellenfeld nach Anspruch 11, dadurch gekennzeichnet, dass das zweite Steuergate (18B) elektrisch von jeweils dem zweiten und vierten Floatinggate (12B, 12D) durch einen dielektrischen Film und ferner gegenüber dem gemeinsamen Drain (13), dem ersten Source und dem zweiten Source durch einen Thermooxidfilm isoliert ist.