TWI397924B - 非揮發性記憶體中控制脈衝操作的方法和非揮發性記憶體 - Google Patents

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Description

非揮發性記憶體中控制脈衝操作的方法和非揮發性記憶體
依據本揭示內容之具體實施例係關於包含非揮發性記憶體單元陣列而特定言之係該些併入被動元件記憶體單元的陣列之積體電路。
使用具有一可偵測位準的狀態變化(例如一電阻或相變)之材料來形成各類基於非揮發性半導體之記憶體裝置。例如，簡單的反熔絲係用於一次場可程式化(OTP)記憶體陣列中的二進制資料儲存，此係藉由將一記憶體單元之一較低電阻初始實體狀態指派給一第一邏輯狀態(例如邏輯"0")而將該單元之一較高電阻實體狀態指派給一第二邏輯狀態(例如邏輯"1")。某些材料可以在其初始電阻之方向上往回切換其電阻。此等材料可用於形成可重寫的記憶體單元。材料中多個位準的可偵測電阻可進一步用於形成可能可以或可能不可以重寫之一多狀態裝置。
具有一記憶體效果(例如一可偵測的電阻位準)之材料常常係與一引導元件串聯放置以形成一記憶體單元。具有一非線性傳導電流之二極體或其他裝置一般係用作該引導元件。該單元之記憶體效果常常係稱為狀態改變元件。在許多實施方案中，一組字元線與位元線係配置為一實質上垂直的組態，而一記憶體單元處於每一字元線與位元線之交叉點。可以將兩終端之記憶體單元構造於該等交叉點，其中一終端(例如，該單元之終端部分或該單元之分離層)與形成個別字元線的導體接觸而另一終端與形成個別位元線之導體接觸。此類單元有時係稱為被動元件記憶體單元。
在某些情況下，在將具有包含可切換電阻材料或相變材料的被動元件記憶體單元之非揮發性記憶體陣列實施為該狀態改變元件時，讀取及寫入操作期間的偏壓條件係一重要考量因素。施加用於程式化此等單元之高偏壓條件可以限制該引導元件之耐久性。在嘗試生產包含可以可靠地製造、程式化及讀取的一或多個被動元件記憶體單元陣列之一記憶體裝置時，高洩漏電流、程式干擾、讀取干擾等可能造成困難。此外，在嘗試個別或同時程式化多個單元時，個別記憶體單元之間微小的差異可能造成困難。
提供一種包括記憶體單元之被動元件記憶體裝置，該等記憶體單元係由與一引導元件串聯之一狀態改變元件組成。控制脈衝操作係用於執行在一記憶體單元陣列中與設定與重新設定操作相關聯之電阻改變。在一具體實施例中，藉由向選定的第一陣列線施加一正電壓脈衝而向選定的第二陣列線施加一負電壓脈衝，將一陣列中選定的記憶體單元切換為一目標電阻狀態。可以在增加電壓脈衝之一振幅之同時將其施加用於高效率而安全地切換具有不同操作特徵的單元之電阻。在具體實施例中，讓該等單元經受反向偏壓以降低洩漏電流而增加頻寬。在某些具體實施例中隨同向選定記憶體單元施加的電流，對電壓脈衝之振幅及持續時間加以控制。在各項具體實施例中，此等基於控制脈衝之操作可用於將記憶體單元設定為一較低電阻狀態或將記憶體單元重新設定為一較高電阻狀態。
在一具體實施例中，可以向一記憶體單元施加一反向偏壓以將其從一第一電阻狀態切換為一第二電阻狀態。可以針對一組選定記憶體單元而增加反向偏壓之數量，以解決特定記憶體單元之抹除特性之變化。可以向選定的字元線及/或位元線施加一或多個逐漸增加的電壓脈衝，以允許不同單元重新設定於所施加反向偏壓的各種位準。在避免對較早重新設定的單元造成損害之同時，針對較難重新設定的單元提供足夠的偏壓。在一或多個具體實施例中可以併入重試脈衝但其並非必需。
在一具體實施例中，提供一種在非揮發性記憶體積體電路中改變資料狀態之方法，其包括：向一包括與一狀態改變元件串聯之一引導元件的非揮發性記憶體單元施加至少一電壓脈衝；在該施加期間改變該至少一電壓脈衝之一振幅以增加向該非揮發性記憶體單元施加之一偏壓數量；以及藉由施加該至少一電壓脈衝將該非揮發性記憶體單元之一電阻從一第一電阻狀態改變為一第二電阻狀態。
在一具體實施例中提供一種在非揮發性記憶體積體電路中改變資料狀態之方法，其包括：反向偏壓一具有與一引導元件串聯之一電阻改變元件的非揮發性記憶體單元；以及藉由在該記憶體單元受到反向偏壓之條件下在該記憶體單元之一第一終端部分施加至少一正電壓脈衝而同時在該記憶體單元之一第二終端部分施加至少一負電壓脈衝來改變該電阻改變元件之一電阻。
在另一具體實施例中，提供一種在非揮發性記憶體中改變資料狀態之方法，其包括：向一包括與一狀態改變元件串聯之一引導元件的非揮發性記憶體單元施加至少一電壓脈衝來反向偏壓該非揮發性記憶體單元；在該施加期間將該至少一電壓脈衝控制成提供該脈衝之一預定振幅及持續時間；在施加該至少一電壓脈衝時將施加於該非揮發性記憶體單元之一電流控制於一預定位準；以及藉由施加並控制該至少一電壓脈衝將該非揮發性記憶體單元之一電阻從一第一電阻狀態改變為一第二電阻狀態。
在一具體實施例中提供一種非揮發性記憶體裝置，其包括複數個第一陣列線、與該複數個第一陣列線垂直之複數個第二陣列線以及包括與一狀態改變元件串聯之一引導元件的複數個非揮發性記憶體單元。每一記憶體單元係配置於該等第一陣列線之一陣列線與該等第二陣列線之一陣列線之間。該複數個記憶體單元包括一記憶體單元子集，該記憶體單元子集係配置於選定的第一陣列線與選定的第二陣列線之間並在一操作期間經受一偏壓以將該記憶體單元子集從一第一電阻狀態切換為一第二電阻狀態。該操作包括具有改變後增加針對該記憶體單元子集的偏壓之一振幅的至少一電壓脈衝。
圖1說明可依據本揭示內容之具體實施例使用之一非揮發性記憶體單元之一範例性結構。如圖1所示之一兩終端記憶體單元100包括連接至一第一導體110之一第一終端部分與連接至一第二導體112之一第二終端部分。該記憶體單元包括與一狀態改變元件104及一反熔絲106串聯之一引導元件102以提供非揮發性資料儲存。該引導元件可以採取呈現一非線性傳導電流特徵之任何合適的裝置(例如一簡單的二極體)為形式。該狀態改變元件將隨具體實施例而變化並且可以包括諸多類型的材料來經由代表性的實體狀態儲存資料。狀態改變元件104可以包括電阻改變材料、相變電阻材料等。例如，在一具體實施例中使用具有至少兩個位準的可偵測電阻變化(例如，從低至高與從高至低)之一半導體或其他材料來形成一被動儲存元件100。藉由將邏輯資料值指派給可以設定並從電阻改變元件104讀取之各種位準的電阻，記憶體單元100可以提供可靠的資料讀取/寫入能力。反熔絲106可以進一步提供可以運用於非揮發性資料儲存之電阻狀態改變能力。反熔絲係製造於一高電阻狀態而且可以係跳脫或熔合成一較低電阻狀態。反熔絲在處於其初始狀態時一般係非導電而在處於其跳脫或熔合狀態的低電阻條件下呈現高導電率。由於一離散裝置或元件可以具有一電阻及不同的電阻狀態，因此術語電阻率及電阻率狀態係用來表示材料本身之特性。因此，儘管一電阻改變元件或裝置可以具有電阻狀態，但一電阻率改變材料可以具有電阻率狀態。
反熔絲106可以向記憶體單元100提供超出其狀態變化能力之優點。例如，反熔絲可用於相對於與該單元相關聯的讀取寫入電路而將該記憶體單元之開啟電阻設定於一適當位準。此等電路一般係用於跳脫該反熔絲且具有一相關聯的電阻。由於此等電路驅動電壓及電流位準以跳脫該反熔絲，因此在隨後的操作期間該反熔絲傾向於將該記憶體單元設定於針對此等相同電路之一適當的開啟電阻狀態。
應明白，可以在具體實施例中使用其他類型的兩終端非揮發性記憶體單元。例如，一具體實施例不具有一反熔絲106而僅包括狀態改變元件104與引導元件102。其他具體實施例可以包括額外的狀態改變元件作為該反熔絲之替代元件或額外元件。在名稱為"垂直堆疊的場可程式化非揮發性記憶體及製造方法"之美國專利案第6,034,882號中說明各類合適的記憶體單元。可以使用各種其他類型的單元，包括以下專利案中說明的該些單元：美國專利案第6,420,215號及美國專利申請案序列號09/897,705，其名稱為"併入串聯鏈式二極體堆疊之三維記憶體陣列"，申請於2001年6月29日；以及美國專利申請案序列號09/560,626，其名稱為"三維記憶體陣列及製造方法"，其係申請於2000年4月28日，上述各案之全部內容皆係以引用的方式併入於此。
依據本揭示內容之具體實施例，各種材料呈現適用於實施狀態改變元件104之電阻率改變特性。適用於電阻狀態改變元件104之材料之範例包括但不限於摻雜的半導體(例如，多晶體的矽、更一般而言係多晶矽)、過渡金屬氧化物、複合金屬氧化物、可程式化金屬化連接、相變電阻元件、有機材料可變電阻器、碳聚合物膜、摻雜的硫屬化合物玻璃及包含改變電阻的行動原子之肖特基(Schottky)阻障二極體。在某些情況下，此等材料之電阻率可以係僅設定於一第一方向(例如，從高到低)，而在其他情況下，該電阻率可以係從一第一位準(例如，較高電阻)設定為一第二位準(例如，較低位準)而接著重新設定回到該第一電阻率位準。
可以將一電阻值範圍指派給一實體資料狀態以適應裝置之間的差異以及在設定及重新設定循環後裝置內的變化。術語設定與重新設定一般係分別用於表示將一元件從一高電阻實體狀態改變為一低電阻實體狀態(設定)與將一元件從一低電阻實體狀態改變為一高電阻實體狀態(重新設定)之程序。依據本揭示內容之具體實施例可用於將記憶體單元設定為一較低電阻狀態或將記憶體單元設定為一較高電阻狀態。儘管可相對於設定或重新設定操作提供特定範例，但應明白此等範例僅係範例而本揭示內容不受此限制。
導體110及112一般係彼此正交而形成用以存取一記憶體單元陣列100之陣列終端線。處於一層的陣列終端線(亦稱為陣列線)可稱為字元線或X線。處於一垂直相鄰層之陣列線可稱為位元線或Y線。一記憶體單元可以係形成於每一字元線與每一位元線之凸出的交叉點，並連接於個別交叉字元線與位元線之間(如圖中針對記憶體單元100之形成所示)。具有至少兩個記憶體單元層級(即，兩個記憶體平面)之一三維記憶體陣列可以利用一層以上之字元線及/或一層以上之位元線。一單石三維記憶體陣列係一其中在一單一基板(例如，一晶圓)上形成多個記憶體層級之陣列，其中無插入的基板。
圖2A及2B係對於可用於各項具體實施例之範例性記憶體單元之更詳細的說明。圖2A中，在第一及第二金屬導電層110與112之間形成記憶體單元120。該記憶體單元包括具有一重度摻雜的n型區域122、本質區域124及一重度摻雜的p型區域126之一p－i－n型二極體。在其他具體實施例中，區域122可以係p型，而區域126係n型。區域124係本質的，或並非故意摻雜，但在某些具體實施例中其可為輕度摻雜。未摻雜區域可能並非係極佳的電性中性，而產生缺陷、污染物等使其性能如同輕度n摻雜或p摻雜一般。吾等仍將此一二極體視為具有一本質中間層之一p－i－n型二極體。還可以使用其他類型的二極體，例如p－n接面二極體。
介於摻雜的p型區域126與導體110之間的係一反熔絲128。反熔絲128在其初始狀態中呈現實質上非導電的特性而在其設定狀態中呈現實質上導電的特性。可以依據具體實施例而使用各類型反熔絲。在一般製造之反熔絲中，橫跨該反熔絲而施加之一較大偏壓將熔合形成材料而使得該反熔絲變成實質上導電。此操作一般係稱為跳脫該反熔絲。
記憶體單元120進一步包括由該二極體之一或多層形成之一狀態改變元件。頃發現，用於在某些記憶體單元中形成二極體之材料本身呈現電阻改變能力。例如，在一具體實施例中，該二極體之本質區域係由多晶矽形成，該多晶矽經證實具有從一較高電阻率狀態設定為一較低電阻率狀態而接著從該較低電阻率狀態設定回到一較高電阻率狀態之能力。因此，該二極體本身或其一部分還可以形成如圖1所示之狀態改變元件104。在其他具體實施例中，可以將一或多個額外層包括於記憶體單元120中以形成如圖1所示之一狀態改變元件。例如，可以將如上所述的多晶矽、過渡金屬氧化物等之一額外層包括於該單元中以提供一狀態改變記憶體效果。可以將此額外層包括於該二極體與導體112之間、該二極體與該反熔絲128之間或該反熔絲與導體110之間。
圖2B解說一其中不存在一反熔絲128之簡單的記憶體單元組態。記憶體單元140僅包括重度摻雜的n型區域142、本質區域144及重度摻雜的p型區域146。由此等區域形成的二極體之一或多層用作如上所述針對該單元之記憶體效果。在一具體實施例中，記憶體單元140還可以包括其他層，以形成用於該單元之一額外的狀態改變元件。
圖3A至3B說明可用於一具體實施例之一範例性單石三維記憶體陣列之一部分。但是，可以依據各項具體實施例而使用其他記憶體結構，包括製造於一半導體基板上面、上方或內部之二維記憶體結構。但是，該等字元線與位元線層係在圖3A之透視圖所說明結構中的記憶體單元之間共享。此組態常常係稱為一完全鏡射結構。複數個實質上平行及共面的導體在一第一記憶體層級L0形成一第一位元線集合162。在此等位元線與相鄰的字元線之間形成處於層級L0之記憶體單元152。在圖3A至3B之配置中，字元線164係在記憶體層L0與L1之間共享，而因此進一步連接至處於記憶體層級L1之記憶體單元170。一第三導體集合形成針對此等處於層級L1的單元之位元線174。此等位元線174進而係在記憶體層級L1與記憶體層級L2之間共享，如圖3B之斷面圖所說明。記憶體單元178係連接至位元線174及字元線176以形成第三記憶體層級L2，記憶體單元182係連接至字元線176及位元線180以形成第四記憶體層級L3，而記憶體單元186係連接至位元線180及字元線184以形成第五記憶體層級L5。該等二極體的極性之配置及該等字元線與位元線之個別配置可隨具體實施例而變化。此外，可以使用多於或少於五個記憶體層級。
若在圖3A之具體實施例中使用p－i－n二極體作為該等記憶體單元之引導元件，則記憶體單元170之二極體可以係相對於該第一層級的記憶體單元152之p－i－n二極體而顛倒形成。例如，若單元152包括一n型底部重度摻雜區域與一p型頂部重度摻雜區域，則在第二層級的單元170中，該底部重度摻雜區域可以係p型而該頂部重度摻雜區域係n型。
在一替代性具體實施例中，可以在相鄰的記憶體層級之間形成一層間介電質。在記憶體層級之間不共享任何導體。用於三維單石儲存記憶體之此類結構常常係稱為一非鏡射結構。在某些具體實施例中，共享導體之相鄰記憶體層級與不共享導體之相鄰記憶體層級可以係堆疊於同一單石三維記憶體陣列中。在其他具體實施例中，某些導體係共享而其他導體並非共享。例如，在某些組態中可以共享僅該等字元線或僅該等位元線。一第一記憶體層級L0可以包括介於一位元線層級BL0與字元線層級WL0之間的記憶體單元。處於層級WL0之字元線可以係共享以在一記憶體層級L1形成連接至一第二位元線BL1之單元。該等位元線層並非共享，因此接下來的一層可以包括一層間介電質以將位元線BL1與接下來之一層級的導體分離。此類組態常常稱為半鏡射。記憶體層級不必皆形成為具有同類記憶體單元。若需要，使用電阻改變材料之記憶體層級可以與使用其他類型記憶體單元之記憶體層級等交替。
在如美國專利案第7,054,219號(其名稱為"針對緊密間距的記憶體陣列線之電晶體佈局組態")所說明之一具體實施例中，使用置放於該陣列的不同字元線層上之字元線片段來形成字元線。可以藉由一垂直連接將該等片段連接成形成一個別字元線。各字元線皆駐留於一分離層上且實質上垂直對齊(儘管在某些層上存在較小橫向偏移)之一群組的字元線可統稱為一列。在一列內的字元線較佳的係共享該列位址之至少一部分。同樣，各位元線皆駐留於一分離層上且實質上垂直對齊(同樣，儘管在某些層上存在較小橫向偏移)之一群組的位元線可統稱為一行。在一行內的位元線較佳的係共享該行位址之至少一部分。
圖4係包括一記憶體陣列202之一積體電路之一方塊圖。記憶體陣列202之陣列終端線包括組織為列的各層字元線與組織為行的各層位元線。該積體電路200包括列控制電路220，該列控制電路220之輸出208係連接至該記憶體陣列202之個別字元線。該列控制電路接收一群組M個列位址信號與一或多個各種控制信號，而且一般可以包括諸如列解碼器222、陣列終端驅動器224及區塊選擇電路226之類兼用於讀取及寫入(即，程式化)操作之電路。該積體電路200還包括行控制電路210，該行控制電路210之輸入/輸出206係連接至該記憶體陣列202之個別位元線。該行控制電路206接收一群組N個行位址信號與一或多個各種控制信號，而且一般可以包括諸如行解碼器212、陣列終端接收器或驅動器214、區塊選擇電路216以及讀取/寫入電路及I/O多工器之類電路。諸如列控制電路220及行控制電路210之類電路可統稱為控制電路，或因其係連接至該記憶體陣列202之各個陣列終端而稱為陣列終端電路。
併入一記憶體陣列之積體電路一般將該陣列細分成有時數目較大的子陣列或區塊。可以將區塊進一步一起分組成包含(例如)16、32個或一不同數目的區塊之機架。就常用情況而言，子陣列係一連續的記憶體單元群組，其具有一般不會因解碼器、驅動器、感測放大器及輸入/輸出電路而斷開之連續的字元及位元線。此係基於各種原因中的任何原因而實行。例如，因字元線及位元線之電阻及電容而產生的沿該等線橫越之信號延遲(即，RC延遲)在一大陣列中可能相當明顯。可藉由將一較大陣列細分成一群組較小的子陣列以使得每一字元線及/或每一位元線之長度減小，從而減小此等RC延遲。作為另一範例，與存取一群組記憶體單元相關聯之功率可以指示在一給定的記憶體循環期間可以同時存取的記憶體單元數目之一上限。因此，一較大的記憶體陣列常常係細分成較小的子陣列以減少同時存取的記憶體單元數目。然而，為便於說明，還可以與子陣列同義地使用陣列來表示具有一般不因解碼器、驅動器、感測放大器及輸入/輸出電路而斷開的連續字元及位元線之一連續的群組記憶體單元。一積體電路可以包括一或一個以上記憶體陣列。
圖5係說明依據一具體實施例針對在一非揮發性記憶體系統中之一記憶體單元集合之狀態之電阻分佈之一曲線圖。圖5所描繪的範例性記憶體系統利用四個電阻狀態，但可以結合利用不同數目及/或組合的電阻狀態之系統來使用依據本揭示內容之具體實施例。以線250來說明該記憶體單元集合之原始(或初始)狀態。針對此等在製造後處於其初始狀態的單元之電阻分佈係顯示為基於在一選定電壓偏壓(例如，2 V)下該單元的傳導電流之一機率函數。該等單元在製造後之原始狀態係一較高電阻狀態，其在該選定電壓下具有約10－10 A至10－9 A之一傳導電流。
該裝置之一跳脫狀態係說明於線252。狀態252對應於該裝置之一最低電阻狀態。處於狀態252之裝置在圖5所說明的2 V所施加電壓位準下呈現約10－5 A之一傳導電流。在一具體實施例中，可以藉由跳脫一反熔絲將記憶體單元係從其最高電阻初始狀態設定為最低電阻跳脫狀態。在其他具體實施例中，可以將諸如多晶矽或一金屬氧化物之類的一電阻改變材料之一電阻率切換成將單元設定成此較低電阻狀態。在一具體實施例中，跳脫一反熔絲以將裝置設定成如線252所說明之一跳脫狀態包括向該等單元施加一較大的正向偏壓，例如約8 V。還可以針對此等操作使用其他技術、偏壓條件及/或電壓位準。
線254說明針對該記憶體單元集合在從線252所說明的較低電阻狀態重新設定為一較高電阻重新設定狀態後之電阻分佈。處於此重新設定狀態之記憶體單元在所施加的2 V電壓位準下呈現約10－8 A至10－7 A之一傳導電流。該重新設定狀態與該較高電阻初始狀態相比處於一較低電阻，但在其他具體實施例中可處於一較高電阻。在一具體實施例中，如下所述之一反向偏壓重新設定操作可用於將該等記憶體單元之電阻從狀態252重新設定為狀態254。例如，在一具體實施例中，可以藉由讓該等記憶體單元經受約－10 V至－12 V等級之一反向偏壓來增加每一單元中之一電阻率改變材料之電阻率。
線256說明該等記憶體單元之一設定狀態。可以將記憶體單元從其較高電阻重新設定狀態254設定為一較低電阻設定狀態256。處於設定狀態256之記憶體單元在所施加的2 V電壓位準下具有約10－6 A之一傳導電流。處於設定狀態256之單元電阻比該等單元處於跳脫狀態252時之電阻更高，但比該等單元處於重新設定狀態254時的電阻更低。在一具體實施例中可以使用約＋8 V之一正向偏壓將一記憶體單元之電阻從重新設定狀態254切換為設定狀態256。在其他具體實施例中，可以使用其他偏壓條件及/或電壓位準來設定該等記憶體單元。
圖5所說明之四個電阻狀態可用於形成各種類型的記憶體系統。在一具體實施例中，該重新設定狀態轉換係用於在一一次可程式化記憶體陣列中進行一場程式化操作。併入一電阻改變元件之一記憶體單元係從初始狀態250工廠設定為較低電阻狀態252。接著將包括該記憶體單元之記憶體陣列提供給一終端使用者。藉由在製造期間將該單元從其較高電阻初始狀態進行設定而獲得之較低電阻狀態對應於該單元之一格式化或未程式化狀態。將該記憶體陣列提供給電路以依據從與該記憶體單元通信之一終端使用者或主機裝置接收的資料將選定記憶體單元重新設定為較高電阻狀態254。
在另一具體實施例中，該等四個電阻狀態係用於形成一多狀態記憶體系統。可以依據使用者資料將記憶體單元從初始狀態250程式化為狀態252、254或256中的任一狀態(或保留於狀態250)。在一此類具體實施例中，每一單元可以儲存2位元的資料。在另一具體實施例中可以形成一可重寫記憶體系統。可以將單元設定為狀態256而接著多次重新設定回到狀態254以形成一位元的可重寫陣列。還可以依據具體實施例使用其他類型的記憶體系統，以非限制性範例而言包括：美國專利申請案第11/496,985號(MD－294Y，律師檔案號碼10519－141)，其名稱為"多用途記憶體單元及記憶體陣列"；美國專利申請案第11/496,874號(MD－296Y律師檔案號碼10519－142)，其名稱為"混合使用記憶體陣列"；美國專利申請案第11/496,870號(MD－310Y律師檔案號碼10519－149)，其名稱為"具有不同資料狀態之混合使用記憶體陣列"；以及美國專利申請案第11/496,986號(律師檔案號碼MD－163－1)，其名稱為"使用包含具有可調式電阻的可切換半導體記憶體元件之一記憶體單元的方法"。針對讀取、設定或重新設定狀態而偏壓兩終端記憶體單元之陣列，可以產生程式干擾、讀取干擾以及可能影響功率消耗以及該等讀取及程式化操作的可靠性之高洩漏電流。例如，當選擇在一陣列內的特定記憶體單元用於特定操作時，該等偏壓條件可以引起無意中經由未選定記憶體單元之洩漏電流。儘管在該記憶體陣列內使用引導元件，但可能存在此等洩漏電流。未選定記憶體單元之二極體在經受較小的正或負偏壓條件時可能傳導少量的電流。
例如，將在某些兩終端記憶體陣列中實施之一正向偏壓重新設定操作考量為一抹除操作。在該等引導元件從位元線至字元線組態之條件下，藉由向一選定的位元線施加一較大電壓而向一選定的字元線施加一低電壓或接地條件來產生一較大的正偏壓。未選定的位元線可處於一較小正偏壓而未選定的字元線處於一較大正偏壓。在以此方式偏壓該記憶體陣列之條件下，在某些情況下可能存在經由沿該選定字元線或位元線之半選定的單元以及經由沿一未選定的字元線及位元線之未選定單元的不可接受位準之電流洩漏。同樣，在一正向偏壓設定操作(可用於程式化一記憶體單元陣列)期間可能發生不可接受位準之洩漏電流。經由未選定單元之較小洩漏電流之累積效應限制在一時間可以操作的選定記憶體單元之數目。
頃發現，可以向具有電阻改變元件之記憶體單元施加一反向偏壓以改變該單元之一可偵測的電阻。例如，可以藉由讓諸如上述金屬氧化物、多晶矽之類材料經受一產生橫跨該材料之一反向偏壓的電壓脈衝，來將此類材料從一較低電阻率狀態重新設定為一較高電阻率狀態。在一具體實施例中，在一重新設定操作期間施加一反向偏壓以使得經由該記憶體陣列之洩漏電流最小化。在某些實施方案中，可以將一本質上為零之偏壓提供給特定的未選定記憶體單元。由於該等洩漏電流係最小化，因此可以選擇更大數目的記憶體單元用於重新設定操作。此藉由減小程式化及/或抹除時間而提供操作說明書之一改良。此外，該等低洩漏電流可以藉由使得裝置性能正規化於預期位準內來促進更可靠的操作。名稱為"併入可逆極性的字元線及位元線解碼器之被動元件記憶體陣列"之美國專利申請案第11/461,339號(MD－273律師檔案號碼023－0048)揭示可用於使得經由未選定及半選定的記憶體單元之洩漏電流最小化之一反向偏壓操作。
在一範例性具體實施例中使用一重新設定操作將選定的記憶體單元從一較低電阻率設定狀態切換為一較高電阻率初始狀態。在一具體實施例中，可以使用該重新設定操作來抹除該等選定記憶體單元(此可適用於一可重寫記憶體單元)，而在另一具體實施例中可以使用該重新設定操作來程式化該等選定記憶體單元(此可適用於一次寫入記憶體實施方案，例如，名稱為"高頻寬一次場可程式化記憶體"之美國專利申請案第11/461,410號(MD－297律師檔案號碼SAND－01115US0)中所述)。
圖6係依據一具體實施例在一反向偏壓操作期間一記憶體陣列之一部分之一電路圖。該等反向偏壓條件可用於將記憶體單元設定為一低電阻狀態或將記憶體單元重新設定為一高電阻狀態。下面可為方便起見而對一重新設定操作作一特定參考，但此並不表示對應用所揭示的偏壓及技術之一限制。一或多個選定字元線處於一正偏壓而一或多個選定位元線處於一負偏壓。例如，該等選定字元線可以接收＋1/2 VRR 之一重新設定電壓信號VWR ，而透過重新設定電壓信號VBR 以約－1/2 VRR 之一負偏壓驅動該等選定位元線。VRR 係重新設定該記憶體所需要的反向偏壓(或負電壓)數量並且可以隨具體實施例而變化。在一範例性實施方案中，VRR 約為12 V而使得該等選定字元線接收＋6 V而該等選定位元線接收－6 V來產生12 V反向偏壓位準。未選定的字元線及位元線皆係接地。用於該等選定記憶體單元(表示為S)之引導元件受到反向偏壓，而讓一反向電流穿過用於該等選定單元之電阻改變材料。在此反向偏壓條件下，該電阻改變材料從一第一電阻狀態切換到一第二電阻狀態。
圖6所說明之偏壓條件有利地提供針對該等未選定單元(表示為U)之一零偏壓條件。因此，可以獲得在程式操作期間經由未選定與半選定的記憶體單元之低洩漏電流。F表示沿一選定位元線之半選定的記憶體單元，而H表示沿一選定字元線之半選定的記憶體單元。此外，針對該等選定陣列線之＋/－1/2 VRR 的選定位準在該驅動器電路上提供較小的負載便可產生用於該反向偏壓重新設定操作的電壓位準之需要。藉由橫跨該等陣列線使用正與負電壓位準來分割該等偏壓，該驅動器電路僅需要產生在某些實施方案中所需要的總電壓位準之一半。
還可以使用其他偏壓條件來反向偏壓該等選定記憶體單元以進行一重新設定操作。例如，在一具體實施例中，可以向接地的選定字元線及選定位元線施加一正電壓偏壓(例如，VRR )。未選定的字元及位元線各可以接收＋1/2VRR 。此偏壓情形還將向可用於切換該等單元的電阻之選定記憶體單元提供一反向偏壓。關於反向偏壓操作之更多資訊，請見美國專利申請案第11/461,339號(MD－273律師檔案號碼023－0048)，其名稱為"併入可逆極性的字元線及位元線解碼器之被動元件記憶體陣列"。
由於在圖6所示的反向偏壓條件下減少洩漏電流，因此可以在該等設定或重新設定操作期間選擇增加數目的單元。例如，在包括藉由源極選擇匯流排連接至一單元區塊的32個感測放大器之一具體實施例中(其中每一機架包括16個區塊)，可以在一重新設定操作期間選擇來自在該記憶體中的許多機架(例如，16至2048個機架或更多)之每一機架的一(或在其他情況下的一個以上)區塊而同時保持合理位準的反向電流洩漏。名稱為"併入用於記憶體陣列區塊選擇的兩個資料匯流排之記憶體陣列"之美國專利申請案第11/461,359號(MD-303律師檔案號碼023-0052)及名稱為"用於區塊可選擇的記憶體陣列之階層式位元線偏壓匯流排"之美國專利申請案第11/461,362號(MD-307律師檔案號碼023-0053)說明用於對一記憶體陣列(例如陣列202)進行增加的平行存取之技術。
圖7A說明亦可用於施加圖6之反向偏壓條件之列控制電路220之一部分之一具體實施例。列解碼器422在該設定或重新設定操作期間對應於一選定字元線並向NMOS/PMOS字元線驅動器電路(例如，圖4中的224)輸出接地。針對該驅動器電路之接地輸入開啟上部PMOS裝置402及404。該接地輸入使得該驅動器電路將反向源極選擇匯流排信號VWR 及GND分別傳遞至該選定字元線及與解碼器422相關聯之各個半選定的字元線。對應於一未選定字元線的每一列解碼器423向其個別驅動器電路輸出VWR ，如圖7B所示。VWR 之正偏壓開啟該等未選定字元線之驅動器電路之NMOS裝置416及418。據此，選擇源極選擇匯流排位準(皆為GND)並在每一對應的未選定字元線上加以驅動。在一具體實施例中，如前所述，該字元線反向電壓VWR 等於約＋1/2 VRR 。VWR 還可以提供其他電壓位準。例如，可以針對該操作提供如下所述具有一傾斜脈衝(例如，開始於＋1/2 VRR 而然後增加)之一或多個反向電壓脈衝。
圖8A及8B係可用於施加針對該反向設定或重新設定操作的偏壓條件之行控制電路210之一部分之電路圖。行解碼器512控制一選定的位元線驅動器來提供選定的位元線電壓脈衝VBR 。在一具體實施例中，VBR 提供－1/2 VRR 之一電壓脈衝。行解碼器512可以係橫跨多個位元線驅動器(例如，24)而共享而且還在即將施加該脈衝之前將該等半選定的位元線連接至接地偏壓。在施加該脈衝期間，該等半選定的位元線浮動於接地附近。半選定的位元線上大量未選定單元提供使得半選定的位元線保持為接近接地之一洩漏電流。在一具體實施例中，在一操作期間與該選定位元線共享一行解碼器之記憶體單元可以係半選定的記憶體單元。例如，在該操作期間該等單元可以連接至該選定字元線。該選定行解碼器512將GND輸出至用於該行解碼器的驅動器電路之輸入。在該驅動器電路之NMOS/PMOS對處的GND輸入將開啟下部NMOS裝置506。將該反向源極選擇匯流排位準VBR 傳遞至該選定位元線。未選定的列解碼器513向其個別驅動器電路之閘極提供VBR ，從而選擇在每一驅動器對的頂部之PMOS裝置。將源極選擇匯流排信號位準(皆處於GND)提供給對應於解碼器513的每一未選定字元線。
關於用以控制一記憶體陣列的驅動器及控制電路之更多細節(在一具體實施例中包括適用於實施與資料相關的對選定與未選定字元及/或位元線之選擇之一雙重匯流排架構)，可參見Roy E.Scheuerlein及Luca G.Fasoli的美國專利申請案第11/461,352號(MD-295律師檔案號碼023-0051)，其名稱為"用於將讀取/寫入電路耦合至一記憶體陣列之與資料相關的雙重匯流排"。
裝置特徵之差異可以影響在該等設定及重新設定操作期間記憶體陣列202內的個別記憶體單元之抹除特性。記憶體單元可以具有因該製程而產生之不同尺寸。裝置之間在材料成分(例如多晶矽材料)方面可能缺少特定的均勻性。由此導致，與該陣列中之一平均單元之標稱位準相比，某些單元可以在一較低電壓偏壓切換電阻而其他單元可以在一較高電壓偏壓切換電阻。為依據本揭示內容之一具體實施例充分地設定或重新設定一記憶體單元陣列(包括個別記憶體單元之間的變化)，在一設定或重新設定操作期間向該陣列的選定記憶體單元施加之至少一電壓脈衝具有一有變化斜率之振幅，從而逐漸增加向該等選定記憶體單元施加之偏壓。在具體實施例中，可以在一正向偏壓或一反向偏壓下施加具有一變化振幅之一電壓脈衝。需要一較大重新設定電壓位準之單元將在該電壓脈衝之振幅已改變後重新設定於較高的反向偏壓，而僅需要一較低重新設定電壓位準之單元將重新設定於一較小位準的反向偏壓。
此技術適應裝置之間的變化而同時還提供不會損害重新設定的裝置之一高效率程序。由於可以施加一單一重新設定電壓脈衝以產生一偏壓條件範圍，因此使得耗時的驗證操作得到避免或最小化。可以橫跨每一單元而施加該單一脈衝而該振幅變化以增加該偏壓。當將單元從低電阻切換為高電阻時，在該重新設定電壓脈衝之較低值重新設定之單元在其重新設定為較高電阻狀態時將自動關閉。重新設定後的較高電阻將減小或停止經由此等裝置之電流流動，從而確保其不因較高值的重新設定電壓而受到損害。
圖9A至9B說明依據一具體實施例可在如圖6所示之一反向偏壓操作期間分別施加於選定字元線及位元線之電壓信號。圖9A說明一字元線電壓信號VWR ，其在所說明操作之部分之持續時間期間升高至約＋1/2 VRR 之一最大值(例如，＋6 V)。圖9B中說明一針對每一重新設定電壓脈衝具有一－1/2 VRR 的起始值之一位元線電壓信號VBR 。該位元線上的信號具有一依據一實質上不變的斜率而改變之振幅。圖9B中，該位元線電壓信號從約－1/2 VRR 之一初始值增加至約－(1/2 VRR ＋2 V)之一終止值。針對每一負位元線脈衝的振幅幅度增加約2 V(例如，達到－8 V)以使得橫跨該陣列的選定部分而施加之反向偏壓逐漸增加。藉由如圖10B所示之一電荷幫浦電路之輸出將該VBR 脈衝之振幅限制於圖9B中虛線所示之VBR 偏壓位準。該VBR 偏壓位準藉由控制圖10B中的計數器712而在施加該等VBR 脈衝之間返回其初始值。
在每一記憶體單元之二極體如圖6所示從位元線至字元線對齊之條件下，該字元線重新設定電壓之不變值與該位元線重新設定電壓信號之增加的負電壓，使得向沿該選定位元線及選定字元線的每一記憶體單元施加之反向偏壓增加。針對該位元線重新設定電壓信號，顯示多個脈衝，其可用於個別地重新設定該陣列之較小部分。例如，可以向在數個選定區塊(子陣列)的每一區塊內之一位元線施加一第一重新設定電壓脈衝，而向在數個選定區塊的每一區塊內之一第二位元線施加一第二脈衝。向更多位元線施加更多重新設定脈衝直至將該使用者提供的所有資料編碼。此技術可能需要與為儲存一頁面的使用者資料而使用的區塊數目成反比例關係之16至64個或更多的重新設定電壓脈衝。可以使用其他選擇及分組方案，其將需要不同數目的重新設定電壓脈衝。儘管圖9A至9B係相對於一反向偏壓操作來說明，但其可以係應用於一正向偏壓情形。例如，若將圖6中該引導元件從位元線至字元線之方位反向，則可以使用此等脈衝向該等單元施加一正向偏壓。在另一具體實施例中，可以改變該等脈衝之一或多個脈衝之極性以提供一正向偏壓。
針對VBR 之起始及終止值可以隨實施方案而改變。在一具體實施例中，使用統計資料或實驗來針對每一脈衝選擇最佳的起始與終止值。例如，可以將該脈衝之初始值選擇成產生一反向偏壓，該反向偏壓係決定為任何單元在從該較低電阻狀態重新設定為該較高電阻狀態之前將會需要的最小值。每一脈衝之終止值可以係選擇成產生為重新設定該陣列的任何單元而一般需要的最大反向偏壓。藉由逐漸施加一增加的反向偏壓，重新設定於一較低重新設定反向偏壓位準之記憶體單元可以避免在增加的反向偏壓位準受到損害。當一記憶體單元重新設定為該較高電阻重新設定狀態時，其將傳導較少的電流並以一自我限制的方式表現。在其已成功地重新設定時，其會自行關閉或在一足夠的程度上停止傳導。此自我限制截止點將避免在該等反向偏壓條件下受損。應注意，將一重新設定脈衝之振幅從一起始值逐漸增加到一較大的終止值以由此增加針對選定記憶體單元之反向偏壓不會具有與施加具有一較大起始值的不變脈衝相同之電性效應。具有一較大起始值之一脈衝可能損害形成該電阻改變元件的材料或引起電阻之一永久偏移。因此，所揭示技術之一具體實施例利用一傾斜反向重新設定脈衝來成功而安全地抹除具有不同裝置特徵之記憶體單元。
圖10A及10B分別說明可以提供圖9A至9B之電壓信號的列控制電路與行控制電路之一部分。圖10A之之一電荷幫浦706透過包括一反向源極選擇匯流排脈衝產生器之列電路將反向重新設定VWR 偏壓位準提供給該反向源極選擇匯流排(例如，圖7A至8A中的匯流排430)，並直接提供給列解碼器電路(例如，圖4中的解碼器222)。參考電壓產生器702接收一供應電壓VCC 並將一參考電壓Vref 提供給電荷幫浦控制器704。使用來自電荷幫浦706之一回授信號，該控制器可以按需要提供約1/2 VRR 之一起始VWR 偏壓位準。
圖10B所說明的行控制電路利用一計數器712及數位至類比轉換器714來產生具有一負傾斜脈衝輸出(負位準及斜率)之位元線重新設定電壓VBR 偏壓位準。計數器712接收一脈衝開始時間並使用一時脈信號，向DAC 714提供一脈衝輸入來產生一類比傾斜脈衝輸出。DAC 714接收該數位輸入並向該電荷幫浦控制器提供電壓位準。電荷幫浦718產生依據一由該計數器產生的實質上不變且係負斜率而增加之一負位元線重新設定電壓VBR 偏壓位準。該負電壓VBR 偏壓位準之振幅依據所定義的斜率而增加以逐漸增加橫跨該記憶體陣列而施加的反向偏壓。
圖11A及11B說明用以施加圖6之反向偏壓之一替代的電壓信號集合。一正電壓脈衝VWR 係施加於該(等)選定的字元線並依據一正斜率而增加。在該(等)選定的位元線上施加一負位元線電壓脈衝VBR 。每一字元線電壓脈衝開始於約＋5 V之一起始值而增加2 V至約＋7 V。該VWR 脈衝之幅度受限於來自該電荷幫浦的輸出之VWR 偏壓位準且係顯示為圖11A中的虛線。該等字元線與位元線重新設定脈衝之組合將橫跨每一選定記憶體單元提供一增加的反向偏壓。額外的位元線重新設定電壓脈衝係說明為可用於設定或重新設定額外的位元線群組。如圖9A至9B所示，在某些具體實施例中圖11A至11B之脈衝可用於產生一正向偏壓。在另一具體實施例中，該等脈衝並非傾斜的。例如，可以向一第一陣列線施加具有一負極性之一第一電壓脈衝，而向一第二陣列線施加具有一正極性之一第二電壓脈衝以產生一反向偏壓。此配置還可以切換該等記憶體單元之電阻，但不包括在該等脈衝上之一斜率或在所施加的偏壓中之一所產生的偏移。
圖11A及11B之具體實施例包括一重試技術，該技術針對在施加該初始電壓脈衝時不切換的記憶體單元使用由該VWR 偏壓位準決定之一略微更高的重新設定脈衝位準。例如，可以在施加最後的重新設定電壓脈衝804及814後驗證該陣列之一選定部分之重新設定結果。一驗證操作可以包括讀回該記憶體單元之電阻狀態並將其與針對該重新設定狀態的預定義位準相比較。可以讓不重新設定的任何行或位元線經受一更高位準之一重試脈衝。該字元線電壓脈衝806之起始值係增加至7 V並增加至一9 V之位準。任何重試脈衝之值可隨具體實施例而變化且可以係如先前所述依據統計資料及/或測試來選擇。在圖11A及11B中，向未通過針對一重新設定狀態的驗證之陣列之每一位元線施加該重試脈衝。在其他具體實施例中，可以在個別施加該等初始重新設定電壓脈衝後施加一重試脈衝(或多個脈衝)。若一行或其他群組的單元在一重試脈衝(或多個重試脈衝)後未通過針對該目標電阻狀態之驗證，則可以使用錯誤校正控制技術來對其加以處置或以冗餘的記憶體單元來加以替換。
圖12A及12B說明依據一具體實施例可用於提供圖11A及11B之脈衝的列及行控制電路之部分。該等選定的字元線提供一在此具體實施例中具有依據一正斜率而增加之一振幅的正信號。在驅動電荷幫浦控制器908時利用一計數器904及數位至類比轉換器906。控制器908使用DAC 906之類比輸出並經由電荷幫浦910產生一正傾斜VWR 偏壓位準。將電荷幫浦910之輸出直接施加於該等字元線解碼器並經由反向源極選擇匯流排脈衝產生電路施加於該反向源極選擇匯流排線。圖12B說明用以提供負VBR 偏壓位準之該行控制電路210之一部分。一參考電壓產生器914將一參考電壓Vref 輸送至電荷幫浦控制器916。該控制器利用來自電荷幫浦918的輸出之一回授迴路來保持針對該位元線電壓信號的VBR 偏壓位準之一穩定值。
圖13說明可用於設定或重新設定記憶體單元之一範例性電路拓撲850。在一反向偏壓重新設定操作中，例如，電路850透過電流限制裝置858及856將該反向重新設定VBR 偏壓位準施加於一反向源極選擇匯流排脈衝產生器860並繼續施加至該反向源極選擇匯流排532。在此電路850中，將針對該選定位元線之脈衝振幅、脈衝寬度(持續時間)及電流限制控制為特定值。在某些具體實施例中，該脈衝產生器860包括突返防止串聯裝置以允許在該VBR 偏壓位準處於高電壓時進行該脈衝控制。耦合至NMOS電晶體858之一二極體電流偏壓信號859提供在該選定位元線上之所需電流控制。一預充電裝置856用於回應於一BLP預充電信號857對該選擇路徑進行預充電以提高性能。一類比電路將表示為"設定偏壓位準"之電壓及電流提供給該位元線用於該等設定操作。在名稱為"用以將讀取/寫入電路耦合至一記憶體陣列之與資料相關的雙重匯流排"之美國專利申請案第11/461,352號(MD－295律師檔案號碼023－0051)中更詳細地說明有時稱為SELB及SELN之雙重位元線源極選擇匯流排。
同樣如圖13所示，該重新設定電壓VWR 偏壓位準驅動用於字元線208之反向源極選擇匯流排脈衝產生器870。在某些具體實施例中，該脈衝產生器包含突返防止串聯裝置以允許在該VWR 偏壓位準處於高電壓時進行脈衝控制。該脈衝產生器之輸出驅動用於字元線430之反向源極選擇匯流排，從而如先前所述透過該字元線驅動器電路224驅動該選定字元線208。針對該選定字元線之VWR 脈衝的脈衝高度及脈衝寬度係受控制為特定值。
圖14係依據一具體實施例之一傾斜脈衝反向偏向重新設定操作之一流程圖。在一具體實施例中，如請求項14之方法還可用於提供一反向偏壓設定操作。在步驟950中，該列與行控制電路分別接收控制信號以及列與行位址資訊。在某些實施方案中該控制電路選擇該等單元之一部分來重新設定而非一次性抹除選定記憶體單元之一大區段。例如，某些實施方案可以重新設定在來自該記憶體裝置中的每一機架之一子陣列內的一或數列之記憶體單元。在其他實施方案中，可以抹除其他選定的記憶體單元集合，例如，包括在一子陣列中的每一記憶體單元。
在步驟952中施加一第一位元線重新設定電壓脈衝VBR 及/或字元線重新設定電壓脈衝VWR 。在步驟952中，該控制電路中的終端驅動器電路及區塊選擇器驅動在該等選定及未選定線上的適當位準。若使用如圖9A及9B所示之重新設定電壓脈衝信號VWR 及VBR ，則增加的選定字元線正電壓脈衝將增加橫跨每一選定記憶體單元而施加之反向偏壓。步驟954說明由於該(等)重新設定電壓脈衝之增加的幅度而向該等選定記憶體單元施加之增加的反向偏壓。在步驟956中，決定該陣列之額外部分是否將接收一初始重新設定電壓脈衝。若是，則在步驟952中向該等選定陣列線施加另一脈衝。
若每一指定單元已經歷藉由該選定字元及位元線偏壓提供的反向偏壓重新設定電壓之一施加，則該方法繼續到步驟958，在此步驟中可以針對每一群組的記憶體單元執行一驗證操作。可以使用電流、電壓或其他感測技術針對所指定的重新設定狀態讀回每一記憶體單元。名稱為"用以讀取一多層級被動元件記憶體單元陣列之設備"之美國專利申請案第11/461,343號(MD－274律師檔案號碼023－0049)說明可用於讓一讀回操作驗證該重新設定狀態之合適的讀取技術。若如步驟960中所決定，有任何單元未得到充分的重新設定(例如，以一足夠大的電阻)，則可以在步驟964中將其對應的區塊標記為欲施加一重試脈衝。在一具體實施例中，在964中以一增加的位準施加一單一重試脈衝。在其他具體實施例中可以使用多個重試脈衝。可以增加該位元線重新設定電壓VBR 偏壓位準或該字元線重新設定電壓VWR 偏壓位準以橫跨接收該重試脈衝之記憶體單元提供一較大的反向偏壓。在964中施加該重試脈衝後，可以在步驟966中視需要執行一額外驗證。可以在步驟968中針對在施加該重試脈衝後重新設定失敗之任何單元而使用錯誤校正碼或冗餘。在其他具體實施例中，可以針對重新設定繼續失敗的單元以甚至更高的位準施加額外的重試脈衝。在某些具體實施例中，不使用任何重試脈衝。在步驟960及966中驗證或在步驟968中處置未經驗證單元後，該方法結束於步驟962。
在一或多個具體實施例中，可以依據各種實施方案考量因素來修改圖14之方法。在一具體實施例中，施加於步驟952的脈衝包括在一第一選定陣列線上之一正電壓與在一對應的第二選定陣列線上之一負電壓。此等脈衝可能或可能不具有一傾斜脈衝。在另一具體實施例中，可以修改該等脈衝之極性或一記憶體單元的引導元件之配置以依據所說明之方法提供一正向偏壓操作。
前述關於本發明的詳細說明係基於圖解及說明之目的而提出。其並不希望包攬無遺或將本發明限於所揭示的精確形式。根據以上原理，可進行許多修改及變更。選擇所述具體實施例係為了最佳地說明本發明之原理及其實際應用，從而使其他熟習此項技術者能將本發明最佳地應用於各種具體實施例中並作出適合特定預期用途的各種修改。希望本發明之範疇由本文隨附申請專利範圍加以定義。
100．．．記憶體單元/被動儲存元件
102．．．引導元件
104．．．狀態改變元件
106．．．反熔絲
110．．．第一導體/第一金屬導電層
112．．．第二導體/第二金屬導電層
120．．．記憶體單元
122．．．重度摻雜的n型區域
124．．．本質區域
126．．．重度摻雜的p型區域
128．．．反熔絲
140．．．記憶體單元
142．．．重度摻雜的n型區域
144．．．本質區域
146．．．重度摻雜的p型區域
152．．．記憶體單元
162．．．第一位元線集合
164．．．字元線
170．．．記憶體單元
174．．．位元線
176．．．字元線
178．．．記憶體單元
180．．．位元線
182．．．記憶體單元
184．．．字元線
186．．．記憶體單元
200．．．積體電路
202．．．記憶體陣列
206．．．行控制電路210之輸入/輸出
208．．．列控制電路220之輸出/字元線
210．．．行控制電路
212．．．行解碼器
214．．．陣列終端接收器或驅動器
216．．．區塊選擇電路
220．．．列控制電路
222．．．列解碼器
224．．．陣列終端驅動器
226．．．區塊選擇電路
250．．．線/狀態
252．．．線/狀態
254．．．線/狀態
256．．．線/狀態
402．．．上部PMOS裝置
404．．．上部PMOS裝置
416．．．NMOS裝置
418．．．NMOS裝置
422．．．列解碼器
423．．．列解碼器
430．．．匯流排/字元線
506．．．下部NMOS裝置
512．．．行解碼器
513．．．未選定的列解碼器
532．．．反向源極選擇匯流排
702．．．參考電壓產生器
704．．．電荷幫浦控制器
706．．．電荷幫浦
712．．．計數器
714．．．數位至類比轉換器/DAC
716．．．電荷幫浦控制電路
718．．．電荷幫浦
804．．．重新設定電壓脈衝
806．．．字元線電壓脈衝
814．．．重新設定電壓脈衝
850．．．電路拓撲
856．．．電流限制裝置/預充電裝置
857．．．BLP預充電信號
858．．．電流限制裝置/NMOS電晶體
859．．．二極體電流偏壓信號
860．．．反向源極選擇匯流排脈衝產生器
870．．．反向源極選擇匯流排脈衝產生器
904．．．計數器
906．．．數位至類比轉換器/DAC
908．．．電荷幫浦控制器
910．．．電荷幫浦
914．．．參考電壓產生器
916．．．電荷幫浦控制器
918．．．電荷幫浦
圖1說明依據一具體實施例之一範例性非揮發性記憶體單元。
圖2A及2B說明依據一具體實施例之範例性非揮發性記憶體單元。
圖3A及3B係依據一具體實施例之一三維記憶體陣列之個別透視圖及斷面圖。
圖4係依據一具體實施例之一非揮發性記憶體系統之一方塊圖。
圖5係說明依據一具體實施例針對一非揮發性記憶體系統的各種狀態之電阻分佈之一曲線圖。
圖6係解說依據一具體實施例針對一反向偏壓重新設定操作的偏壓條件之一記憶體陣列之一簡化電路圖。
圖7A及7B係可以依據一具體實施例用於提供圖6之反向偏壓重新設定條件之列控制電路之一部分之電路圖。
圖8A及8B係可以依據一具體實施例用於提供圖6之反向偏壓重新設定條件之行控制電路之一部分之電路圖。
圖9A及9B說明依據一具體實施例用以在重新設定操作期間產生一增加的反向偏壓之範例性位元線及字元線重新設定電壓信號。
圖10A及10B係可用於產生如圖9A及9B所示的傾斜脈衝重新設定電壓信號之控制電路之一部分之電路圖。
圖11A及11B說明依據一具體實施例用以在重新設定操作期間產生一增加的反向偏壓之其他範例性位元線及字元線重新設定電壓信號。
圖12A及12B係可用於產生如圖11A及11B所示的傾斜脈衝重新設定信號之控制電路之一部分之電路層級圖。
圖13係依據一具體實施例可用於提供控制反向偏壓條件之一電路拓撲。
圖14係說明依據一具體實施例之一重新設定操作之一流程圖。
804．．．重新設定電壓脈衝
806．．．字元線電壓脈衝

Claims (36)

  1. 一種在一非揮發性記憶體積體電路中改變資料狀態的方法，其包含：向一包括與一狀態改變元件串聯之一引導元件的非揮發性記憶體單元施加一第一電壓脈衝，該第一電壓脈衝具有一第一起始值，在施加該第一電壓脈衝之前，該非揮發性記憶體單元係處於一第一電阻狀態；在該施加期間將處於一實質上不變的斜率之該第一電壓脈衝之一振幅改變為一第一終止值以增加向該非揮發性記憶體單元施加之一偏壓數量；決定在施加該第一電壓脈衝後該非揮發性記憶體單元是否已到達一第二電阻狀態；在該非揮發性記憶體單元尚未到達該第二電阻狀態之情況下，向該非揮發性記憶體單元施加一第二電壓脈衝，該第二電壓脈衝具有一第二起始值；在該施加該第二電壓脈衝期間將處於一實質上不變的斜率之該第二電壓脈衝之一振幅改變為一第二終止值；以及藉由施加該第一電壓脈衝或藉由施加該第一電壓脈衝及該第二電壓脈衝以將該非揮發性記憶體單元之一電阻從該第一電阻狀態改變為該第二電阻狀態。
  2. 如請求項1之方法，其中：該非揮發性記憶體單元係配置於複數個第一陣列線與複數個第二陣列線之間的一非揮發性記憶體單元陣列之 部分；以及該非揮發性記憶體單元係耦合至一選定的第一陣列線與一選定的第二陣列線。
  3. 如請求項2之方法，其中：該施加該第一電壓脈衝包括向該選定的第一陣列線連續施加一正電壓脈衝而同時將該正電壓脈衝之一振幅從一第一正電壓增加至一第二正向更大電壓；以及該方法進一步包含在連續施加該正電壓脈衝時向該選定的第二陣列線施加一固定偏壓。
  4. 如請求項3之方法，其中：向該選定的第二陣列線施加一固定偏壓包含將該選定的第二陣列線接地。
  5. 如請求項3之方法，其中：向該選定的第二陣列線施加一固定偏壓包含相對於一未選定的第二陣列線向該選定的第二陣列線施加一負電壓偏壓。
  6. 如請求項2之方法，其中：該施加該第一電壓脈衝包括向該選定的第二陣列線連續施加一負電壓脈衝而同時將該負電壓脈衝之一振幅從一第一負電壓增加至一第二負向更大電壓；以及該方法進一步包含在連續施加該負電壓脈衝時向該選定的第一陣列線施加一固定偏壓。
  7. 如請求項2之方法，其中該施加該第一電壓脈衝包括：向該選定的第一陣列線施加一正電壓脈衝而同時將該 正電壓脈衝之一振幅從一第一正電壓增加至一第二正向更大電壓；以及向該選定的第二陣列線施加一負電壓脈衝而同時將該負電壓脈衝之一振幅從一第一負電壓增加至一第二負向更大電壓。
  8. 如請求項1之方法，其進一步包含：在施加該第一電壓脈衝後而在施加該第二電壓脈衝前向一第二非揮發性記憶體單元施加處於該第一起始值之一第三電壓脈衝。
  9. 如請求項1之方法，其中：該第一電阻狀態係比該第二電阻狀態更低之一電阻狀態。
  10. 如請求項9之方法，其中：該非揮發性記憶體單元係一可重寫非揮發性記憶體單元；改變該電阻包括在一抹除操作期間將該非揮發性記憶體單元從該第一電阻狀態重新設定為該第二電阻狀態。
  11. 如請求項10之方法，其進一步包含：藉由在重新設定該非揮發性記憶體單元後將該非揮發性記憶體單元之一電阻從該第二電阻狀態改變為該第一電阻狀態，將該非揮發性記憶體單元程式化。
  12. 如請求項9之方法，其中：該非揮發性記憶體單元係一一次可程式化之非揮發性記憶體單元，除該引導元件與該狀態改變元件外，其還 包括一反熔絲；改變該電阻係作為針對該非揮發性記憶體單元之一重新設定操作之部分來執行；該重新設定操作對應於將該一次可程式化之非揮發性記憶體單元程式化；以及在一製程期間藉由跳脫該反熔絲將該非揮發性記憶體單元從一初始高電阻狀態設定為該第一電阻狀態。
  13. 如請求項1之方法，其中：該引導元件係由至少一多晶矽層形成之一二極體；該至少一多晶矽層之至少一部分形成該狀態改變元件；以及改變該電阻包括改變該至少一多晶矽層之該至少一部分之一電阻率。
  14. 如請求項1之方法，其中：該狀態改變元件係由至少一金屬氧化物形成。
  15. 如請求項1之方法，其中：該非揮發性記憶體單元包括兩個以上的狀態。
  16. 一種非揮發性記憶體裝置，其包含：複數個第一陣列線；複數個第二陣列線，其實質上垂直於該複數個第一陣列線；複數個非揮發性記憶體單元，其包括與一狀態改變元件串聯之一引導元件，每一元件皆係配置於該等第一陣列線之一陣列線與該等第二陣列線之一陣列線之間，該 複數個記憶體單元包括一記憶體單元子集，每一單元係配置於選定的第一陣列線與選定的第二陣列線之間，並在一操作期間經受一偏壓以將該記憶體單元子集從一第一電阻狀態切換為一第二電阻狀態，該操作包括具有發生改變以增加針對該記憶體單元子集的該偏壓之一振幅的至少一電壓脈衝；以及與該複數個第一陣列線及該複數個第二陣列線通信之控制電路，該控制電路藉由以下操作將該記憶體單元子集之一第一非揮發性記憶體單元從該第一電阻狀態切換為該第二電阻狀態係：以一第一起始值向該第一非揮發性記憶體單元施加一第一電壓脈衝，並將處於一實質上不變的斜率之該第一電壓脈衝之一振幅改變為一第一終止值；決定在施加該第一電壓脈衝後該第一記憶體單元是否已到達該第二電阻狀態；以及在施加該第一電壓脈衝之後，在該第一非揮發性記憶體單元尚未到達該第二電阻狀態之情況下，以一第二起始值向該第一非揮發性記憶體單元施加一第二電壓脈衝，並將處於一實質上不變的斜率之該第二電壓脈衝之一振幅改變為一第二終止值。
  17. 如請求項16之非揮發性記憶體裝置，其中：該非揮發性記憶體單元子集係一第一子集；以及該複數個非揮發性記憶體單元包括非揮發性記憶體單元之一第二子集，每一非揮發性記憶體單元係配置於未 選定的第一陣列線與未選定的第二陣列線之間並在該操作期間經受一實質上為零的偏壓，該操作包括針對該未選定的第一陣列線與該未選定的第二陣列線之一接地電位。
  18. 如請求項16之非揮發性記憶體裝置，其中：該第一電壓脈衝包括在該操作期間向選定的第一陣列線施加之一正電壓脈衝，該正電壓脈衝包括一起始電壓與一比該起始正電壓正向更大之終止電壓；以及該操作進一步包括向該等選定的第二陣列線施加之一固定偏壓。
  19. 如請求項18之非揮發性記憶體裝置，其中：該固定偏壓係向該等選定的第二陣列線施加之一接地電位。
  20. 如請求項18之非揮發性記憶體裝置，其中：該固定偏壓係向該等選定的第二陣列線施加之一負電壓脈衝。
  21. 如請求項16之非揮發性記憶體裝置，其中：該第一電壓脈衝包括在該操作期間向該等選定的第一陣列線施加之一負電壓脈衝，該負電壓脈衝包括一起始電壓與一比該起始電壓負向更大的終止電壓；以及該操作進一步包括向該等選定的第二陣列線施加之一固定偏壓。
  22. 如請求項21之非揮發性記憶體裝置，其中：該固定偏壓係向該等選定的第二陣列線施加之一正電 壓脈衝。
  23. 如請求項16之非揮發性記憶體裝置，其中：該第一電壓脈衝係一正電壓脈衝，其係施加於該等選定的第一陣列線，其具有一起始電壓與一比該起始電壓正向更大的終止電壓；以及該控制電路施加一負電壓脈衝於該等選定的第二陣列線，同時施加該第一電壓脈衝於該等選定的第一陣列線，該負電壓脈衝具有一起始電壓與一比該起始電壓負向更大的終止電壓。
  24. 如請求項16之非揮發性記憶體裝置，其中該控制電路：在施加該第一電壓脈衝後而在施加該第二電壓脈衝前向該子集之一第二非揮發性記憶體單元施加處於該第一起始值之一第三電壓脈衝。
  25. 如請求項16之非揮發性記憶體裝置，其中：該第一電阻狀態係比該第二電阻狀態更低之一電阻狀態。
  26. 如請求項16之非揮發性記憶體裝置，其中：該複數個記憶體單元係可重寫記憶體單元；在一抹除操作期間該操作將該一或多個記憶體單元從該第一電阻狀態重新設定為該第二電阻狀態。
  27. 如請求項26之非揮發性記憶體裝置，其中：藉由在該重新設定操作後將該記憶體單元子集之選定記憶體單元之一電阻從該第二電阻狀態改變為該第一電阻狀態，來程式化該記憶體單元子集。
  28. 如請求項25之非揮發性記憶體裝置，其中：該記憶體裝置係一一次可程式化記憶體；該複數個記憶體單元之每一單元包括一反熔絲；在製造期間藉由跳脫該反熔絲將每一記憶體單元之一電阻從一初始高電阻狀態改變為該第一電阻狀態來初始化該複數個記憶體單元；以及該重新設定操作對應於程式化該記憶體裝置。
  29. 如請求項16之非揮發性記憶體裝置，其進一步包含：控制電路，其與該複數個第一陣列線及該複數個第二陣列線通信，該控制電路進行操作以在該至少一電壓脈衝之一單一施加期間先行增加該反向偏壓。
  30. 如請求項16之非揮發性記憶體裝置，其中：該控制電路改變該第一電壓脈衝之該振幅而不驗證該子集非揮發性記憶體單元是否已到達該第二電阻狀態。
  31. 如請求項16之非揮發性記憶體裝置，其中：該引導元件係由至少一多晶矽層形成之一二極體；該至少一多晶矽層之至少一部分形成該狀態改變元件；以及該操作包括改變該至少一多晶矽層之該至少一部分之一電阻率。
  32. 如請求項16之非揮發性記憶體裝置，其中：該狀態改變元件係由至少一金屬氧化物形成。
  33. 如請求項16之非揮發性記憶體裝置，其中：該複數個記憶體單元係一三維單石記憶體陣列之部 分。
  34. 如請求項33之非揮發性記憶體裝置，其中：該複數個第一陣列線與該複數個第二陣列線之至少一者包括在該三維陣列的記憶體層級之間共享的個別線。
  35. 如請求項16之非揮發性記憶體裝置，其中：該第一電壓脈衝之該振幅之一改變數量係至少0.5 V。
  36. 如請求項16之非揮發性記憶體裝置，其中：該複數個非揮發性記憶體單元包括兩個以上的狀態。
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