TWI240280B - Nonvolatile memory device - Google Patents

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TWI240280B
TWI240280B TW092134351A TW92134351A TWI240280B TW I240280 B TWI240280 B TW I240280B TW 092134351 A TW092134351 A TW 092134351A TW 92134351 A TW92134351 A TW 92134351A TW I240280 B TWI240280 B TW I240280B
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Masayuki Ehiro
Koji Inoue
Nobuyoshi Awaya
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Sharp Kk
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Description

1240280 欢、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體，詳細 改變帝阳 σ 乃關於將可 改又％阻之可變電阻元件應用於記憶胞， , r/ , Ιτ^ 4用邊電阻之變 古5己憶胞來記憶二值或三值以上之多 發性記憶體。 之夕值貧料的非揮 【先前技術】 非揮發性記憶裝置方面，其係搭載於行動電話、 數位相機裝置等之可攜式設備而廣泛地普及。近
像資料運用的機會愈來愈多，對於可記憶更大量的資料I 可南速動作之非揮發性記憶裝置的要求也愈高。此外，由 於用途為可攜式設備，因此，對於低耗電量的 很高。 u队…、 在：情況下’目前主流之非揮發性記憶裝置係藉由對儲 =於子閘·中的電荷施以控制而進行資料之記憶的快閃記憶 體然而，該快閃記憶體係採用在浮閘内以高電場來儲存 電荷的構造，因此，不僅記憶胞構造複雜，且在高積體化 上造成阻礙。 可解決此一問題的非揮發性記憶裝置方面，已有可電氣 刪除之相，交化圮憶體（〇v〇nic Unified ，簡稱記 憶體）之提案，例如已揭示於特開平5-21740號公報。亦即， 特開平5.2174G號公報中，揭示有—種可電氣刪除之相變化 記Μ ’其係利用電氣性之結晶狀態及非結晶狀態之兩種 狀悲來對記憶層進行寫入及刪除。由於記憶胞構造比快閃 O:\89\89778.doc Ϊ240280 。己體簡單，因此，在理論上可比快閃記憶體進行更高的 積體化。 做為解決非揮發性記憶體之記憶容量不足的其他技術， 有此以1個5己憶胞來記憶三值以上之多值資料的多值非揮 發性記憶體技術，在特開2〇〇2-2〇3392號公報中，揭示有利 用〇UM記憶體來記憶多值資料的多值非揮發性記憶裝置。 ； 上述先别技術之OUM記憶體方面，其原理係採對 圮憶層施以電氣性之控制而使其變化 狀態的兩種狀態來記憶資料，㈣，單一特性 電阻兀件具有難以正確地控制及記憶三值以上之多值位準 之狀怨的問題。上述特開2〇〇2_2〇3392號公報所揭示之多值 非揮發性έ己憶裝置的記憶元件方自，雖然藉由具有由特性 T晶化溫度、結晶化時間、及融點溫度）相異之0UM材料 ，層而成之複數層而實現了多值記憶裝置，然@，卻具有 製造工序、增加的問題。此外，寫人位準數增加時，相對地 也會導致所需之0UM材料的種類增加之問題。此外，由於 利用配置於記憶層附近之發熱手段進行電氣性的溫度控 制、，以便對可變電阻元件的寫人及刪除進行㈣，因此， 有必要考$到如何避免對相鄰胞間的熱干擾。此外，由於 :乂電礼手&來產生熱’寫入電流目前相當地大，每一記 憶胞約為1 ^，因此，相對地有必要使配線加粗，所以: 也具有難以簡易地使記憶胞面積縮小的問題。目此，具有 無法依製程規則的縮小而 冋樣的比例簡易地縮小記憶胞 之問碭，亦即，衍生出了 王乂電氣特性為考量之比例描 O:\89\89778.doc 1240280 繪規則並不適用的問題。依對現有〇UM材料的模擬，記憶 胞的大小的界限為0.065，(例如參照，「第42回曰經微設 備座談會，非揮發性記憶體技術最前線，第I—%頁」）。 如上所述，依先前技術之非揮發性記憶裝i，並無法充 份滿足使用者對於記憶容量大、高速動作、及低耗電量的 需求。 【發明内容】 本發明鑑於上述問題’目的在於提供_種可高積體化的 非揮發性記憶裝置，並也提供—種能夠高積體化且能高速 動作之非揮發性記:隐裝置。 為了達成上述目的之本發明之非揮發性記憶裝置方面， 其特徵包含：記憶胞陣列，其係將複數個具有可變電阻元 件之記憶胞加以矩陣狀配置而成，而該可變電阻元件係以 含有猛之飼鈦確構造的氧化物所形成，施加電魔脈衝時電 阻會產生·、變化，且依上述電壓脈衝的電壓振幅大小，上述 電阻的變化量會相異；及脈衝產生電路，其係為了將2個刪 :狀φ及2個以上寫入狀態之三值以上之多值資料寫入可 變電阻兀件’依寫人資料分別產生寫入脈衝。 生依上述之特徵，由於記憶胞使用了以含有錳之鈣鈦礦構 t的氧化物所形成且藉由施加電壓脈衝能使電阻產生變化 的可夂電阻元件，因此，例如藉由施加7 v以下之電壓振幅 且100 ns以下之脈衝寬度的寫入脈衝，可得到一位數至兩位 數以上的電阻變化，實現高速且低電力的資料寫入。此外， 、、在寫入時不採用熱等會對相鄰記憶胞造成影響的應 O:\89\89778.doc 1240280 力，因此，得以適用完全以電氣特性為考量之比例描繪規 則，藉由製程的微細化，可使記憶胞縮小。此外，藉由施 加电[脈衝’可*到大的電阻變化，$而可依該電壓振幅 的大小而選擇性地將兩個以上之資料寫入單體記憶胞，因 =，可將多值資料記憶於單體記憶胞内，而得以實現大容 量化。結果’可提供同時實現大容量化、低耗電量化、及 高速化之非揮發性記憶裝置。此外，記憶胞方面，基本上 不需要高耐壓構造及由特性相異之材料所形成之疊層構 造，因此，可提供容易製造之多值記憶装置。 =外’在本中請專利巾’電壓脈衝的電麵幅係無關於 脈衝的極性而指施加電壓的絕對值。 „ ^ 一 &々叫，丹符徵為上述 I變電阻元件具有在上述電壓振幅在W以下的情況 ;，當上述電壓振幅增加時’電阻會單調增加或減少的電 麼-電阻、特性，而上述寫入脈衝的 的電 刪除狀態中之上述可變電阻元件振：在對上述 立处处+ 十她加上述寫入脈衝時，存 為月u吏電阻值由于係 -電阻值之變動範圍以上的充份二：阻值變成上述第 加之寫入識別界限電—上。振幅之最小值所能施 依上述之特徵，施加寫入脈衝後之 值可與記憶胞陣列内的處於刪除狀態 值做區別’能夠防止寫入不良。亦即 德裝置或二值以上之多值記憶裝置。 可變電阻元件的電阻 之其他記憶胞之電阻 ，可利用做為二值記 再者 O:\89\89778.doc 本發明 之非揮發性記憶裝置方面 其特徵為上述 1240280 可艾屯阻几件具有在上述電M振幅在指定電麼以下的 中’虽上述電壓振幅增加時，電阻會單調增加或減少，尚 且，存在有相對於上述電壓振幅之微幅增加的上述二阻: 微幅增加量或減少量會為最大的最大電阻變化電心 :電阻特性，而上述寫入脈衝的上述2個以上之相異電麼： 幅中，、至少有一電壓振幅低於上述最大電阻變化電愚，其 他至少有一電壓振幅大於上述最大電阻變化電壓。 八 依上述之特徵，可在2個以上之寫入狀態對應之電阻值門 設定較大的差距，而得以能夠進行高速且穩定的讀取： 作。此外，在設定3個以上寫入狀態的情況中，也可在 入狀態間設定較大的電阻值之差距，得以藉由多值緣 求5己憶容量的增加。 “ 【實施方式】 以下内容中，對於本發明之非揮發性記憶裝置（以下内容 中’基於、方便稱此為「本發明裝置」。)之實 2 式說明之。 、依圖 圖1為本發明之裝置1〇〇之功能區塊構造圖。本發明裝置 100為具有將外部輸入之16位元的二值資料寫入並記憶 個記憶胞之功能者。各記憶胞可記憶四值資料（2個位M、。 一：發明裝置⑽包含：輸入位準檢測電路i、寫入資料鎖 疋笔路2、寫入脈衝產生電路3、比較暨判定電路4、列解碼 器5、行解碼器6、記憶胞陣列7、及寫入電壓產生電路8 γ 此外’雖未加以圖示’帛包含有用以對功能區塊整體進行 控制的控制電路及讀取記憶胞内所記憶之資訊的讀取： O:\89\89778.doc -10 - 1240280 路。 -己fe胞陣列7為資訊（資 V、十J。己U邛 其包含：η條的位元 、，泉7 1、k條的字元線72、 _ ,,, _ 個的5己憶胞。各記憶胞包含有 可，交电阻元件70及選擇電曰 ^ 日體73。做為可變電阻元件70， 猎才木用電阻會依電麼脈衝而變化且電阻 壓脈衝之電壓振幅大小而異的可m二曰依-一 、J」欠电阻兀件，對各可變電 阻兀件70進仃4種電阻值之設定，以記憶四值資料。 做為具上述特性之可變電阻元件7 〇，係採RRAM(Resistance control nonvolatile Random Access Memory) it # 〇 RR AM tg # # - ^ 藉由施加電性應力而使電阻產生變化，並在電性應力解除 後’仍保持該變化之電阻，以此電阻變化來記憶資料之非 揮發性的記憶元件’例如能以Pr4axMn〇3、La〇-x)CaxMn〇3 或 La(1-x_y)CaxPbyMn〇3 (惟，χ<1、y<i、x+y<i)來表示之任一 種物質，舉例來說’可將Pr〇7Ca〇3Mn〇3、 LaowCao.mPbb.wMnO3等之錳氧化膜，以M〇cvc^^、自旋塗佈 法、雷射像差法、或濺鍍法等進行成膜來製成。此外，在 RRAM兀件之電極間施加電壓脈衝做為電性應力，並藉由 調整該電壓脈衝之脈衝寬度、電壓振幅、或上述兩者，可 對RRAM元件的電阻變化量進行控制。本實施方式中，乃 藉由調整電壓振幅來控制電阻變化量。雖於隨後敘述，在 上述RRAM元件等情況中，電壓振幅愈大，電阻變化會僉 大’施加電壓脈衝後之電阻變高。 入位準檢測電路1方面，為了依本發明裝置1⑻外部所 輸入之16位元（二值信號）的輸入信號1/〇〇至1//〇{^，檢測出 O:\89\89778.doc -11- 1240280 施加於寫入對參 ^ ^ ^ ^ n °己^胞上等寫入脈衝之電壓振幅，將會 A二编 每組之Al、Bi及cDl係各為1位元’每組包含有4位元資料。 此外 係分別對應於輸人資料之兩位元。 會以〜之之輪入㈣/卿〇F，基於簡化，有時 .....貞疋％路2係、對寫人電壓檢測資料Ai、Bi、Ci、及 师=1至δ)之各資料以^方式來加以敎的電路。 寫入電麼產生電路8方面，係產生與4種寫入脈衝之電壓 振幅相對應的寫入脈衝基準電壓。 寫入脈衝產生電路3方面，其係依由寫入資料鎖定電路^ 所輸入之受到鎖定的寫入電壓檢測資料八，丨、B，i、匸，丨、及 D 至8)及由寫入電壓產生電路8所輸入之寫入脈衝基 準電壓，將具有所需之電壓振幅的寫人脈衝施加於以行解 碼6所選釋之位元線72。 比較暨判定電路4方面，其係用以對由記憶胞陣列7内之 記憶胞讀取至位元線72上之資料為4種多值位準的資料值 中之何者進行比較及判定。 列解碼器5方面，其係對由外部輸入至本發明裝置ι〇〇的 列位址資料進彳亍解碼’以選擇出所需的字元線7 1。 行解碼窃ό方面’其係對由外部輸入至本發明裝置1 〇 〇的 行位址資料進行解碼’以選擇出所需的位元線72。 接下來，說明上述各區塊的詳細内容。圖2係以記憶胞陣 列7之構造為示之圖。記憶胞陣列7包含：k條的字元線71、 O:\89\89778.doc -12- 1240280 η條的位元線7 2、及n x k個的記憶胞。此外，為了將1 6位元 之二值資料寫入並記憶於8個記憶胞，η為8的整數倍，η = 8 xm。各記憶胞包含有可變電阻元件70及選擇電晶體73。選 擇電晶體73為N型MOS電晶體。選擇電晶體73的閘極上連接 有字元線7 1。選擇電晶體73的源極上連接有源極線74。此 外，選擇電晶體73的汲極上連接有可變電阻元件70之一側 的電極，而可變電阻元件70之另一側的電極則連接於位元 線72。 圖3方面，其係用以說明記憶胞之動作，由4個記憶胞所 構嘰。該圖顯示了 2條的字元線WL1及WL2中，WL1施加有 低位準（例如0V)而WL2施加有高位準（例如5V)的狀態。選 擇電晶體73之TR12與TR11均處在關（OFF)狀態，選擇電晶 體73的TR22與TR21均處在開（ON)狀態，因此，字元線方向 上，與WL2相連接之記憶胞受到選擇。位元線方向上，與 受到選珍的位元線72相連接的記憶胞會受到選擇，而與受 到選擇的字線7 1及位元線72相連接的記憶胞會受到選擇而 成為寫入/刪除/讀取之各動作的對象。 、圖4至圖6係繪示記憶胞之動作原理的圖。無論在任一狀 況中，字元線71上施加有高位準的6 V，使得選擇電晶體 TR2 1處在開狀態。此外，列解碼器5包含有用以產生6 V的 放大電路。 圖4係以實施寫入動作時之電壓脈衝之施加狀態為示的 圖。將源極線74設定成0V，於位元線72上施加具有指定電 壓振幅的正極性寫入脈衝，將所需之資料寫入可變電阻元 O:\89\89778.doc -13 - l24〇280 件70。寫入脈衝的電壓振幅係對應於為了寫入丨6位元資料 而分別對8個記憶胞所施加的四值資料之各寫入資料而決 定之指定的電壓振幅。在此，為了將四值資料寫入一個可 變電阻元件’將由4種電壓振幅5V、4.2V、3.5V、及0V内 擇一進行寫入動作。此外，寫入脈衝寬度為2〇n秒至1〇〇11秒 的範圍内即可。 圖5係實施刪除動作時之電壓脈衝之施加狀態的圖。刪除 時係在位兀線72上施加〇v，在源極線74上施加電壓振幅5v 的正極性之脈衝（刪除脈衝）。藉由施加刪除脈衝，可變電阻 兀件70的電阻會成為最小值。同時對複數條位元線72施加 〇V的狀怨下，對源極線74施加刪除脈衝時、與該複數條位 兀線72與源極線74相連接之複數條記憶胞會同時一併刪 除〇 圖6係以a貝取動作時之電壓施加狀態為示的圖。在讀取可 欠私阻元件70的纪憶資料時，源極線”係設定成，將指 定的讀取電壓(例如UV)經由讀取電路施加於受到選擇的 < 7L線72 mb較判定電路將位元線的位準與讀取用之 基準位準進行比較來讀取出記憶資料。 圖7及圖8係以可_雷 _ %阻凡件70之兩端上所施加之寫入脈 衝的電壓振幅與可樣、雷 ― 欠包阻几件70的電阻間之關係為示的特 :圖。圖7方面’縱軸的可變電阻元件7〇的電阻係以對數刻 :來表之’圖8則以線性刻度來表之。依圖7及圖8所示的特 ^ S加時，電阻會單調地增加。此外，可 知電壓振幅的區域可八 4 了刀為如下以下三個區域：第一區域， O:\89\89778.doc -14- 1240280 :係施加寫入脈衝也不會產生大的電阻變化，㈣，電阻 率（相對於電壓振幅之微幅增加的電阻之微幅增加量 的，率)較小；第二區域’電阻變化率比該第-區域為大； 及第—區域，即便再調南電壓振幅，電阻也不會進一步增 加而呈飽和。電麼振幅係以第一區域、第二區域、及第二 區域的順序變大。上述第_區域中，包含有由刪除狀態變 化之電阻值不會超出記憶胞陣列7内之各記憶胞在刪除態 下之電阻值（第-電阻值）之偏絲圍的區域（無法識別寫入 區域）。即便施加具無法識別寫人區域内 脈衝：無法識別出有無實施寫入。亦即，其原因在二 壓振巾田與電阻值間具有比例關係為假設，單純地依多值資 料的寫入位準數而將電源電壓與接地電壓間平均分割，決 定出寫入脈衝的電壓振幅的方法中’即便實施相異電壓振 幅之寫入，結果所得到之與各資料值相對應的電阻值會重 疊，無法、讀出多值資料。換言之，無法以可變電阻元件7〇 活用做為多值記憶體。 以下的内容中，基於說明上之方便，對應於四值資料 (00、01、10、11)的電壓振幅設為 W〇〇、w〇1、wl〇、及 WU(W〇0<W〇1<Wl〇<wll)。圖5的說明中舉例的情況 中，W00=0V、W01 = 3.5V、W10=4 2V、及 WU = 5V。惟， WOO係對應於刪除狀態，實際上不會施加寫入脈衝，因此， 寫入狀態中之最小的電壓振幅為WO 1。 以最小電壓振幅W〇丨進行寫入時之電壓振幅的條件方 面，係以至少能夠得到比第一電阻值加上第一電阻值之誤 O:\89\89778.doc -15 - 1240280 差所侍之值為大之電阻值的電壓振幅之寫入脈衝進行寫入 為必要條件。上述般之電壓振幅的最小值稱為寫入識別界 限電壓。 此外，關於二值記憶裝置中之寫入脈衝的電麼振幅方 面’也以比寫入識別卩限電屢（Vwll)為大做為必要條件。 本次製作的設備中，刪除時之電阻之誤差為2_±2如。 因此，做為寫入脈衝的電摩振幅，必須選擇比能夠得到以如 以亡之電阻值的電㈣幅（寫人識別界限電^心）為大的 電C振巾田。圖7所不之特性方面’寫入識別界限電麼乂說 為uv。即便，以寫入識別界限電壓以下之電壓振幅之寫 入脈衝進行寫入’可變電阻元件7〇之電阻值並不會產生足 以識別出寫入的變化。因此，在寫入成刪除狀態（位準〇〇) 之下個位準(位準〇1)時，最小電壓振幅侧有必要設定成大 於=_再且，以選擇能夠得到比最大偏差值22K Ω加上偏 差之最Λ值2KQ更大之24K Ω的電壓振幅為佳。 · 圖9方面，其係以可變電阻元件7〇之電阻變化率為縱軸且 以寫入脈衝之電壓振幅為橫軸時之可變電阻元件70的電阻 的電阻變化率特性為示的特性圖。電阻變化率呈最大值之 電壓（稱為變化率最大電壓VP。）約為4.2V。由於，對應於 電壓振巾田之可變電阻元件7()之電阻變化率為最大的部分， 對應於寫入資料，乃以選擇複數個寫入脈衝之電壓振幅之 中心電壓為佳，因此，將電壓振幅之中心值W1G設定成 ^實^方式中，電源電壓為5 GV，為了使電壓振幅 W10與最大電壓振幅W11間的電阻差加大，因此，W11設定 O:\89\89778.doc -16- 1240280 為5.0V。此外，最小電壓振幅w〇1方面，係以寫入識別界 限電壓VWLL以上且變化率最大電壓vp以下為條件。圖9繪 八有隶小電壓振幅W0 1的適當範圍。依此，電壓振幅w〇 1 的適當範圍為1.5V以上且4.2V以下，因此，設定為3·5ν。 此外，上述苐二區域（飽和區域）的電壓振幅並不適用於 做為寫入脈衝。不適用的原因在於不僅相對於寫入脈衝之 電壓振幅的電阻變化率非常小，且藉由施加高電壓恐有較 大的可能性使可變電阻元件70劣化。有鑑於上述，做為四 值資料寫入用的電壓振幅，乃選擇可保持刪除狀態之〇¥及 為了設定成3個寫入狀態而在2 ν以上且8 ν以下範圍内所設 之3點等之合計4點。為了能夠輕易地辨識出當寫入脈衝分 別以2V以上且5V以下之範圍内所定之3點的電壓振幅進行 寫入時之電阻差，本實施方式中係以3.5V、42v、及5ν之3 種電壓振幅來寫入。後述的寫入電壓產生電路中，係設定 成能夠產、生3.5V、4.2V、及5V的3種電壓。 ： 圖10係以可變電阻元件70之兩端上所施加之寫入脈衝的 脈衝寬度與可變電阻元件70之電阻間之關係為示的特性 圖。實施刪除動作的刪除脈衝方面，電壓振幅為5 V。此外， 脈衝寬度係在20η秒至5〇11秒間變化。在實施評估之複數個 記憶胞及實施評估之脈衝寬度之偏差範圍内，刪除時之電 阻的偏差在20ΚΩ±2ΚΩ内。寫入脈衝的電壓振幅為5V。寫 入脈衝之電壓振幅施加時間（脈衝寬度）為2〇n秒以上時，刪 除時及寫入後的電阻值會有20倍以上的差距。經驗上，可 變電阻元件的刪除時及寫入時之電阻變化在約2〇%的話， O:\89\89778.doc -17 - 1240280 便可進行二值記憶，因此，刪 ^ 1除蚪的電阻值及以寫入脈衝 之衣大電壓振幅進行寫入時之 〜兒I且值差為1.2之15次方= 185倍以上時，便可進行十六值的記憶》因此，且有本特 性之可變電阻元件70的情況中，可知具有足以進行四值資 訊寫入的f阻差。因此，以τ實施财，耗將針對可記 憶四值資訊的記憶胞進行說明，然而，可記憶於1個記憶胞 的資料並不限於四值資料。 圖U係以輸入位準檢測電路1為示的電路區塊圖。輸入位 準檢測電路1方面，其係、依由本發明裝置_之外部所輸入 之16位元（二值信號）的輸入資料I/〇0h/〇F，檢測出對岸 之寫入脈衝的電壓振幅為4種電壓振幅中之何者後，產生寫 入電塵檢測信號A1至A8。即，其係將本發明裝置1〇〇的外 部所輸入之輸入資料以每2位元進行解碼，產生用以寫入8 個可變電阻元件70的寫入脈衝電壓檢測信號Ai、Bi、匸卜 及Di(i=r至8)(各4位元）。輸入位準檢測電路方面，其係包 a 8個回路之圖12A所不之輸入位準檢測電路單元1〇。輪入 位準檢測電路單元1〇上會輸入有16位元輸入資料〗〆〇〇〇 之包含有連續2位元資料的8組寫入位準檢測輸入資料，亦 即，分別會有1/〇0至广1/〇2至3、1/〇4至5、1/〇6至7 、 〇8至9、I/〇a至B 、I/〇uD 、及I//〇EiF等8組輸入（依序對 應於1 = 1至8。）。各組之寫入位準檢測輸入資料係輸入至輸 入位準檢測電路單元10，依寫入位準檢測輸入資料，檢測 出應寫入指定之記憶胞内之四值資料相當於四值位準中之 何者後，產生對應於4種電壓振幅woo、W01、wl〇、wu O:\89\89778.doc -18- 1240280 中之一者的寫入位準檢測資料Ai、Bi、Ci、及Di(i=l至8的8 種）°寫入位準檢測輸入資料〗/…各2位元的高階位元及低 階位兀）、寫入位準檢測資料Ai，Bi，ci，Di及寫入脈衝之電 壓振幅woo、woi、W10、W11間之關係係如圖12B所示。 此外’寫入脈衝的電壓振幅方面，如上所述，具有w〇〇< W〇1<Wl0<W11的關係。再且，16位元輸入資料1/〇〇〇及 寫入位準檢測資料Ai，Bi，ci，Di為二值之邏輯值資料（各i 位元），而電壓振幅w〇〇、w〇1、wl〇、及wu為類比值。 由2位元的寫入位準檢測輸入資料所產生之寫入位準檢測 資料為包含Ai、Bi、Ci、及Di的4位元資料，其將輸入至寫 入資料鎖定電路，以8個可變電阻元件為單位加以鎖定。 圖13為寫入資料鎖定電路2所示之電路區塊圖。寫入資料 鎖定電路2包含#1至#111的111個寫入資料鎖定電路單元2〇。各 寫入資料鎖定電路單元20上，會輸入有由行解碼器6所輸入 之選擇信、號丫…^至⑷的丨位元信號。”為糾的寫入資料鎖 定電路單元20的選擇信號。圖14係以寫入資料鎖定電路單 元20的具體電路構造為示之電路圖。寫入資料鎖定電路單 元20進一步包含有#1至#8的8個寫入資料鎖定電路子單元 21。各寫入資料鎖定電路子單元21上輸入有··選擇信號π、 該選擇信號Yi的反轉信號、及輸入位準檢測電路丨所解碼之 寫入電壓檢測信號Ai、Bi、Ci、及Di中與丨個可變電阻元件 70相對應之丨組（4位元）。寫入資料鎖定電路單元2〇包含有8 個單元的資料鎖定電路子單元21，目& ,將彳8組的寫入電 壓檢測信號Ai、Bi、Ci、及Di(i=1至8的8組）輸入，亦即， O:\89\89778.doc -19- 1240280 將有合計32位兀的資料輸入。該32位元的資料方面，雖然 會共通地輸入於#1至#m的所有的寫入資料鎖定電路單元 20，然而，僅有以選擇信號Yi所選擇之丨個寫入資料鎖定電 路兀件20能夠對寫入電壓檢測信號之8組合計”位元的資 料進行鎖疋。亦即，對應於8個可變電阻元件7〇的寫入電壓 檢測信號（亦即，寫入脈衝的電壓振幅的資訊）會受到鎖定。 各寫入資料鎖定電路單元20會鎖定4位元以組=32位元的 資訊，將鎖定的寫入電壓檢測資料A，丨、B，丨、c，丨及〇,丨（丨=1 至8)輸出至寫入脈衝產生電路3。 圖15係以寫入脈衝產生電路3為示之電路區塊圖。寫入脈 衝產生電路3方面，其係依寫入資料鎖定電路2所鎖定之寫 入電壓檢測資料A，i/B，i/C，i/D，丨（卜丨至8)及後述的寫入電 壓產生電路8所輸入之電壓信號，將所需的寫入脈衝施加於 所需之記憶胞。寫入脈衝產生電路3中，僅輸入有行解碼器 之輸出YT而受到選擇之寫入脈衝電路會致能。亦即，在非 致能時，輸出會全部為低位準，不會產生寫入脈衝。致能 時，將會進行下個動作。寫入脈衝產生電路3包含有#1至#1^ 的m個寫入脈衝產生電路單元3〇。寫入脈衝產生電路3上輸 入有寫入脈衝產生電路單元3〇的所有鎖定後之寫入檢測資 料八’ i/B’ i/C’ i/Df i(i=l至8)(32位元）及與寫入電壓產生電 路8所產生之3種類比電壓信號（電壓振幅W11、wl〇、w〇1) 相對應之寫入脈衝基準電壓（5V、4.2V、3.5V)。 圖16係以寫入脈衝產生電路單元3〇之電路構造為示之電 路圖。寫入脈衝產生電路單元30包含#1至#8的8個寫入脈衝 O:\89\89778.doc -20- 1240280 產生電路子單元31。此外，寫入脈衝產生電路子單元w包 含·· #1至#3的3個第一單次脈衝產生電路32、！個第二單a 脈衝產生電路33、#1至㈣P型M〇s電晶體、及= 電晶體。#1至#3的單次脈衝產生電路32方面，其係在輪入 有「1」之信號而受到選擇時，會位未圖示之控制手段所輸 出的寫入致能信號的時序，產生「Q」的週期為心秒的單 次脈衝。由於，各P型M0S電晶體的源極上會分別輸入有寫 入脈衝基準電麼，3個單次脈衝產生電路32的各輸出脈衝合 輸入至P型MOS電晶體的各閘極，因此，僅輸人有輸出㈣ 的1個P型刪電晶體會以連接於其源極之寫入脈衝基準電 壓的電壓振幅來產生高位準週期為5〇n秒的單次脈衝。
例如，(以……為㈡綱日^輸出⑴會產 生電壓振幅為W10=(4.2V±修正電壓）且高位準週期為5〇晴 的單次脈衝。（Α·丨，B,丨，C,丨，D，i)為（〇, G，〇, D時，N型M0S 電晶體會观而有0V輸出。藉由將該單次脈衝施加於可變 電阻元件70來進行寫入。 圖17係以寫入電壓產生電路8為示之電路區塊圖。寫入電 壓產生電路8方面’其係包含#1至#3的3個脈衝電壓產生電 路單元80。圖18係以脈衝電壓產生電路單元8()為示的電路 圖。各脈衝電壓產生電路單元8〇包含：說(數位類比轉換 益）8 1、加減運异益82、寫入脈衝理想電壓輸入資料記憶手 段83、寫人脈衝修正電壓輸人資料記憶手段84、脈衝電壓 產生電路單元控制手段85、運算手段86、及記憶手段87。 寫入電壓產生電路8方面，其係、產生分別施加於以行解碼器 O:\89\89778.doc -21 - 1240280 6所選擇之各位元線上的寫入脈衝基準電壓。由於係以工個 圮憶胞來記憶四值資料，因此會對應於各記憶資料而產生4 種的寫入脈衝的電壓振幅W00、w〇1、wl〇、及wn，然而 在本實施方式中，4種寫入電壓内中之一係為了保持刪除狀 態而設成電壓振幅W00=0V(接地電位），因此，包含有可 產生3種電壓振幅的電路，即包含有可產生wii=5v、 W10 4.2V、W01 -3.5V之3種寫入脈衝基準電壓的電路。 DAC81係依數位輸入資料來輸出類比電壓。所輸出之各電 壓k號方面’其係輸入至寫入脈衝產生電路3。 脈衝電壓產生電路單元8〇上，輸入有由比較暨判定電路8 依比#乂判疋結果所傳來之控制信號。寫入脈衝理想電壓輸 入貧料記憶手段83方面，其係用以記憶寫入電壓的中心電 壓值。記憶資料方面，其係預先記憶於電源開啟後之初始 设定程序及光罩唯讀記憶體（Mask ROM)等，該資料不會遭 到熒更。、寫入脈衝修正電壓輸入資料記憶手段84方面，其 。己It有在寫入電壓偏高或偏低時由中心值對實際輸出之電 壓進行修正用之修正資料。加減運算器82方面，其係藉由 對上述2種資料進行加減運算，運算出輸入至DAC81的資 料。脈衝電壓產生電路單元控制手段85方面，其係依由比 較判定電路所輸入的信號，對脈衝電壓產生電路單元8〇碜 以控制。在控制中，將實施寫入電壓之加減指示、寫入之 中止指不、及輸入之指示資料的記憶指令等。運算手段86 方面，其係對應於脈衝電壓產生電路單元8〇的指示，對新 的寫入脈衝修正電壓鬧人資料進行運算。記憶手段87方 O:\89\89778.doc -22- 1240280 面，其係用以對輸入之指示資料及運算結果進行一次記 憶。各脈衝電麼產生電路單元8〇方面，其係分別用以輸出 5 V土修正電壓、4.2v±修正電壓、及3·5v±修正電塵的類比信 號。 受到寫入之可變電阻元件70方面，雖然’其係依圖6所示 之動作原理而將資料讀取至位元線，然而，讀取時之電壓 會依寫入脈衝的電壓振幅（即，寫入資料）而對指定的值產生 一定的偏差。 圖1 9所示的為對應於四值之寫入資料的讀取電壓的分布 狀態。以比較判定電路4判定出讀取的電壓為4種電壓範圍〇 至3中之何者，將記憶資料編碼成二位元資料。亦即，判定 出讀取的電壓為4種電壓範圍〇至3中之何者，將記憶資料編 碼成「00」、「01」、「1〇」、或r n」。 比較判定電路4方面，其係用以對由記憶胞陣列8内之記 憶胞讀取至位元線72的資料為多值位準中之何種資料值進 行比較及判定之電路。該比較判定電路4並非為一般的讀取 電路，而為寫入驗證用電路。圖20係簡易地繪示有比較判 定電路4之一例的電路圖。相對於}個可變電阻元件3〇的讀 取’連接有比較器91(SAj，j = l至6)及標準電壓產生用之電 阻92(Rrefj，卜1至6)，6個比較結果（比較器91的輸出）均輸 入至編碼電路93及判定電路94。編碼電路93方面，其係依 由6個比較結果所得之讀取電壓，編碼成「⑽」、「〇1」、「1〇」、 或「11」中之一信號。讀取電壓不在圖丨9所示的電壓範圍〇 至3的範圍時，例如，當低於RL2L且高於RL1H的狀態的話， O:\89\89778.doc -23- 1240280 對該讀取電壓不會進行專-的編碼。本财，在進行電壓 振幅或侧中之一者的寫入脈衝的寫入時會發生上述 情況。在此情況中，判定電路會對寫入電壓有無進一步升 壓或降壓的必要進行判定。如係、以電壓振幅㈣進行寫入 時’由於並未能充份完成寫入，因此，會產生使寫入電壓 升壓的判定信號’而輸出至寫入電壓產生電路8。藉此，寫 入電壓產生電路8會對寫入脈衝的電壓振幅進行修正，以高 的電壓振幅的寫人脈衝來重新進行寫人。上述動作會反覆 進行，直至讀取電壓落於電壓範圍2之内。 曰 圖20中，N型MOS電晶體的負載電晶體丁別及彻方面， 在讀取時為開，非讀取時為關。此外，讀取電壓方面，其 係由讀取電壓產生電路95所產生。讀取電壓方面，必須為 即便轭加於可變電阻元件7〇也不會使可變電阻元件的電 阻值有所變化的低電麼，㈣，必須為不會干擾到記憶資 料的低電·、壓，·在本實施方式中，在位元線72上施加ι 此外，上述各實施方式中，寫入動作、刪除動作、及讀 取動作的各動作中，字元線71、位元線72、及源極線以上 所施加之電壓振幅、其極性、及脈衝寬度（施加時間）方面， 其係取決於所使用之RRAM元件的特性，上述之各電壓值 及脈衝寬度為舉例說明，並不侷限於上述各實施方式的電 壓值等。 以上，依本發明，具含有錳之鈣鈦礦構造的氧化物所形 成，施加電壓脈衝時電阻會產生變化，且依上述電壓脈衝 的電壓振幅大小，上述電阻的變化量會相異之可變電阻元 O:\89\89778.doc -24- 1240280 、為。己L 7〇件的非揮發性記憶裝置方面，其可記憶三值 以上之多值資祖 L 士 一' 日寸的寫入電流方面，由於寫入脈衝的 電塵振：的最大值為5V，含選擇電晶體之開電阻的可變電阻 凡件之取小電阻為約2〇ΚΩ，因此，寫入電流在每一可變電阻 二件會約為25以。相對於⑽νί記憶體的寫人電流為i mA， =大^低耗％流化。此外，由於選擇圖7或圖8所示之電阻 電C特I·生的電阻變化率大的區域（第二區域）來選擇寫入 脈衝的電壓振幅，因此，可避免讀取資料的誤讀。亦即， y提供能夠進行低耗電量的寫人動作且Μ讀取的適用於 f值資料記憶之非揮發性記憶裝置。進—步地，本發明之 多值非揮發性記憶裝置的記憶元件並不需要包含複數種特 性相異之材料的多層構造，因此，易於製造等。 j然以—實施方式對本發明進行說明U，在本發明 ，Μ圍内热悉本技術者當可知本發明可施以各種變通。 亦即本-發明之範圍係依如下之申請專利範圍。 ： 【圖式簡單說明】 圖1係以本發明之非揮發性記憶裝置之-實施方式為示 之功能區塊構造圖。 圖2係以本發明之非揮發性半導體記憶裝置之記憶胞陣 列之構造例為示之電路區域圖。 圖3係以本發明之非揮發性記憶裝置之動作說明用的2χ2 之記憶胞構造為示之電路圖。 圖4係以本發明之非揮發性記憶裝置之記憶胞進行寫入 動作時之電壓脈衝的施加狀態為示之圖。 O:\89\89778.doc -25- 1240280 圖5係以本發明之非揮發性 ± 化裝置之記憶胞進行刪除 動作蚪之電壓脈衝的施加狀態為示之圖。 圖6係以本發明之非揮發性 u 士 #置之記憶胞進行讀取 動作4之電壓施加狀態為示之圖。 圖7係以本發明之非揮發性記憶裝置㈣之可變電阻元 件之兩端上施加之寫入脈衝的電壓振幅與可變電阻元件之 笔阻間之關係為示之特性圖。 圖8係以本發明之非揮發性 平S Γ σ匕口裝置所用之可變電阻元 件之兩端上轭加之寫入脈衝的電壓振幅與可變電阻元件之 電阻間之關係為示之特性圖。 圖9係以本發明之非揮發性記憶裝置所用之可變電阻元 件的電阻的電阻變化率特性為示之特性圖。 圖.10 ‘以本發明之非揮發性記憶裝置所用之可變電阻元 件兩端上施加的寫入脈衝的脈衝寬度與可變電阻元件的電 阻間之關·、係為示之特性圖。 ： 圖Π係以本發明之非揮發性記憶裝置之輸入位準檢測電 路之一例為示之電路區塊圖。 圖1 2 Α係以圖丨丨所示之輸入位準檢測電路所用之輸入位 準檢測電路元件之一例為示之電路圖。 圖12B係以圖丨2a所示之輸入位準檢測電路元件上之寫 入檢測輸入資料、寫入位準檢測資料、與寫入脈衝之電壓 振幅間之關係為示之圖表。 圖ί 3係以本發明之非揮發性記憶裝置之寫入資料鎖定電 路之一例為示之電路區塊圖。 O:\89\89778.doc -26- 1240280 圖14係以圖13所示之耷A次μ — — 一 寫貝料鎖疋電路所用之寫入資料 鎖定電路元件之^— ^ _ 妁马不之電路區塊圖。 圖15係以本發明之非揮 ΐ A f生#置之寫入脈衝產生電路之 一例為示之電路區塊圖。 圖16係以圖1 5所示之窝入晰^ 〈馬入脈衝產生電路所用之寫入脈衝 產生電路元件之一例為示之電路區塊圖。 圖1 7係以本發明之非揮發性記憶裝置之寫人電壓產生電 路之一例為示之電路區塊圖。 圖18係以圖17所示之寫人電壓產生電路所用之脈衝電壓 產生電路元件之一例為示之電路區塊圖。 圖19係以本發明之非揮發性記憶裝置之對應於*值寫入 資料之讀取電壓的分布狀態為示之模式性的說明圖。 圖20係以本發明之非揮發性記憶裝置之比較暨判定電路 之一例為示之電路區塊圖。 【圖式戎、表符號說明】 1 輸入位準檢測電路 2 寫入資料鎖定電路 3 寫入脈衝產生電路 4 比較暨判定電路 5 列解碼器 6 行解碼器 7 記憶胞陣列 8 寫入電壓產生電路 10 輸入位準檢測電路單元 O:\89\89778.doc -27- 1240280 20 寫入資料鎖定電路單元 21 寫入資料鎖定電路子單元 30 寫入脈衝產生電路單元 31 寫入脈衝產生電路子單元 32 第一單次脈衝產生電路 33 第二單次脈衝產生電路 70 可變電阻元件 71 字元線 72 位元線 73 選擇電晶體 74 源極線 80 脈衝電壓產生電路單元 81 DAC(數位類比轉換器） 82 加減運算器 83 寫入脈衝理想電壓輸入資料記憶手段 84 禽 >入脈衝修正電壓輸入資料記憶手段 85 脈衝電壓產生電路單元控制手段 86 運算手段 87 記憶手段 91 比較器 92 標準電壓產生用之電阻 93 編碼電路 94 判定電路 95 讀取電壓產生電路 100 本發明的非揮發性記憶裝置 O:\89\89778.doc -28-

Claims (1)

1240280 拾、申請專利範圍： 1. 一種非揮發性記憶裝置，其包含： 記憶胞陣列，苴得蔣且士· π μ ; ，、係將具有可變電阻元件所構成之記憶 胞複數排列成矩陣狀配置而成，該可變電阻it件係以含 有猛之物構造的氧化物所形成，藉由施加電壓脈衝 而電阻艾化，且依上述電壓脈衝的電壓振幅大小，上述 電阻的變化量相異；及 寫入脈衝產生電路，其係為了將對應於i個刪除狀態及 :個以上寫入狀態之三值以上之多值資料寫入上述可變 私^元件而可將對應於上述寫人狀態的2個以上之相異 2. 3. 電壓振幅之寫人脈衝，依寫人資料來個別加以產生。 如申請專利範圍第丨項之非揮發性記憶裝置，其中 ^上述可變電阻it件具有電壓—電阻特性，其係上述電 壓振巾田在特定電壓以下，使上述電壓振幅增加時，電阻 會單調、增加或減少； 入識別 上述寫入脈衝的上述電壓振幅係對在上述刪除狀態之 上述可變電阻元件施加上述寫入脈衝時，為了電阻值由 j述刪除狀態之第-電阻值變成上述第—電阻值之變動 犯圍以上而以充分電壓振幅之最小值所給鱼 界限電壓以上。 其中 其係上述電 加時，電阻 之微幅增加 申巧專利範圍第1項之非揮發性記憶裝置， 上述可變電阻元件具有電壓—電阻特性， 壓振幅在特定電壓以下，使上述電壓振幅增 曰單凋增加或減少，並且對於上述電壓振幅 O:\89\89778.doc 1240280 的上述電阻之微幅增加或減少量成為最大的最大電阻變 化電壓存在； 而上述寫入脈衝的上述2個以上之相異電壓振幅之至 少一個為上述最大電阻變化電壓以下，其他至少一個為 上述最大電阻變化電壓以上。 4· 一種非揮發性記憶裝置，其包含： 3己憶胞陣列，其係將具有可變電阻元件所構成之記憶 胞複數排列成矩陣狀而成，該可變電阻元件係以含有錳 之鈣鈦礦構造的氧化物所形成，藉由施加電壓脈衝而電 阻變化，且依上述電壓脈衝的電壓振幅大小，上述電阻 的變化量相異；及 寫入脈衝產生電路，其係為了將對應於丨個刪除狀態及 1個寫入狀態的二值資料寫入上述可變電阻元件，而可將 對應於上述寫入狀態之2個以上之相異電壓振幅的寫入 脈衝’依寫入資料來個別加以產生； ： 上述可變電阻元件具有電壓一電阻特性，其係上述電 壓振幅在特定電壓以下，使上述電壓振幅增加時，電阻 會單調增加或減少； 上述寫入脈衝的上述電壓振幅係對在上述刪除狀離之 上述可變電阻元件施加上述寫入脈衝時，為了電阻值由 上述刪除狀態之第一電阻值變成上述第一電阻值之變動 範圍以上而以充分電壓振幅之最小值所給與之寫入識別 界限電壓以上。 O:\89\89778.doc -2-
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