KR101361658B1 - 저항형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 저항형 메모리 장치 및 그 제조 방법을 제공한다. 이 저항형 메모리 장치에 의하면, 메모리 셀을 다층으로 배치하여 고집적화에 유리하다. 또한, 인접한 층의 서로 평행한 도전라인들이 서로 수직적으로 중첩되지 않도록 배치하여, 프로그램/소거와 같은 동작시 발생되는 오류를 감소시킬 수 있다.
다층 저항형 메모리 장치

Description

저항형 메모리 장치 및 그 제조 방법{Resistive memory device and method of fabricating the same}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로 더욱 상세하게는 저항형 메모리 장치 및 그 제조 방법에 관한 것이다.
최근에 널리 사용되는 반도체 메모리 소자의 예로서는 디램(DRAM : Dynamic Random Access Memory), 에스램(SRAM : Static RAM), 플래시(flash) 메모리 등을 들 수 있다. 이러한 반도체 메모리 소자들은 휘발성(volatile) 메모리 소자와 비휘발성(non-volatile) 메모리 소자로 구분할 수 있다. 상기 휘발성 메모리 소자란 전원 공급이 중단되면 메모리 셀(cell)에 저장된 데이터(data)를 모두 상실하는 메모리 소자로 디램 및 에스램 등이 여기에 속한다. 이와는 달리, 상기 비휘발성 메모리 소자는 전원 공급이 중단될지라도 메모리 셀에 저장된 데이터를 그대로 유지하는 메모리 소자로 플래시 메모리 등이 여기에 속한다.
디지털 카메라, MP3 플레이어 및 휴대전화기 등에 데이터 저장용으로 사용되는 메모리 소자는, 전원 공급이 없는 상태에서도 데이터를 보관하기 위하여, 상기 비휘발성 메모리 소자, 특히 플래시 메모리가 주로 사용되고 있다. 그러나 상기 플 래시 메모리는 플로팅 게이트에 고전계로 전하를 축적하는 구조이므로 셀 구조가 복잡하여 고집적화의 장애 요인이 되고 있다. 이러한 새로운 차세대 반도체 메모리 소자로서는 강유전체 메모리 소자(Ferroelectric RAM: FRAM), 자기 메모리 소자(Magnetic RAM: MRAM), 상전이 메모리 소자(Phase-change RAM: PRAM), 저항형 메모리 장치(Resistive RAM: RRAM) 등이 제안되어 왔다.
본 발명이 해결하고자 하는 과제는 고집적화에 유리한 저항형 메모리 장치 및 그 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 저항형 메모리 장치는, 기판; 상기 기판 상에 제 1 방향으로 신장되며 복수개의 서로 평행한 제 1 도전라인들; 상기 제 1 도전라인들 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장되는 복수개의 서로 평행한 제 2 도전라인들; 상기 제 2 도전라인들 상에 상기 제 1 방향으로 신장되며 복수개의 서로 평행한 제 3 도전라인들; 상기 제 1 도전라인과 상기 제 2 도전 라인 사이에 개재되는 제 1 정보저장막; 상기 제 2 도전라인과 상기 제 3 도전 라인 사이에 개재되는 제 2 정보저장막; 상기 제2 도전 라인과 상기 제1 정보저장막 사이 그리고 상기 제3 도전 라인과 상기 제2 정보저장막 사이에 각각 제공되는 산화막들을 포함하되, 상기 제 1 도전라인과 상기 제 3 도전라인은 수직적으로 서로 중첩되지 않도록 형성되고, 상기 제2 도전 라인과 상기 제1 정보 저장막 사이 그리고 상기 제3 도전 라인과 상기 제2 정보 저장막 사이에 산화막들이 형성되는 것.
상기 저항형 메모리 장치는, 상기 제 3 도전 라인들 상에 배치되며 상기 제 2 방향으로 신장되는 복수개의 서로 평행한 제 4 도전라인들을 더 포함할 수 있으며, 상기 제 4 도전라인은 상기 제 2 도전라인과 수직적으로 서로 중첩되지 않을 수 있다.
상기 저항형 메모리 장치는, 상기 제 4 도전 라인들 상에서 상기 제 1 방향으로 신장되며 상기 제 4 도전라인들과 절연된 제 n 도전 라인들; 및 상기 제 n 도전 라인들 상에서 상기 제 3 방향으로 신장되며 상기 제 n 도전 라인들과 절연된 제 n+1 도전라인들을 더 포함할 수 있으며, 이때 n은 5 이상이며, 상기 제 n 도전라인들 중 어느 하나는 상기 제 1 도전라인과 수직적으로 중첩될 수 있으며, 상기 제 n+1 도전라인들 중 어느 하나는 상기 제 2 도전라인과 수직적으로 중첩될 수 있다.
상기 제 1 및 제 2 정보저장막들은 금속산화막을 포함할 수 있다. 이때, 상기 제 1 내지 제 3 도전라인들은 상기 제 1 및 제 2 정보저장막들에 포함된 금속보다 산소친화도가 높은 금속을 포함할 수 있다. 상기 제 1 내지 제 3 도전라인들은 알루미늄 또는 알칼리 금속을 포함할 수 있다.
상기 제 1 및 제 2 산화막의 두께는 상기 도전라인들 중에 적어도 하나에 인가되는 전압에 의해 변할 수 있다.
상기 도전라인들 중에 적어도 하나에 인가되는 전압에 의해 상기 제 1 및 제 2 정보저장막들 내의 전하트랩 사이트 수가 변할 수 있다.
상기 제 1 및 제 2 정보저장막들은 상기 기판의 전면을 덮을 수 있다.
또는 상기 제 1 정보저장막은 상기 제 1 도전라인과 상기 제 2 도전라인이 교차하는 지점에 오직 위치하고, 상기 제 2 정보저장막은 상기 제 2 도전라인과 상기 제 3 도전라인이 교차하는 지점에 오직 위치할 수 있다. 이 경우, 상기 제 1 및 제 2 정보저장막들은 N형 금속 산화막을 포함할 수 있으며, 이때 상기 저항형 메모 리 장치는, 상기 제 1 정보저장막과 상기 제 1 도전 라인 사이에 위치하는 제 1 P형 패턴; 및 상기 제 2 정보저장막과 상기 제 2 도전 라인 사이에 위치하는 제 2 P형 패턴을 더 포함할 수 있다.
상기 저항형 메모리 장치는, 상기 제 1 정보저장막과 상기 제 1 도전라인 사이에 개재되는 제 1 확산방지막과 상기 제 2 정보저장막과 상기 제 2 도전라인 사이에 개재되는 제 2 확산방지막을 더 포함할 수 있다.
상기 제 1 및 제 2 정보저장막들은 상기 도전라인들 중에 적어도 하나에 인가되는 전압에 따라 복수의 전도도 상태를 가질 수 있다.
상기 제 1 및 제 2 도전라인들과 그 사이에 개재된 상기 제 1 정보저장막은 1층의 제 1 메모리 셀들을 구성하고, 상기 제 2 및 제 3 도전라인들과 그 사이에 개재된 상기 제 2 정보저장막은 2층의 제 2 메모리 셀들을 구성할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 저항형 메모리 장치의 제조 방법은, 기판 상에 제 1 방향으로 신장되며 복수개의 서로 평행한 제 1 도전라인들을 형성하는 단계; 상기 제 1 도전라인들 상에 제 1 정보저장막을 형성하는 단계; 상기 제 1 정보저장막 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장되는 복수개의 서로 평행한 제 2 도전라인들을 형성하는 단계; 상기 제 2 도전라인들 상에 제 2 정보저장막을 형성하는 단계; 및 상기 제 2 정보저장막 상에 상기 제 1 방향으로 신장되며 복수개의 서로 평행한 제 3 도전라인들을 형성하는 단계를 포함하며, 상기 제 1 도전라인과 상기 제 3 도전라인은 수직적으로 서로 중첩되지 않도록 형성될 수 있다.
삭제
본 발명의 일 예에 따른 저항형 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀을 다층으로 구성할 수 있어 고집적화에 유리하다. 또한, 인접한 층의 서로 평행한 도전라인들이 서로 수직적으로 중첩되지 않아, 프로그램/소거와 같은 동작시 발생되는 오류를 감소시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
<실시예 1>
도 1 내지 도 7은 본 발명의 실시예 1에 따른 저항형 메모리 장치의 형성 과정을 순차적으로 나타내는 사시도들이다.
도 1을 참조하면, 기판(1) 상에 절연막(3)을 적층한다. 상기 기판(1)은 실리콘과 같은 반도체 기판일 수도 있고, 폴리에테르술폰(polyethersulfone,PES), 폴리(에틸렌 테레프탈레이트) {poly(ethylene terephthalte), PET}, 폴리카보네이트(Polycarbonate, PC), 폴리이미드(Polyimide, PI)와 같은 플라스틱 기판일 수도 있다. 상기 절연막(3)은 실리콘 산화막이나 실리콘 질화막이나 유기 고분자 계열의 절연막이 사용될 수 있다. 상기 절연막(3)은 층간절연막으로 사용될 수 있다. 상기 절연막(3)을 형성하기 전에 상기 기판(1) 상에 트랜지스터를 형성할 수도 있다. 상기 절연막(3) 상에 제 1 방향으로 신장되는 복수개의 서로 평행한 제 1 도전라인들(7)을 형성한다. 상기 제 1 도전라인들(7)은 양단부에 위치하는 패드부들(7a)과 상기 패드부들(7a) 사이에 위치하는 라인부(7b)를 포함할 수 있다. 상기 패드부들(7a)은 상기 라인부(7b) 보다 넓은 폭을 가지며, 상기 패드부들(7a) 중 적어도 어느 하나에 전압이 인가될 수 있다. 상기 제 1 도전라인들(7)은 전이금속, 도전성 전이금속질화물, 도전성 삼원계 질화물 및 알칼리 금속 중에 선택되는 적어도 하나로 형성될 수 있다. 상기 제 1 도전라인들(7)은 예를 들면 알루미늄, 구리, 금 및 백금과 같은 금속이나, 인듐주석산화물(Indium tin oxide, ITO)과 같은 투명전극 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제 1 도전라인들(7)은 도전막을 상기 기판(1)의 전면 상에 형성한 후 식각 공정을 진행함으로써 형성될 수 있다. 또는 상기 제 1 도전라인들(7)은 도전성 잉크를 이용하 는 잉크제팅 공정으로 형성될 수 있다.
도 2를 참조하면, 상기 제 1 도전라인들(7)이 형성된 상기 기판(1)의 전면 상에 제 1 정보저장막(9)을 형성한다. 상기 제 1 정보저장막(9)은 후속에 형성될 제 2 도전라인을 구성하는 금속과 반응하여 산화막을 형성할 수 있는 물질로 형성될 수 있다. 상기 제 1 정보저장막(9)은 바람직하게는 티타늄산화막으로 형성된다. 상기 티타늄 산화막은 250℃이하의 온도에서 화학기상증착(Chemical vapor deposition) 공정 또는 원자박막증착(Atomic layer deposition) 공정으로 형성될 수 있다. 각 층의 메모리 셀 어레이를 형성하는 공정온도가 낮아 아래층의 메모리 셀 동작에 영향을 주지 않는다.
도 3을 참조하면, 상기 제 1 정보저장막(9) 상에 상기 제 1 방향에 교차하는 제 2 방향으로 신장되는 복수개의 서로 평행한 제 2 도전라인들(11)을 형성한다. 상기 제 2 도전라인들(11)은 양단부에 위치하는 패드부들(11a)과 상기 패드부들(11a) 사이에 위치하는 라인부(11b)를 포함할 수 있다. 상기 제 2 도전라인들(11)은 상기 제 1 정보저장막(9)에 포함되는 금속, 예를 들면 티타늄, 보다 높은 산소친화도를 가지는 금속을 포함할 수 있다. 예를 들면 상기 제 2 도전라인들(11)은 알루미늄 또는 알칼리 금속을 포함할 수 있다. 상기 제 2 도전라인들(11)은 도전막을 상기 기판(1)의 전면 상에 형성한 후 식각 공정을 진행함으로써 형성될 수 있다. 또는 상기 제 2 도전라인들(11)은 도전성 잉크를 이용하는 잉크제팅 공정으로 형성될 수 있다. 상기 제 2 도전 라인(11)을 형성할 때, 공정 온도에 의해 그리고 상기 제 2 도전라인들(11)에 포함되는 높은 산소친화도를 가지는 금속에 의해, 상기 제 1 정보저장막(9) 내에 함유된 산소가 상기 티타늄으로부터 분리/환원되고 상기 도전라인(11)을 구성하는 금속과 결합되어 금속 산화막을, 상기 제 2 도전라인들(11)과 상기 제 1 정보저장막(9) 사이의 계면에 형성한다. 상기 제 1 도전라인들(7)과 상기 제 2 도전라인들(11) 및 그 사이에 개재되는 제 1 정보저장막(9)은 1층의 메모리 셀들을 구성할 수 있다. 즉, 상기 제 1 도전라인들(7)과 상기 제 2 도전라인들(11)이 교차하는 지점에서 하나의 메모리 셀이 구성될 수 있다.
도 4를 참조하면, 상기 제 2 도전라인들(11)이 형성된 상기 기판(1)의 전면 상에 제 2 정보저장막(13)을 형성한다. 상기 제 2 정보저장막(13)은 후속에 형성될 제 3 도전라인들을 구성하는 금속과 반응하여 산화막을 형성할 수 있는 물질로 형성될 수 있다. 상기 제 2 정보저장막(13)은 바람직하게는 티타늄산화막으로 형성된다. 상기 티타늄 산화막은 250℃이하의 온도에서 화학기상증착(Chemical vapor deposition) 공정 또는 원자박막증착(Atomic layer deposition) 공정으로 형성될 수 있다.
도 5를 참조하면, 상기 제 2 정보저장막(13) 상에 상기 제 1 방향으로 신장되는 복수개의 서로 평행한 제 3 도전라인들(15)을 형성한다. 상기 제 3 도전라인들(15)은 양단부에 위치하는 패드부들(15a)과 상기 패드부들(15a) 사이에 위치하는 라인부(15b)를 포함할 수 있다. 상기 제 3 도전라인들(15)은 상기 제 1 도전라인들(7)과 상기 제 1 방향 및 제 2 방향에 교차하는 제 3 방향으로, 예를 들면 수직적으로 중첩되지 않는다. 따라서 상기 제 1 도전라인들(7)과 상기 제 3 도 전라인들(15) 사이의 거리가, 상기 제 1 도전라인들(7)과 상기 제 3 도전라인들(15)가 수직적으로 중첩된 경우 보다, 멀어지게 된다. 이로써, 상기 제 1 도전라인들(7) 또는 제 3 도전라인들(15)에 인가되는 전압에 의해 서로 영향을 받는 것을 줄일 수 있다. 상기 제 2 도전라인들(11)과 상기 제 2 정보저장막(13) 및 상기 제 3 도전라인들(15)은 두번째 층의 메모리 셀들을 구성할 수 있다.
도 6을 참조하면, 상기 제 3 도전라인들(15)을 덮는 제 3 정보저장막(17)을 형성한다. 상기 제 3 정보저장막(17)은 후속에 형성될 제 4 도전라인들을 구성하는 금속과 반응하여 산화막을 형성할 수 있는 물질로 형성될 수 있다. 상기 제 3 정보저장막(17)은 바람직하게는 티타늄산화막으로 형성된다. 상기 티타늄 산화막은 250℃이하의 온도에서 화학기상증착(Chemical vapor deposition) 공정 또는 원자박막증착(Atomic layer deposition) 공정으로 형성될 수 있다.
도 7을 참조하면, 상기 제 3 정보저장막(17) 상에 상기 제 2 방향으로 신장되는 복수개의 서로 평행한 제 4 도전라인들(19)을 형성한다. 상기 제 4 도전라인들(19)은 양단부에 위치하는 패드부들(19a)과 상기 패드부들(19a) 사이에 위치하는 라인부(19b)를 포함할 수 있다. 상기 제 4 도전라인들(19)은 상기 제 2 도전라인들(11)과 수직적으로(제 3 방향으로) 중첩되지 않는다. 따라서 상기 제 2 도전라인들(11)과 상기 제 4 도전라인들(19) 사이의 거리가, 상기 제 2 도전라인들(11)과 상기 제 4 도전라인들(19)이 수직적으로 중첩된 경우 보다, 멀어지게 된다. 이로써, 상기 제 2 도전라인들(11) 또는 제 4 도전라인들(19)에 인가되는 전압에 의해 서로 영향을 받는 것을 줄일 수 있다. 상기 제 3 도전라인들(15)과 상기 제 3 정보저장막(17) 및 상기 제 4 도전라인들(19)은 세번째 층의 메모리 셀들을 구성할 수 있다.
도 1 내지 도 7의 과정으로 형성되는 저항형 메모리 장치의 평면도는 도 8과 같다.
도 9a, 9b 및 9c는 각각 본 발명의 실시예 1에 따라 도 8을 I-I선, II-II선 및 III-III선으로 자른 단면도들을 나타낸다.
도 9a, 9b 및 9c에 개시된 제 1 내지 제 4 도전 라인들(7, 11, 15, 19)은 모두 정보저장막들(9, 13, 17)에 포함된 금속보다 산소친화도가 높은 금속을 포함한다. 이로써, 제 1 내지 제 4 도전 라인들(7, 11, 15, 19)의 각각과 상기 정보저장막들(9, 13, 17) 사이에 산화막들(12, 14, 18)이 형성될 수 있다. 상기 산화막들(12, 14, 18)은 예를 들면 알루미늄 산화막이거나 알칼리 금속의 산화물일 수 있다.
구체적으로, 도 8 및 9a를 참조하면, 기판(1) 상에 절연막(3)이 적층되고, 상기 절연막(3) 상에 제 1 도전라인들(7)이 상기 제 1 방향으로 신장되도록 배치된다. 상기 제 1 도전라인들(7) 상에 제 1 정보저장막(9)이 배치되고 상기 제 1 정보저장막(9) 상에 제 2 도전라인들(11)이 제 2 방향으로 신장되도록 배치된다. 상기 제 1 도전라인들(7)과 상기 제 2 도전라인들(11)이 교차되는 지점에서, 상기 제 1 및 제 2 도전라인들(7,11)과 상기 제 1 정보저장막(9)을 포함하는 제 1 층의 단위 메모리 셀(MC1)이 구성된다. 상기 제 2 도전라인들(11) 상에는 제 2 정보저장막(13)이 적층된다. 상기 제 2 도전라인들(11)과 상기 제 1 및 제 2 정보 저장막들(9,13) 사이에는 제 2 산화막(12)이 개재된다.
도 8 및 9b를 참조하면, 상기 제 2 정보저장막(13) 상에는 제 1 방향으로 신장되는 제 3 도전라인들(15)이 배치된다. 상기 제 3 도전라인들(15)은 상기 제 1 도전라인들(7)과 중첩되지 않는다. 상기 제 2 도전라인들(11)과 상기 제 3 도전라인들(15)이 교차되는 지점에서,상기 제 2 도전라인들(11)과 상기 제 3 도전라인들(15) 및 상기 제 2 정보저장막(13)을 포함하는 제 2 층의 단위 메모리 셀(MC2)이 구성된다. 즉, 상기 제 2 도전라인들(11)은 상기 제 1층의 단위 메모리 셀(MC1)에서는 제 2 도전라인으로 사용되나, 상기 제 2 층의 단위 메모리 셀(MC2)에서는 제 1 도전라인으로 사용될 수 있다.
도 8 및 9c를 참조하면, 상기 제 3 도전라인들(15) 상에 제 3 정보저장막(17)이 배치되고, 상기 제 3 정보저장막(17) 상에는 제 2 방향으로 신장되는 제 4 도전라인들(19)이 배치된다. 상기 제 4 도전라인들(19)은 상기 제 2 도전라인들(11)과 수직적으로 중첩되지 않는다. 상기 제 3 도전라인들(15)과 상기 제 4 도전라인들(19)이 교차되는 지점에서,상기 제 3 도전라인들(15)과 상기 제 4 도전라인들(19) 및 상기 제 3 정보저장막(17)을 포함하는 제 3 층의 단위 메모리 셀(MC3)이 구성된다.
도시하지는 않았지만, 상기 제 4 도전라인들(19) 상에 제 m의 정보저장막이 배치될 수 있고, 여기서 m은 4 이상이며, 상기 제 m의 정보저장막 상에 제 n의 도전라인들이 배치될 수 있다. 여기서 n은 5 이상의 홀 수이다. 제 n의 도전라인들 중의 어느 하나는 제 1 도전라인들(7)과 수직적으로 중첩될 수 있다. 제 n+1의 도 전라인들 중 어느 하나는 제 2 도전라인들(11)과 수직적으로 중첩될 수 있다.
이와 같이 메모리 셀들이 복수층으로 적층되어 배치될 수 있다. 이로써, 각층의 전계 간섭을 최소화할 수 있으면서 고집적화된 반도체 장치를 제공할 수 있다.
<실시예 2>
도 10a, 10b 및 10c는 각각 본 발명의 실시예 2에 따라 도 8을 I-I선, II-II선 및 III-III선으로 자른 단면도들을 나타낸다.
도 10a, 10b 및 10c를 참조하면, 정보저장막들(9, 13, 17) 하부에 확산방지막들(60, 62, 64)이 배치된다. 상기 확산방지막들(60, 62, 64)은 상기 정보저장막들(9, 13, 17) 내에 형성되는 전하트랩, 즉 공간 전하가 하부의 도전라인들(7, 11, 15)로 확산되는 것을 방지할 수 있다. 그러나, 상기 확산 방지막들(60, 62, 64)은 터널링을 제한할 수 있으므로 충분히 얇아야 한다. 상기 확산 방지막들(60, 62, 64)은 두께가 1~10nm일 수 있다. 상기 확산 방지막들(60, 62, 64)은 유전막일 수 있다. 상기 확산 방지막들(60, 62, 64)의 유전상수는 3~10일 수 있다. 상기 확산 방지막들(60, 62, 64)은 예를 들면 산화알루미늄 또는 산화실리콘일 수 있다.
그외의 구성은 도 9a, 9b 및 9c를 참조하여 설명된 실시예 1과 동일할 수 있다.
<실시예 3>
도 11a, 11b 및 11c는 각각 본 발명의 실시예 3에 따라 도 8을 I-I선, II-II선 및 III-III선으로 자른 단면도들을 나타낸다.
도 11, 11b 및 11c를 참조하면, 정보저장막들(9, 13, 17)은 오직, 도전라인들(7, 11, 15, 19)이 교차하는 지점에만 위치한다. 이 경우 이웃하는 메모리 셀들 간의 동작 오류를 더욱 방지할 수 있다. 또한, 이 경우, 상기 정보저장막들(9, 13, 17)은 N 타입의 금속 산화막일 수 있다. 상기 정보저장막들(9, 13, 17)과 그 하부에 위치하는 상기 도전라인들(7, 11, 15) 사이에는 P 타입의 물질막들(30, 32, 34)이 개재될 수 있다. 상기 정보저장막들(9, 13, 17)은 N 타입의 금속 산화막으로써, 예를 들면, TiO2, SnO2, ZnO, CdO, MnO 및 FeO를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 P타입의 물질막들(30, 32, 34)은 CuAlO2, NiO, MnO, In2O3, CoO, Cu2O, MnFe2O4, NiFe204를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 P 타입의 물질막들(30, 32, 34)과 상기 N 타입의 정보저장막들(9, 13, 17)은 PN 다이오드를 형성하여 순방향으로만 전류를 통과시키는 스위치 기능을 할 수 있다. 이로써, 선택된 메모리 셀에 이웃하는 메모리 셀로의 누설 전류를 차단시킬 수 있다. 상기 도전라인들(7, 11, 15, 19)이 교차하는 지점이 아닌 곳에서 상기 도전라인들(7, 11, 15, 19) 사이에는 층간절연막들(50, 52, 54)이 개재된다.
<실험예 1>
본 실험예에서는 도 8의 제 1 층의 메모리 셀(MC1) 만을 포함하는 저항형 메모리 장치를 형성하였다. 본 저항형 메모리 장치를 형성하기 위해서, 먼저 폴리이미드 기판 상에 알루미늄막으로 제 1 도전라인(도 9a의 7에 대응)을 형성하고, 상기 제 1 도전라인 상에 정보저장막(도 9a의 9에 대응)으로 티타늄산화막을 원자박 막증착 방법으로 형성하였다. 그리고 상기 정보저장막 상에 알루미늄막으로 제 2 도전라인(도 9a의 11에 대응)을 형성하였다. 이때, 상기 제 1 도전라인과 상기 정보저장막 사이에 그리고 상기 제 2 도전라인과 상기 정보저장막 사이에 알루미늄 산화막이 형성되었다. 이러한 단층의 메모리 셀을 형성한 후에, 각 도전라인에 전압을 인가하면서 전류의 변화를 측정하여 도 12a에 나타내었다.
도 12a를 참조하면, 상기 제 1 도전라인에 접지전압을 인가시키고, 상기 제 2 도전라인에 음의 전압을 인가한다. 상기 음의 전압의 절대값이 커짐에 따라 상기 저항형 메모리 장치에서 센싱되는 전류는 커브(1)의 방향을 따라 변하게 된다. 이때 상기 제 2 도전라인과 상기 정보저장막 사이에 위치하는 알루미늄산화막의 두께는 점점 감소할 수 있다. 반면에 상기 정보저장막 내의 전하트랩사이트 수는 감소할 수 있다. 상기 전압이 약 -2V 근방인 Vreset1 이하가 되면 상기 저항형 메모리 장치는 OFF 상태에서 ON 상태로 변하게 된다. 이후 다시 상기 제 2 도전라인에 인가하는 음의 전압의 절대값을 감소시키면 상기 저항형 메모리 장치에서 센싱되는 전류는 커브(2)를 따라 변하게 된다. 상기 제 2 도전라인에 인가되는 전압이 양의 전압으로 바뀌게 되면, 센싱되는 전류는 커브(3)을 따라 변하게 된다. 그리고 약 4V인 Vreset2 이상이 되면 상기 저항형 메모리 장치는 ON 상태에서 다시 OFF 상태로 변하게 된다. 이후 상기 전압을 감소시키면 상기 전류는 커브(4)를 따라 변하게 된다. 이는 사이클 수를 5회 이상 반복하여도 동일하게 나타난다. 도 12a의 그래프는 같은 전압에서 서로 다른 두개의 상태의 전기적 전도도를 보여준다. 커브 (2)와 (3)은 온(ON) 상태인 고전도도 상태를 보여주고, 커브 (1)과 (4)는 오프(OFF) 상태 인 저전도도 상태를 보여준다. 이러한 상태를 도12b를 통해 확인할 수 있다.
도 12b를 참조하면, 본 실험예에 따른 저항형 메모리 장치에서는 스위칭 횟수에 상관없이 일정한 고저항상태(High resistence state, HRS)와 저저항 상태(Low resistence state, LRS)를 보임을 알 수 있다. 이로써 우수한 특성의 저항변화 비휘발성 메모리 장치를 구현할 수 있다.
<실험예 2>
본 실험예에서는 두개의 층의 메모리 셀 구조를 가지는 저항형 메모리 장치의 동작 특성을 알아보았다. 먼저, 실험예 1과 같이 제 1 및 제 2 도전라인들을 형성한 후에, 상기 제 2 도전라인들 상에 티타늄산화막으로 제 2 정보저장막(도 9b의 13에 대응)을 형성하고, 상기 제 2 정보저장막 상에 알루미늄막을 제 3 도전라인(도 9b의 15)를 형성하였다. 이로써, 제 1 층의 메모리 셀(MC1)과 제 2 층의 메모리 셀(MC2)을 가지는 저항형 메모리 장치를 형성하였으며 그 사진을 도 13에 나타내었다. 도 13을 보면 플렉서블(flexible)하면서 투명하되, 서로 중첩되지 않는 도전라인들을 포함하는 저항형 메모리 장치를 확인할 수 있다.
도 13의 저항형 메모리 장치에 있어서, 각 층의 메모리 셀(MC1, MC2)에 실험예 1과 같이 전압을 인가할 경우 전류-전압 특성을 도 14a에 나타내었다. 도 14a를 참조하면, 층은 달라도 각각의 층에서 유사한 패턴을 보임을 알 수 있다.
도 14b는 플렉서블한 도 13의 저항형 메모리 장치를 100회 구부린 후에, 각 층의 메모리 셀(MC1, MC2)에 실험예 1과 같이 전압을 인가할 경우 전류-전압 특성을 나타낸다. 도 14b를 참조하면, 100회 구부렸을지라도, 원래의 메모리 특성이 거 의 그대로 유지되고 있음을 알 수 있다.
다음은 도 13의 저항형 메모리 장치에서 각층의 동작이 인접하는 층의 메모리 셀에 영향을 미치는지 여부에 대해 알아보았다.
도 15a는 1층의 메모리 셀(MC1)은 오프상태로 유지하고 2층의 메모리 셀(MC2)을 온/오프 시키면서 각 층의 저항의 변화를 살펴보았다. 도 15a를 참조하면, 2층의 메모리 셀(MC2)을 수회 온/오프시켜도 1층의 메모리 셀(MC1)의 오프 상태가 유지됨을 알 수 있다.
도 15b는 1층의 메모리 셀(MC1)은 온 상태로 유지하고 2층의 메모리 셀(MC2)을 온/오프 시키면서 각 층의 저항의 변화를 살펴보았다. 도 15b를 참조하면, 2층의 메모리 셀(MC2)을 수회 온/오프시켜도 1층의 메모리 셀(MC1)의 온 상태가 유지됨을 알 수 있다.
도 15c는 2층의 메모리 셀(MC2)은 오프상태로 유지하고 1층의 메모리 셀(MC1)을 온/오프 시키면서 각 층의 저항의 변화를 살펴보았다. 도 15c를 참조하면, 1층의 메모리 셀(MC1)을 수회 온/오프시켜도 2층의 메모리 셀(MC2)의 오프 상태가 유지됨을 알 수 있다.
도 15d는 2층의 메모리 셀(MC2)은 온 상태로 유지하고 1층의 메모리 셀(MC1)을 온/오프 시키면서 각 층의 저항의 변화를 살펴보았다. 도 15d를 참조하면, 1층의 메모리 셀(MC1)을 수회 온/오프시켜도 2층의 메모리 셀(MC2)의 온 상태가 유지됨을 알 수 있다.
도 15a 내지 15d를 참조하면, 각 층의 메모리 셀의 동작이 인접한 층의 메모 리 셀의 동작에 영향을 미치지 않음을 알 수 있다. 이는, 서로 평행하면서 다른 층에 위치하는 도전라인들이 수직적으로 중첩되지 않기 때문이다.
다음은 각 층의 시간의 변화에 따른 저항 특성을 도 16a에 나타내었다. 도 16a를 참조하면, 2x104초 이상의 시간이 흘러도 각 층의 온/오프 상태가 유지됨을 알 수 있다. 이로써, 본 발명의 저항형 메모리 장치가 우수한 비휘발성 특성, 즉 보유(retention) 특성을 나타냄을 알 수 있다.
다음은 각층의 메모리 셀에 번갈아가며 50회 이상 온/오프를 반복했을 때의 각 층의 저항 상태를 나타낸다. 도 16b를 참조하면, 대체적으로 50회 이상 반복하여도 각층의 온/오프 특성이 유지됨을 알 수 있다. 이로써, 본 발명의 저항형 메모리 장치가 우수한 비휘발성 특성, 즉 내구성(endurance) 특성을 나타냄을 알 수 있다.
<적용예>
도 17은 본 발명의 실시예들에 따른 저항형 메모리 장치의 적용예를 나타낸 메모리 시스템의 블록도이다.
도 17을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 비휘발성 메모리 장치(예를 들어, 본 발명의 저항형 메모리 장치(RRAM); 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
비휘발성 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장될 수 있다. 비휘발성 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 7은 본 발명의 실시예 1에 따른 저항형 메모리 장치의 형성 과정을 순차적으로 나타내는 사시도들이다.
도 8은 본 발명의 실시예 1에 따른 저항형 메모리 장치의 평면도이다.
도 9a, 9b 및 9c는 각각 본 발명의 실시예 1에 따라 도 8을 I-I선, II-II선 및 III-III선으로 자른 단면도들을 나타낸다.
도 10a, 10b 및 10c는 각각 본 발명의 실시예 2에 따라 도 8을 I-I선, II-II선 및 III-III선으로 자른 단면도들을 나타낸다.
도 11a, 11b 및 11c는 각각 본 발명의 실시예 3에 따라 도 8을 I-I선, II-II선 및 III-III선으로 자른 단면도들을 나타낸다.
도 12a는 본 발명의 실험예 1에 따라 단층의 메모리 셀 구조를 가지는 저항형 메모리 장치의 전류-전압 특성을 나타내는 그래프이다.
도 12b는 본 발명의 실험예 2에 따라 단층의 메모리 셀 구조를 가지는 저항형 메모리 장치의 스위칭 사이클에 따른 저항 상태를 나타내는 그래프이다.
도 13은 본 발명의 실험예 2에 따라 2층의 메모리 셀 구조를 가지는 저항형 메모리 장치의 사진이다.
도 14a는 본 발명의 실험예 2에 따라 2층의 메모리 셀 구조를 가지는 저항형 메모리 장치에 있어서 각 층의 메모리 셀의 전류-전압 특성을 나타내는 그래프이다.
도 14b는 본 발명의 실험예 2에 따라 2층의 메모리 셀 구조를 가지는 저항형 메모리 장치를 100회 구부린 후에 각 층의 메모리 셀의 전류-전압 특성을 나타내는 그래프이다.
도 15a 내지 도 15d는 본 발명의 다른 예에 따라 각각 2층의 메모리 셀 구조를 가지는 저항형 메모리 장치에서 하나의 층의 메모리 셀이 다른 층의 메모리 셀에 미치는 영향을 알아보는 그래프들이다.
도 16a는 본 발명의 실험예 2에 따라 2층의 메모리 셀 구조를 가지는 저항형 메모리 장치에서 보유(retention) 특성을 나타내는 그래프이다.
도 16b는 본 발명의 실험예 2에 따라 2층의 메모리 셀 구조를 가지는 저항형 메모리 장치에서 내구성(endurance) 특성을 나타내는 그래프이다.
도 17은 본 발명의 실시예들에 따른 저항형 메모리 장치의 적용예를 나타낸 메모리 시스템의 블록도이다.

Claims (20)

  1. 기판;
    상기 기판 상에 제 1 방향으로 신장되며 복수개의 서로 평행한 제 1 도전라인들;
    상기 제 1 도전라인들 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장되는 복수개의 서로 평행한 제 2 도전라인들;
    상기 제 2 도전라인들 상에 상기 제 1 방향으로 신장되며 복수개의 서로 평행한 제 3 도전라인들;
    상기 제 1 도전라인과 상기 제 2 도전 라인 사이에 개재되는 제 1 정보저장막;
    상기 제 2 도전라인과 상기 제 3 도전 라인 사이에 개재되는 제 2 정보저장막; 및
    상기 제2 도전 라인과 상기 제1 정보저장막 사이 그리고 상기 제3 도전 라인과 상기 제2 정보저장막 사이에 각각 제공되는 산화막들을 포함하되,
    상기 제 1 도전라인과 상기 제 3 도전라인은 수직적으로 서로 중첩되지 않는 것을 특징으로 하는 저항형 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 3 도전 라인들 상에 배치되며 상기 제 2 방향으로 신장되는 복수개의 서로 평행한 제 4 도전라인들을 더 포함하되,
    상기 제 4 도전라인은 상기 제 2 도전라인과 수직적으로 서로 중첩되지 않는 것을 특징으로 하는 저항형 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 4 도전 라인들 상에서 상기 제 1 방향으로 신장되며 상기 제 4 도전라인들과 절연된 제 n 도전 라인들; 및
    상기 제 n 도전 라인들 상에서 상기 제 3 방향으로 신장되며 상기 제 n 도전 라인들과 절연된 제 n+1 도전라인들을 더 포함하되,
    여기서 n은 5 이상이며,
    상기 제 n 도전라인들 중 어느 하나는 상기 제 1 도전라인과 수직적으로 중첩되며,
    상기 제 n+1 도전라인들 중 어느 하나는 상기 제 2 도전라인과 수직적으로 중첩되는 것을 특징으로 하는 저항형 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 정보저장막들은 금속산화막을 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 내지 제 3 도전라인들은 상기 제 1 및 제 2 정보저장막들에 포함된 금속보다 산소친화도가 높은 금속을 포함하는 것을 특징으로 하는 저항형 메모 리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 3 도전라인들은 알루미늄 또는 알칼리 금속을 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 산화막의 두께는 상기 도전라인들 중에 적어도 하나에 인가되는 전압에 의해 변하는 것을 특징으로 하는 저항형 메모리 장치.
  9. 제 1 항에 있어서,
    상기 도전라인들 중에 적어도 하나에 인가되는 전압에 의해 상기 제 1 및 제 2 정보저장막들 내의 전하트랩 사이트 수가 변하는 것을 특징으로 하는 저항형 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 정보저장막들은 상기 기판의 전면을 덮는 것을 특징으로 하는 저항형 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제 1 정보저장막은 상기 제 1 도전라인과 상기 제 2 도전라인이 교차하는 지점에 위치하고, 상기 제 2 정보저장막은 상기 제 2 도전라인과 상기 제 3 도전라인이 교차하는 지점에 위치하는 것을 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 정보저장막들은 N형 금속 산화막을 포함하며,
    상기 저항형 메모리 장치는,
    상기 제 1 정보저장막과 상기 제 1 도전 라인 사이에 위치하는 제 1 P형 패턴; 및
    상기 제 2 정보저장막과 상기 제 2 도전 라인 사이에 위치하는 제 2 P형 패턴을 더 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 정보저장막과 상기 제 1 도전라인 사이에 개재되는 제 1 확산방지 막과 상기 제 2 정보저장막과 상기 제 2 도전라인 사이에 개재되는 제 2 확산방지막을 더 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  14. 제 1 항에 있어서,
    상기 제 1 및 제 2 정보저장막들은 상기 도전라인들 중에 적어도 하나에 인가되는 전압에 따라 복수의 전도도 상태를 가지는 것을 특징으로 하는 저항형 메모리 장치.
  15. 기판 상에 제 1 방향으로 신장되며 복수개의 서로 평행한 제 1 도전라인들을 형성하는 단계;
    상기 제 1 도전라인들 상에 제 1 정보저장막을 형성하는 단계;
    상기 제 1 정보저장막 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장되는 복수개의 서로 평행한 제 2 도전라인들을 형성하는 단계;
    상기 제 2 도전라인들 상에 제 2 정보저장막을 형성하는 단계; 및
    상기 제 2 정보저장막 상에 상기 제 1 방향으로 신장되며 복수개의 서로 평행한 제 3 도전라인들을 형성하는 단계를 포함하되,
    상기 제 1 도전라인과 상기 제 3 도전라인은 수직적으로 서로 중첩되지 않도록 형성되고,
    상기 제2 도전 라인과 상기 제1 정보 저장막 사이 그리고 상기 제3 도전 라인과 상기 제2 정보 저장막 사이에 산화막들이 형성되는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 정보저장막들은 금속산화막을 포함하는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 및 제 3 도전라인들은 상기 제 1 및 제 2 정보저장막들 내에 포함되는 금속보다 산소친화도가 더 높은 금속을 포함하는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법.
  18. 삭제
  19. 삭제
  20. 제 15 항에 있어서,
    상기 제 3 도전라인들 상에 제 3 정보저장막을 형성하는 단계; 및
    상기 제 3 정보저장막 상에 상기 제 2 방향으로 신장되는 복수개의 서로 평행한 제 4 도전라인들을 형성하는 단계를 더 포함하되,
    상기 제 4 도전라인은 상기 제 2 도전라인과 수직적으로 서로 중첩되지 않도록 형성되는 것을 특징으로 하는 저항형 메모리 장치의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101115756B1 (ko) * 2011-09-23 2012-03-06 권의필 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법
KR101320875B1 (ko) * 2012-01-05 2013-10-23 인텔렉추얼디스커버리 주식회사 저항 변화 메모리 소자 및 그 제조 방법
CN102569337B (zh) * 2012-03-15 2014-11-05 北京大学 一种防串扰的柔性透明存储阵列及其制备方法
KR101935608B1 (ko) 2012-04-02 2019-01-04 서울대학교산학협력단 가변 저항체 및 이를 이용한 전자 소자들
KR102053037B1 (ko) 2013-08-01 2019-12-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102129424B1 (ko) * 2018-11-16 2020-07-02 연세대학교 산학협력단 친환경 바이오 재료를 활용한 저항 스위칭 메모리 및 그 제조방법
US11342344B2 (en) 2019-11-05 2022-05-24 Electronics And Telecommunications Research Institute Memory device and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010101020A (ko) * 1998-11-16 2001-11-14 추후기재 수직 적층 필드 프로그래머블 비휘발성 메모리 및 그 제조방법
JP2004185756A (ja) 2002-12-05 2004-07-02 Sharp Corp 不揮発性メモリ装置
KR20070104159A (ko) * 2006-04-21 2007-10-25 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2500938A1 (en) 2004-03-24 2005-09-24 Rohm And Haas Company Memory devices based on electric field programmable films
US7215563B2 (en) * 2004-04-02 2007-05-08 Brandon Tyler L Multi-layered memory cell structure
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
WO2008140979A1 (en) * 2007-05-09 2008-11-20 Intermolecular, Inc. Resistive-switching nonvolatile memory elements
KR20090081153A (ko) * 2008-01-23 2009-07-28 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010101020A (ko) * 1998-11-16 2001-11-14 추후기재 수직 적층 필드 프로그래머블 비휘발성 메모리 및 그 제조방법
JP2004185756A (ja) 2002-12-05 2004-07-02 Sharp Corp 不揮発性メモリ装置
KR100530908B1 (ko) 2002-12-05 2005-11-23 샤프 가부시키가이샤 비휘발성 메모리 장치
KR20070104159A (ko) * 2006-04-21 2007-10-25 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법

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