JP4221031B2 - 不揮発性半導体記憶装置及びその書き換え方法 - Google Patents
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Description
以下において、本発明に係る不揮発性半導体記憶装置(以下、適宜「本発明装置」と称する)、及びその書き換え方法(以下、適宜「本発明方法」と称する)の第1実施形態(以下、適宜「本実施形態」と称する)について図1〜図8の各図を参照して説明する。
図1は、本発明装置の概略構成を示すブロック図の一例である。図1に示すように、本発明装置10は、メモリセルアレイ11、ワード線デコーダ(ワード線選択回路に相当)12、ビット線デコーダ(ビット線選択回路に相当)13、負荷回路14、読み出し回路15、制御回路16、及び、電圧スイッチ回路(電圧発生回路)17を備えて構成される。
次に、まず本発明の基礎となる新知見についての説明を行った後、本発明装置に対する書き換え動作の一例について説明する。
以下において、本発明装置及び本発明方法の第2実施形態(以下、適宜「本実施形態」と称する)について、図10を参照して説明する。尚、本実施形態は、第1実施形態と比較して、負荷回路14の構成が異なるのみであり、他は第1実施形態の構成と同一である。以下では、第1実施形態と異なる部分についてのみ説明を行い、第1実施形態と同一の部分についての説明は省略する。
本発明装置の別実施形態につき、以下に説明する。
11: メモリセルアレイ
12: ワード線デコーダ
13: ビット線デコーダ
14: 負荷回路
15: 読み出し回路
16: 制御回路
17: 電圧スイッチ回路
18: アドレス線
19: データ線
20: 制御信号線
21: 可変抵抗素子
22: 下部電極
23: 可変抵抗体
24: 上部電極
61: 可変抵抗素子
62: ダイオード
63: 下部電極
64: 可変抵抗体
65: 上部電極
66: P型半導体層
67: N型半導体層
68: 下部配線
69: 上部配線
81: 可変抵抗素子
82: 選択トランジスタ
83: 下部電極
84: 可変抵抗体
85: 上部電極
86: ソース領域
87: ドレイン領域
88: ゲート電極
BL0〜BL3、BL: ビット線
Eta: 低抵抗化終端曲線
Ic1: 電流コンプライアンス値
La、Lb: 負荷曲線
M: メモリセル
Rt0〜Rt21: 抵抗特性
Rta: 低抵抗化終端点
Rtb: 高抵抗化終端点
Rta1、Rta2: 抵抗特性
Sa、Sb: 抵抗特性(電流電圧特性曲線)
Sc: 負荷抵抗特性
SL: ソース線
Tb: 遷移点
WL0〜WL3、WL: ワード線
Va、Vb: 閾値電圧
Vg: ゲート電圧
Z: 負荷抵抗特性
Claims (8)
- 両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が遷移し、前記抵抗特性に応じて異なる情報が関連付けられることで情報の記憶が可能な2端子構造の可変抵抗素子を有するメモリセルを複数配列してなるメモリセルアレイと、
前記可変抵抗素子の一方の端子に直列に接続する負荷回路と、
前記可変抵抗素子と前記負荷回路との直列回路の両端に電圧を印加するための電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、
前記負荷回路が、電流電圧特性で規定される負荷抵抗特性の変更制御を可能に構成され、
前記電圧発生回路が、当該電圧発生回路から発生される電圧の発生電圧条件を変更制御可能に構成され、
前記可変抵抗素子が、前記直列回路に前記電圧発生回路からの発生電圧が印加されると、前記負荷回路の負荷抵抗特性と前記電圧発生回路からの発生電圧条件に基づいて、少なくとも第1抵抗特性、第2抵抗特性、第3抵抗特性、及び第4抵抗特性の4つの異なる抵抗特性から決定される一の抵抗特性に抵抗特性を遷移可能に構成され、
前記負荷回路の負荷抵抗特性及び前記電圧発生回路からの発生電圧条件を所定の第1遷移条件に設定した状態で、前記第2抵抗特性又は前記第4抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第1抵抗特性に遷移し、
前記負荷抵抗特性及び前記発生電圧条件を所定の第2遷移条件に設定した状態で、前記第1抵抗特性又は前記第3抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第2抵抗特性に遷移し、
前記負荷抵抗特性及び前記発生電圧条件を所定の第3遷移条件に設定した状態で、前記第2抵抗特性又は前記第4抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第3抵抗特性に遷移し、
前記負荷抵抗特性及び前記発生電圧条件を所定の第4遷移条件に設定した状態で、前記第1抵抗特性又は前記第3抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第4抵抗特性に遷移することを特徴とする不揮発性半導体記憶装置。 - 前記第1及び第2遷移条件は、前記負荷抵抗特性が共通で前記発生電圧条件のみが異なる構成であり、
前記第1及び第3遷移条件、並びに前記第2及び第4遷移条件は、夫々前記発生電圧条件が共通で前記負荷抵抗特性のみが異なる構成であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1及び第3抵抗特性は、前記第2及び第4抵抗特性より低抵抗状態を示す抵抗特性であることを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイが、前記メモリセルを行方向及び列方向に夫々複数配列するとともに、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続して構成され、
前記負荷回路が、前記メモリセルアレイ外に形成されると共に、前記複数のワード線の中から選択される選択ワード線、又は前記複数のビット線の中から選択される選択ビット線との少なくとも何れか一方側に電気的に接続可能に構成されていることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。 - 前記負荷回路が抵抗値の異なるオーミック特性を示す複数の多結晶シリコン体を備え、前記可変抵抗素子の一方の端子に接続させて前記直列回路を構成する前記多結晶シリコン体を複数の中から選択することで前記負荷抵抗特性の変更制御が行われることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
- 前記負荷回路がMOSトランジスタを備え、前記MOSトランジスタのゲート電極に対する印加電圧が制御されることで前記負荷抵抗特性の変更制御が行われることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
- 前記可変抵抗素子が、酸窒化チタン、酸化ニッケル、又は酸化銅で構成されることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 請求項1〜7の何れか1項に記載の不揮発性半導体記憶装置の書き換え方法であって、
前記負荷抵抗特性又は前記発生電圧条件の何れか一方、又は双方を変更することで、少なくとも前記第1〜第4遷移条件の中から選択される一の遷移条件を設定し、当該設定された遷移条件の下で書き換え対象となる前記メモリセルが備える前記可変抵抗素子と前記負荷回路との直列回路の両端に前記電圧発生回路からの発生電圧を印加して、前記可変抵抗素子の抵抗特性を、書き換え後の記憶状態に関連付けられている少なくとも前記第1〜第4抵抗特性から決定される一の抵抗特性に遷移させることで、一の情報状態に書き換えを行うことを特徴とする不揮発性半導体記憶装置の書き換え方法。
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