KR20040041069A - 반도체 기억장치 및 그 제어방법 - Google Patents

반도체 기억장치 및 그 제어방법 Download PDF

Info

Publication number
KR20040041069A
KR20040041069A KR1020030078731A KR20030078731A KR20040041069A KR 20040041069 A KR20040041069 A KR 20040041069A KR 1020030078731 A KR1020030078731 A KR 1020030078731A KR 20030078731 A KR20030078731 A KR 20030078731A KR 20040041069 A KR20040041069 A KR 20040041069A
Authority
KR
South Korea
Prior art keywords
word line
program
cell
voltage
memory cell
Prior art date
Application number
KR1020030078731A
Other languages
English (en)
Other versions
KR100555243B1 (ko
Inventor
하마구치코지
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20040041069A publication Critical patent/KR20040041069A/ko
Application granted granted Critical
Publication of KR100555243B1 publication Critical patent/KR100555243B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 기억장치(2)는 전기적 스트레스의 인가에 따라서 저항값이 변화하는 비휘발성 저항 변화 메모리 소자(23B)와, 선택 트랜지스터(23A)로 이루어진 메모리 셀; 및 상기 메모리 셀에 접속되는 워드라인에 워드라인 전압을 공급하는 워드라인 전압 공급수단을 포함한다. 메모리 셀(23)에 대한 프로그램 동작 및 메모리 셀(23)의 프로그램 상태를 검증하는 검증 동작을 실행할 때, 서로 관련된 전후 단계로 설정된 2개의 동작에 대하여, 즉, 메모리 셀에 대해 실행되는 프로그램 동작과 메모리 셀(23)의 프로그램 상태를 검증하기 위해 실행되는 검증 동작에 대하여, 상기 워드라인 전압 공급수단(22)은 프로그램 대상으로서 선택된 메모리 셀에 접속되는 워드라인에 동일한 전압 레벨의 워드라인 전압을 공급한다.

Description

반도체 기억장치 및 그 제어방법{SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF}
본 발명은 메모리 셀 프로그램 동작 및 메모리 셀 프로그램 상태를 검증하는 검증 동작을 수행하는 반도체 기억장치에 관한 것이며, 프로그램 및 검증 동작에 대한 제어방법에 관한 것이다.
종래의 반도체 기억장치의 예로서, NOR형 플래시 메모리 소자 및 그 동작방법을 도 4∼도 6을 참조하여 이하에 설명한다.
도 4는 종래의 NOR 플래시 메모리 소자(1)의 주요부 구성의 예를 나타내는 회로도이다. 도 5는 1셀당 2비트를 기억할 수 있는 NOR 플래시 메모리 소자(1)에 있어서 임계전압 분포도를 나타낸다.
도 4를 참조하면, NOR 플래시 메모리 소자(1)는 프로그램 제어회로(11); 워드라인 전압 발생회로(12); 메인 어레이 행 디코더(13; main array row decoder); 복수의 메인 셀(14)(간략화를 위해 하나만을 나타냄); 레퍼런스 셀 행 디코더(15; reference cell row decoder); 참조용 임계전압(하한 설정값(Vtmin))의 레퍼런스 셀(RefA); 참조용 임계전압(상한 설정값(Vtmax))의 레퍼런스 셀(RefB); 판정용 감지증폭기(S/A); 메인 셀의 판독 부하(16); 레퍼런스 셀의 판독 부하(17); 프로그램 회로(18); 및 스위치 소자(16A, 17A, 18A, 19, 20A, 20B)를 구비한다. 복수의 메인 셀(14)은 복수의 부동 게이트 트랜지스터로 이루어진 플래시 셀 어레이의 형태로 구성된다.
프로그램 제어회로(11)는 후술하는 바와 같이 처리를 제어 및/또는 수행한다. 검증 동작의 실행시, 프로그램 제어회로(11)는 검증 실행 신호(VRFY1)를 워드라인 전압 발생회로(12) 및 스위치 소자(16A, 17B)에 출력한다. 동시에, 프로그램 제어회로(11)는 레퍼런스 셀 선택신호[RSA(또는 RSB)]를 레퍼런스 셀[RefA(또는 RefB)]에 출력한다. 또한, 프로그램 동작의 실행시, 프로그램 제어회로(11)는 프로그램 실행 신호(PROG)를 워드라인 전압 발생회로(12) 및 스위치 소자(18A)에 출력한다.
더욱 상세하게는, 프로그램 제어회로(11)는 후술하는 바와 같이 처리를 제어 및/또는 수행한다. 감지 증폭기(S/A)로부터 수신되는 검증 판정 신호(VRFY2)에 따라서, 프로그램 회로(18)로부터 선택된 메인 셀(14)로 프로그램 펄스를 인가하고, 처리는 검증 동작을 실행한다. 그후, 처리는 메인 셀(14)의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상인지의 여부를 판정한다. 처리가 메인 셀(14)의 임계전압이 임계전압(Vtmin) 미만인 것을 판정하면, 처리는 프로그래밍(재프로그래밍)의 단계로 복귀한다. 한편, 판정 결과로서, 그 임계전압이 임계전압(Vtmin) 이상이면, 처리는 메인 셀(14)의 임계전압이 다른 레퍼런스 셀(RefB)의 임계전압(Vtmax) 이하인지의 여부를 판정한다[이 단계에서, 처리는 레퍼런스 셀 선택신호(RSA)로부터 레퍼런스 셀 선택신호(RSB)로 스위칭한다]. 메인 셀(14)의 임계전압이 레퍼런스 셀(RefB)의 임계전압(Vtmax) 이하이면, 처리는 프로그램 정상 종료를 실행한다. 한편, 그 임계전압이 레퍼런스 셀(RefB)의 임계전압(Vtmax) 이하가 아니면, 처리는 프로그램 강제 종료 처리를 실행한다(프로그램 실패를 야기시킨다).
프로그램 제어회로(11)로부터 프로그램 실행 신호(PROG)의 수신시, 워드라인 전압 발생회로(12)는 메인 어레이 행 디코더(13) 및 레퍼런스 셀 행 디코더(15)로 프로그래밍 전압을 출력한다. 또한, 프로그램 제어회로(11)로부터 검증 실행 신호(VRFY1)의 수신시, 워드라인 전압 발생회로(12)는 메인 어레이 행 디코더(13) 및 레퍼런스 셀 행 디코더(15)로 검증 전압을 출력한다.
메인 어레이 행 디코더(13)는 입력된 어드레스 신호(ADD)를 복호화한다. 주어진 어드레스에 대응하여, 메인 어레이 행 디코더(13)는 선택될 메인 어레이 워드라인으로 검증 전압 또는 프로그래밍 전압을 출력하여, 소정 메인 셀(14)을 선택한다. 그리하여, 메인 어레이 행 디코더(13)는 어드레스 신호를 복호화하는 기능 뿐만 아니라, 워드라인 전압 발생회로(12)에 발생되는 워드라인 전압(즉, 이 경우에 검증 전압 또는 프로그래밍 전압)을 공급하는 드라이버(driver) 기능도 가진다. 유사하게, 열 디코더(도시하지 않음)는 입력된 어드레스 신호(ADD)를 복호화하고, 주어진 어드레스에 대응하여, 열 선택신호(COL)를 출력함으로써 소정의 선택될 비트라인을 선택한다.
레퍼런스 셀 행 디코더(15)는 입력된 레퍼런스 어드레스 신호(ADDREF)를 복호화하여, 레퍼런스 셀용 워드라인으로 검증 전압을 출력한 후, 소정 레퍼런스 셀(RefA) 또는 레퍼런스 셀(RefB)을 선택할 수 있다. 그리하여, 레퍼런스 셀 행 디코더(15)는 레퍼런스 어드레스 신호(ADDREF)를 복호화하는 기능 뿐만 아니라, 워드라인 전압 발생회로(12)에 발생되는 워드라인 전압(즉, 이 경우에 검증 전압 또는 프로그래밍 전압)을 공급하는 드라이버 기능도 가진다.
검증 동작의 실행시, 감지 증폭기(S/A)는 선택된 메인 셀(14)의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상인지의 여부를 비교하여 판정한다. 그후, 감지 증폭기(S/A)는 그 결과 신호로서 검증 판정 신호(VRFY2)를 프로그램 제어회로(11)로 출력한다.
도 4에 두개의 레퍼런스 셀(RefA, RefB)만을 나타내지만, 다른 메모리 상태에 따라서 다른 레퍼런스 셀을 설치할 필요가 있다. 또한, 도 4에 나타낸 구성에서는 레퍼런스 셀 행 디코더(15)를 사용하여 레퍼런스 셀(RefA, RefB)을 각각 선택한다. 그러나, 레퍼런스 셀 선택신호(RSA, RSB)에 의해 열(레퍼런스 비트라인)을 각각 선택할 수 있기 때문에, 레퍼런스 셀(RefA, RefB)에 대해 워드라인을 공통으로 설치하여도 문제가 발생하지 않는다.
도 6을 참조하면, 상술한 바와 같이 구성된 종래의 NOR 플래시 메모리 소자에서 수행되는 프로그램 및 검증 동작의 일반적인 루틴에 관해 이하에 설명한다.
도 6은 도 4에 나타낸 NOR 플래시 메모리 소자(1)에서 수행되는 프로그램 및검증 동작을 나타내는 플로우차트이다. 이하, "프로그램"이란 메인 셀(14)의 부동 게이트에 전자를 기억시킴으로써, "기억 셀"로서의 플래시 셀의 임계전압을 증가시키는 실행 처리를 의미한다.
먼저, 스텝 S1에서, 프로그램 제어회로(11)는 워드라인 전압 발생회로(12)로 검증 실행 신호(VREY1)를 출력한다. 워드라인 전압 발생회로(12)는 검증 전압(약 5V)을 메인 어레이 행 디코더(13) 및 레퍼런스 셀 행 디코더(15)로 번갈아 출력한다. 그후, 메인 어레이 행 디코더(13) 및 레퍼런스 셀 행 디코더(15)는 메인 셀(14) 및 레퍼런스 셀(RefA)의 각각의 워드라인 전압을 검증 전압(약 5V)으로 설정한다.
스텝 S2에서, 처리는 검증 동작을 실행한다. 감기 증폭기(S/A)는 그 두개의 입력단자에 흐르는 전류값을 비교한다. 그것에 의해, 감지 증폭기(S/A)는 메인 셀(14)의 임계전압과 레퍼런스 셀(RefA)의 임계전압(Vtmin)을 비교하여, 그 비교 결과(검증 판정 신호(VRFY2))를 프로그램 제어회로(11)에 출력한다. 신호(VRFY2)에 응답하여, 프로그램 제어회로(11)는 메인 셀(14)의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상인지의 여부를 판정한다.
스텝 S2에서, 메인 셀(14)의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상으로 판정되면(응답이 "YES"이면), 처리는 스텝 S3의 처리로 건너뛴다. 스텝 S3에서, 처리는 메인 셀(14)의 임계전압이 레퍼런스 셀(RefB)의 임계전압(Vtmax) 이하인지의 여부를 판정한다. 스텝 S2에서 메인 셀(14)의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상이고, 동시에, 스텝 S3에서 메인 셀(14)의 임계전압이 레퍼런스 셀(RefB)의 임계전압(Vtmax) 이하이면(응답이 "YES"이면), 처리는 프로그램 정상 종료를 실행한다(프로그램을 완료한다). 그러나, 스텝 S2에서 메인 셀(14)의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상이고, 동시에, 스텝 S3에서 메인 셀(14)의 임계전압이 레퍼런스 셀(RefB)의 임계전압(Vtmax) 이하가 아니면(응답이 "NO"이면), 처리는 스텝 S5에서 프로그램 강제 종료를 실행한다(처리의 실패를 야기시킨다).
한편, 스텝 S2에서 메인 셀(14)의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상이 아니면(응답이 "NO"이면), 스텝 S6의 이후 처리로 진행한다. 스텝 S6에서, 프로그램 제어회로(11)는 워드라인 전압 발생회로(12)로 프로그램 실행 신호(PROG)를 출력한다. 워드라인 전압 발생회로(12)는 프로그래밍 전압(약 6∼10V)을 메인 어레이 행 디코더(13)로 출력하고, 메인 어레이 행 디코더(13)는 메인 셀(14)의 워드라인 전압을 프로그래밍 전압(약 6∼10V)으로 설정한다. 플래시 메모리에 있어서, 플래시 셀[메인 셀(14)]의 임계전압은 프로그래밍용 워드라인 전압에 따라서 판정되기 때문에, 설정하고자 하는 임계전압에 따라서 워드라인 전압을 변경해야만 한다.
그후, 스텝 S7에서, 프로그램 회로(18)로부터 예컨대, 5V∼6V의 프로그램 펄스 전압을 0.5∼1㎲동안만(프로그램 시간) 메인 셀(14)의 부동 게이트 트랜지스터의 드레인에 인가한다.
스텝 S8에서, 워드라인 전압을 프로그래밍 전압(약 6∼10V)으로부터 검증 전압(약 5V)으로 변경한다.
스텝 S9에서, 플래시 셀[메모리 셀(14)]의 임계전압이 레퍼런스 셀(RefA)의 임계전압(Vtmin) 이상인지의 여부를 판정하는 검증 동작을 실행한다. 스텝 S9에서 그 임계전압이 임계전압(Vtmin) 이상이면(응답이 "YES"이면), 처리는 그후 스텝 S3에서 플래시 셀의 임계전압이 임계전압(Vtmax) 이하인지의 여부를 판정한다. 스텝 S9에서 그 임계전압이 임계전압(Vtmin) 이상이고, 동시에, 스텝 S3에서 그 임계전압이 임계전압(Vtmax) 이하이면(응답이 "YES"이면), 처리는 스텝 S4로 진행하여 프로그램 정상 종료를 실행한다(프로그램 처리를 완료한다). 한편, 스텝 S9에서 플래시 셀의 임계전압이 임계전압(Vtmin) 이상이고, 동시에, 스텝 S3에서 그 임계전압이 임계전압(Vtmax) 이하가 아니면(응답이 "NO"이면), 처리는 스텝 S5로 진행하여 프로그램 강제 종료 처리를 실행한다(프로그램 실패를 야기시킨다).
한편, 스텝 S9에서 검증 동작을 실행하여, 플래시 셀[메인 셀(14)]의 임계전압이 임계전압(Vtmin) 이상이 아니라고 판정되면, 스텝 S10에서 처리는 프로그램 펄스 인가 루틴(program-pulse application routine)의 실행 횟수(실행 카운트)를 카운트한다. 카운트값이 규정된 상한 설정 카운트값 미만이면(응답이 "YES"이면), 처리는 스텝 S6의 처리로 복귀하여 프로그램 펄스 인가 처리를 재수행한다. 한편, 카운트값이 규정된 상한 설정 카운트값에 도달하면(응답이 "NO"이면), 프로그램 루틴이 무한 반복으로 들어가는 것을 방지하기 위해, 처리는 스텝 S5에서 프로그램 강제 종료 처리를 실행한다(프로그램 실패를 야기시킨다).
각각의 스텝의 처리에 있어서, 2진 메모리의 경우 스텝 S1 및 S2를 수행하지 않더라도 문제가 발생하지 않는다. 그러나, 다치 메모리(multi-level memory)의 경우, 스텝 S1 및 S2는 오버프로그래밍에 의해 야기되는 상태 변화를 방지하기 위해 필요 불가결하다. 또한, 2진 메모리에 의하면, 처리는 스텝 S3에서 플래시 셀의 임계전압이 임계전압(Vtmax) 이하인지의 여부를 판정할 필요가 없다. 또한, 상술한 바와 같이, 스텝 S10의 처리는, 선택된 메인 셀(14)이 어떤 이유 때문에 프로그램할 수 없거나 또는 쉽게 프로그램할 수 없을 때, 프로그램 루틴이 무한 반복에 들어가는 것을 방지하기 위해 수행된다.
종래의 NOR 플래시 메모리에 있어서, 워드라인 전압은 프로그램 펄스 인가시 및 프로그램 검증시에 메모리 동작의 상태에 따라서 변경된다. 이는 워드라인 전압 발생회로(12)를 설치하여 메모리 동작 상태에 따라서 워드라인 전압으로 변경하는 전압 제어를 요구한다.
전압 제어는 다치 메모리의 경우 특히 복잡하다. 플래시 메모리의 경우, 워드라인 전압으로 6∼10V의 고전압이 사용된다. 이러한 고전압을 변경할 경우, 전압이 전이되기 시작한 후 안정되기까지 장시간(수백㎱ ∼ 수㎲)이 요구된다. 그 결과, 회로 규모의 증가에 의한 회로 면적 증가 및 프로그램 동작 시간의 지연이 문제가 된다. 특히, 다치 메모리의 경우, 1셀당 정보량을 증가시킬수록 이들 문제는 더욱 현저하게 된다.
본 발명은 상기 문제점을 감안하여 제안된 것이다. 따라서, 본 발명의 제1목적은 적어도 프로그램 및 검증 동작의 처리속도가 향상되며, 예컨대, 칩 면적의 축소 및 프로그램 동작을 위한 전류 소비의 저감을 가능하게 하는 반도체 기억장치를 제공하는 것이다. 본 발명의 제2목적은 상기에 설명한 반도체 기억장치에 대한 제어방법을 제공하는 것이다.
도 1은 본 발명에 따른 실시형태의 반도체 기억장치의 주요부 구성예를 나타내는 회로도;
도 2는 1셀에 2비트(4치)를 기억하는 경우의 비휘발성 저항 변화 메모리 소자에 있어서의 저항 분포도;
도 3은 본 발명의 반도체 기억장치에 있어서 프로그램 및 검증 동작을 나타내는 플로우차트;
도 4는 종래의 NOR 플래시 메모리의 주요부 구성예를 나타내는 회로도;
도 5는 1셀에 2비트(4치)를 기억하는 NOR 플래시 메모리 소자의 임계값 분포도;
도 6은 종래의 NOR 플래시 메모리 소자에 있어서 프로그램 및 검증 동작을 나타내는 플로우차트이다.
<도면의 주요 부분에 대한 부호의 설명>
2 : 반도체 기억장치 16, 17 : 판독 부하
16A, 17A, 18A, 19, 20A, 20B : 스위치 소자
18 : 프로그램 회로 21 : 프로그램 제어회로
22 : 메인 어레이 행 디코더 23 : 메인 셀
24 : 레퍼런스 셀 행 디코더 25 : 제 1 레퍼런스 셀
26 : 제 2 레퍼런스 셀 S/A : 판정용 감지 증폭기
제1목적을 달성하기 위해, 본 발명의 반도체 기억장치는 전기적 스트레스의 인가에 따라서 저항값이 변화하는 비휘발성 저항 변화 메모리 소자와, 선택 트랜지스터로 이루어진 메모리 셀; 및 상기 메모리 셀에 접속되는 워드라인에 워드라인 전압을 공급하는 워드라인 전압 공급수단을 포함하며, 상기 워드라인 전압 공급수단은 서로 관련된 전후 단계로 설정된 2개의 동작에 대하여, 즉, 상기 메모리 셀에 대해 실행되는 프로그램 동작과 상기 메모리 셀의 프로그램 상태를 검증하기 위해 실행되는 검증 동작에 대하여, 프로그램 대상으로서 선택된 메모리 셀에 접속되는 상기 워드라인에 동일한 전압 레벨의 워드라인 전압을 공급한다.
본 발명의 반도체 기억장치에 따르면, 입력 어드레스에 대응하는 워드라인 및 비트라인을 선택함으로써 선택되는 소정 메모리 셀과 레퍼런스 셀에 흐르는 전류값을 비교함으로써, 검증 동작 및 프로그램 동작의 둘 중 적어도 검증 동작을 실행한다. 그 동작을 실행하기 위해, 메인 셀은 비휘발성 가변 저항 소자와 선택 트랜지스터로 구성된다. 또한, 메모리 셀의 워드라인에 인가되는 전압은 검증 동작 및 프로그램 동작에 있어서 동일 전압으로 설정된다.
바람직하게는, 본 발명의 반도체 기억장치에 있어서, 복수의 메모리 셀은 행 방향 및 열 방향으로 각각 배열되어 메모리 셀 어레이를 형성하며; 메모리 셀은 복수의 워드라인 및 복수의 비트라인을 가지며; 워드라인은 행 방향을 따라서 복수의 메모리 셀에 공통 접속되며; 비트라인은 열 방향을 따라서 복수의 메모리 셀에 공통 접속된다.
본 발명의 반도체 기억장치는 메모리 셀이 비휘발성 저항 변화 메모리 소자와 선택 트랜지스터로 이루어진 직렬회로로 구성되며; 워드라인이 선택 트랜지스터의 게이트에 접속되며; 비트라인이 직렬회로의 일단에 접속되는 것이 바람직하다.
본 발명의 반도체 기억장치에 있어서, 검증 동작은 입력 어드레스에 대응하여 선택되는 워드라인 및 비트라인에 접속되는 메모리 셀과, 레퍼런스 셀에 흐르는 전류값을 비교함으로써 실행되는 것이 바람직하다.
또한, 본 발명의 반도체 기억장치에 있어서, 프로그램 동작은, 입력 어드레스에 대응하여 선택되는 워드라인에 인가되는 워드라인 전압을 사용하여, 프로그램 대상으로서 선택된 메모리 셀내의 선택 트랜지스터를 on상태로 스위칭하고; 그후, 입력 어드레스에 대응하여 선택되는 비트라인을 통해, 프로그램 대상으로서 선택된 메모리 셀의 비휘발성 저항 변화 메모리 소자에 프로그램 펄스를 인가함으로써 실행되는 것이 바람직하다.
또한, 본 발명의 반도체 기억장치에 있어서, 비휘발성 저항 변화 메모리 소자는 프로그램 펄스의 인가 상태에 따라서 그 저항 상태가 변화하는 방식으로 다치 데이터를 기억 가능한 것이 바람직하다.
상기에 설명한 제2목적을 달성하기 위해, 본 발명에 따른 반도체 기억장치의 제어방법은 입력 어드레스에 대응하여 프로그램 대상으로서 선택된 메모리 셀에 접속되는 워드라인을 선택하는 단계; 상기 선택된 워드라인의 워드라인 전압을 검증 전압으로 설정하는 단계; 그후 검증 동작을 실행하는 단계; 및 상기 워드라인 전압을 변화시키지 않고 상기 검증 동작에 이어서 프로그램 동작을 실행하는 단계를 포함한다.
본 발명에 따른 반도체 기억장치의 제어방법에 있어서, 프로그램 동작을 변화시키지 않고 프로그램 동작에 이어서 검증 동작을 실행하는 것이 바람직하다.
상기에 설명한 목적을 달성하기 위해, 또한, 본 발명은 입력 어드레스에 대응하여 프로그램 대상으로서 선택된 메모리 셀에 접속되는 워드라인을 선택하는 단계; 상기 선택된 워드라인의 워드라인 전압을 프로그램 전압으로 설정하는 단계; 그후 프로그램 동작을 실행하는 단계; 및 상기 워드라인 전압을 변화시키지 않고 상기 프로그램 동작에 이어서 검증 동작을 실행하는 단계를 포함하는 본 발명에 따른 반도체 기억장치의 제어 방법을 제공한다.
본 발명에 따르면, 메모리 셀은 비휘발성 저항 변화 메모리 소자와 선택 트랜지스터로 구성된 1T1R(1트랜지스터, 1저항기) 메모리 셀이다. 더욱 상세하게는, 메모리 셀은 비휘발성 저항 변화 메모리 소자와 선택 트랜지스터로 이루어지는 직렬회로로 구성된다. 비휘발성 저항 변화 메모리 소자는 비트라인을 통해 인가되는 전압에 따라서 그 저항 상태가 변화하는 방식으로 다치 데이터를 기억 가능하게 하는 비휘발성 가변 저항 소자로 구성된다. 워드라인은 선택 트랜지스터의 게이트에 접속됨으로써, 선택 트랜지스터의 도통 상태를 제어 가능하게 한다. 비트라인은 직렬회로의 일단에 접속되어 비휘발성 저항 변화 메모리 소자에 프로그래밍 전압을 인가할 수 있도록 배열된다. 검증 동작 및 프로그램 동작의 실행시 메모리 셀의 워드라인 전압을 동일하게 제어할 수 있다. 메모리 셀에 접속되는 워드라인은 소자의 선택을 위해 설치된 선택 트랜지스터의 선택 동작에만 이용된다. 이 때문에, 플래시 메모리의 경우와 달리, 메모리 소자의 저항 상태는 워드라인 전압의 전압값의 변화에 따라 변화되지 않는다. 상술한 바와 같은 원리를 이용하여, 프로그램 동작 및 검증 동작의 실행시 워드라인 전압을 소정 전압으로 제어하는 본 발명의 반도체 기억장치에 대한 제어방법을 얻을 수 있다.
상기에 따르면, 워드라인 전압을 변화시키지 않는다는 사실에 따라서 프로그램 동작으로부터 검증 동작으로 스위칭하는 시간을 단축시킬 수 있다. 마찬가지로, 검증 동작으로부터 재프로그램 동작으로 스위칭하는 시간을 단축시킬 수 있다. 따라서, 검증 동작을 포함하는 총 프로그램 동작에 필요한 총 시간을 단축시킬 수 있다. 또한, 워드라인 전압을 변화시키지 않기 때문에, 워드라인 전압 발생회로 및 선택 회로를 생략 또는 간략화할 수 있다. 그로 인해, 칩 면적을 축소시킬 수 있다. 또한, 이들 회로의 생략 또는 간략화에 따라서, 이들 회로의 동작 전류가 프로그램 동작시 칩 동작 전류로부터 제거될 수 있다. 이들 이점은 다수의 검증 동작을수행할 필요가 있는 다치 메모리와 같은 복잡한 메모리에서 더욱 현저하게 나타날 수 있다.
비휘발성 가변 저항 소자에 있어서, 전극간에 박막이 형성되며, 이 박막은 망간을 함유하는 Pr0.7Ca0.3MnO3등의 페로브스카이트 구조(perovskite structure)를 갖는 산화물로 이루어져 있다. 이렇게 형성된 소자는 전극간에 인가되는 전압에 의해 저항값이 변화하는 비휘발성 메모리 재료이다.
(실시형태)
이하, 본 발명에 따른 반도체 기억장치의 실시형태를 첨부도면을 참조하여 설명한다.
도 1은 본 발명에 따른 실시형태의 반도체 기억장치(2)의 주요부 구성예를 나타내는 회로도이다. 도 2는 1셀에 2비트(4치)를 기억하는 비휘발성 저항 변화 메모리 소자에 있어서의 저항 분포도이다. 도면에 있어서, 동일 또는 유사한 번호/심볼은 도 4에 나타낸 NOR 플래시 메모리의 그것과 동일 또는 유사한 기능을 갖는 회로 소자, 회로 블록, 및 신호를 나타내며, 이로부터 중복 설명을 생략한다.
도 1을 참조하면, 반도체 기억장치(2)는 프로그램 제어회로(21); 메인 어레이 행 디코더(22); 복수의 메인 셀(23)(그 중 하나만을 나타냄); 레퍼런스 셀 행 디코더(24); 제1레퍼런스 셀(25); 제2레퍼런스 셀(26); 판정용 감지 증폭기(S/A); 판독 부하(16, 17); 프로그램 회로(18); 스위치 소자(16A, 17A, 18A, 19, 20A, 20B)를 가진다.
메인 셀(23)은 스위치 소자로서 사용되는 선택 트랜지스터(23A) 및 비휘발성 가변 저항 소자(23B)를 갖는 1T1R 메모리 셀로 구성된다. 저항 소자(23B)는 저항값이 변화하는 부동 게이트 트랜지스터에 상당하며, 그 저항값은 인가 전압에 따라서 변화한다. 도면에 상세하게 나타내지는 않았지만, 복수의 메인 셀(23)은 행 및 열 방향으로 매트릭스 형상의 메모리 어레이(이하, 경우에 따라서 "메인 어레이"라 함)로 배치된다. 워드라인은 행 방향을 따라 일정 간격으로 연장되게 배치되고, 복수의 선택 트랜지스터(23A)의 각 게이트에 행 단위로 접속된다. 메모리 어레이의 열 방향(행 방향에 수직)을 따라서 복수의 비트라인이 배치되고, 열 단위로 복수의 비휘발성 가변 저항 소자(23B)의 각 일단에 접속된다. 비휘발성 가변 저항 소자(23B)의 각 타단은 각 선택 트랜지스터의 드레인 또는 소스에 접속된다.
비휘발성 가변 저항 소자(23B)에 있어서, 비휘발성 저항 변화 메모리 소자는 전극간에 형성된 박막으로 구성된다. 박막은 강유전체로서 알려진 망간을 포함하는 Pr0.7Ca0.3MnO3등의 페로브스카이트 구조를 갖는 산화물로 이루어져 있다. 비휘발성 가변 저항 소자(23B)는 선택 트랜지스터(23A)의 전단(前段) 또는 후단(後段) 중 어디에 접속되어도 좋다. 더욱 구체적으로는, 메인 셀(23)은, 비트라인이 선택 트랜지스터(23A)의 드레인 또는 소스에 접속되고, 비휘발성 가변 저항 소자(23B)의 일단이 선택 트랜지스터(23A)의 소스 또는 드레인에 접속되도록 구성되어도 좋다.
제1레퍼런스 셀(25)은 참조용 하한 설정 저항값(RrefA1)으로 설정된 레퍼런스 저항(25B)과 레퍼런스 선택 트랜지스터 셀(25A)로 구성된다. 레퍼런스 셀(25)은메인 셀(23)의 저항 상태가 어떤 메모리 상태(본 실시형태에서는 메모리 상태 R10)에 대응하는 저항값 분포의 하한값(RrefA1) 이상인지의 여부를 판정하는데 사용된다. 제2레퍼런스 셀(26)은 참조용 상한 설정 저항값(RrefB1)으로 설정된 레퍼런스 저항(26B)과 레퍼런스 선택 트랜지스터 셀(26A)로 구성된다. 레퍼런스 셀(26)은 메인 셀(23)의 저항 상태가 어떤 메모리 상태(본 실시형태에서는 메모리 상태 R10)에 대응하는 저항값 분포의 상한값(RrefB1) 이하인지의 여부를 판정하는데 사용된다. 각 레퍼런스 셀(25, 26)의 각 레퍼런스 저항(25B, 26B)은 메인 셀(23)의 비휘발성 가변 저항 소자(23B)와 동일한 비휘발성 가변 저항 소자로 각각 구성된다. 그러나, 이들 저항(25B, 26B)은 저항이 고정되어 있는 고정 저항 소자이어도 좋다.
프로그램 제어회로(21)는 후술하는 바와 같은 처리를 제어 및/또는 수행한다. 검증 동작의 실행시, 프로그램 제어회로(21)는 검증 실행 신호(VRFY1)를 스위치 소자(16A, 17A)에 출력한다. 동시에, 프로그램 제어회로(21)는 레퍼런스 셀 선택신호[RSA(또는 RSB)]를 레퍼런스 셀[25(또는 26)]에 출력한다. 또한, 감지 증폭기(S/A)로부터 수신되는 검증 판정 신호(VRFY2)에 따라서, 프로그램 회로(18)로부터 선택된 메인 셀(23)로 프로그램 펄스의 인가 후, 처리는 검증 동작을 실행한다. 그것에 의해, 처리는 비휘발성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(25)의 하한 설정 저항값(RrefA1) 이상인지의 여부를 판정한다. 프로그램 동작의 경우, 즉, 저항 소자(23B)의 저항값이 값(RrefA1) 이상이 아닌 경우, 프로그램 제어회로(21)는 프로그램 실행 신호(PROG)를 스위치 소자(18A)에 출력한다. 이 경우, 선택된 워드라인의 전압으로서 검증 전압으로 설정된 전압이 프로그램 동작시에도 그대로 공급된다.
그리하여, 프로그램 제어회로(21)는 후술하는 바와 같은 처리를 제어 및/또는 수행한다. 감지 증폭기(S/A)로부터 수신되는 검증 판정 신호(VRFY2)에 따라서, 프로그램 회로(18)로부터 선택된 메인 셀(23)로 프로그램 펄스를 인가한 후, 검증 동작을 실행한다. 그것에 의해, 처리는 비휘발성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(25)의 레퍼런스 저항(25B)의 하한 설정 저항값(RrefA1) 이상인지의 여부를 판정한다. 판정의 결과로서, 처리가 비휘발성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(25)의 하한 설정 저항값(RrefA1) 이상이 아닌 것을 판정하면, 처리는 프로그래밍(재프로그래밍) 단계로 복귀한다. 한편, 그 저항값이 레퍼런스 셀(25)의 하한 설정 저항값(RrefA1) 이상이면, 처리는 레퍼런스 셀 선택신호(RSA)로부터 레퍼런스 셀 선택신호(RSB)로 스위칭한다. 그것에 의해, 처리는 비휘발성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(26)의 레퍼런스 저항(26B)의 상한 설정 저항값(RrefB1) 이하인지의 여부를 판정한다. 판정의 결과로서, 비휘발성 가변 저항 소자(23B)의 저항값이 제2레퍼런스 셀(26)(레퍼런스 저항(26B))의 상한 설정 저항값(RrefB1) 이하이면, 처리는 프로그램 정상 종료를 실행한다. 한편, 비휘발성 가변 저항 소자(23B)의 저항값이 제2레퍼런스 셀(26)의 상한 설정 저항값(RrefB1) 이하가 아니면, 처리는 프로그램 강제 종료(실패)를 실행한다.
요약하면, 프로그램 제어회로(21)는 다음과 같은 처리를 제어 및/또는 수행한다. 처리는 감지 증폭기(S/A)(하기에 더욱 상세하게 설명함)를 사용함으로써 검증 동작을 수행한다. 그후, 처리는 선택된 메모리 셀(23)의 비휘발성 가변 저항 소자(23B)의 저항값이 제1레퍼런스 셀(25)의 레퍼런스 저항(25B)의 하한 저항값 이상인지의 여부를 판정한다. 저항 소자(23B)의 저항값이 하한 저항값 이상이면, 처리는 프로그램 정상 종료를 실행한다. 저항 소자(23B)의 저항값이 하한 저항값 이상이 아니면, 프로그램 실행 신호(PROG)가 스위치 소자(18A)로 출력된다.
메인 어레이 행 디코더(22)는 입력된 어드레스 신호(ADD)를 복호화한다. 그후, 메인 어레이 행 디코더(22)는 주어진 어드레스에 대응하여 선택될 메인 어레이 워드라인으로 동일한 워드라인 전압(검증 전압 및 프로그래밍 전압과 동일한 레벨의 전압)을 출력하여, 소정 메인 셀(23)을 선택한다. 유사하게, 열 디코더(도시하지 않음)는 입력된 어드레스 신호(ADD)를 복호화하고, 열 선택신호(COL)를 출력하여, 주어진 어드레스에 대응하여 소정 선택될 비트라인을 선택한다. 그리하여, 메인 어레이 행 디코더(22) 및 열 디코더(도시하지 않음)는 각각 워드라인 및 비트라인을 선택함으로써, 소정 메인 셀(23) 및 레퍼런스 셀(25 또는 26)을 선택한다. 도 1에 나타낸 구성은 도 4에 나타낸 바와 같은 유형의 워드라인 전압 발생회로[워드라인 전압 발생회로(12)]를 가지지 않지만, 그 구성은 전원 전압과 동일한 워드라인 전압을 사용하는 한 발생회로는 필요하지 않다. 전원 전압과 다른 전압이 워드라인 전압으로 사용되는 경우, 워드라인 전압 발생회로(12)를 설치해야만 한다. 그러나, 본 발명의 실시형태는 프로그램 동작 및 검증 동작을 교대로 반복할 필요가 있는 경우라도, 플래시 메모리와 달리 프로그램 동작 및 검증 동작에 따라서 워드라인 전압을 변화시킬 필요가 없다. 따라서, 본 실시형태의 회로를 매우 간략화한 구성으로 할 수 있다.
레퍼런스 셀 행 디코더(24)는 입력된 레퍼런스 어드레스 신호(ADDREF)를 복호화하여 소정 레퍼런스 셀의 워드라인에 워드라인 전압(검증 전압)을 출력한 후, 소정 레퍼런스 셀(25) 또는 레퍼런스 셀(26)을 선택할 수 있다.
검증 동작을 실행할 때, 감지 증폭기(S/A)는 비휘발성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(25)의 하한 설정 저항값(RrefA1) 이상인지의 여부를 비교하여 판정한다. 그후, 감지 증폭기(S/A)는 그 결과의 신호로서 검증 판정 신호(VRFY2)를 프로그램 제어회로(21)에 출력한다. 또한, 비활성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(25)의 하한 설정 저항값(RrefA1) 이상이면, 감지 증폭기(S/A)는 저항 소자(23B)의 저항값이 상한 설정 저항값(RrefB1) 이하인지의 여부를 판정한다. 판정 결과 신호로서, 감지 증폭기(S/A)는 검증 판정 신호(VRFY2)를 프로그램 제어회로(21)에 출력한다.
도 1은 두개의 레퍼런스 셀(25, 26)을 나타내지만, 다른 각각의 메모리 상태에 따라서 다른 레퍼런스 셀을 설치할 필요가 있다. 또한, 상기 구성에 따르면, 레퍼런스 셀 행 디코더(24)를 사용하여 두개의 레퍼런스 셀(25, 26)을 각각 선택할 수 있다. 그러나, 레퍼런스 셀 선택신호(RSA, RSB)에 의해 열(레퍼런스 비트라인)을 각각 선택할 수 있기 때문에, 두개의 레퍼런스 셀(25, 26)에 워드라인을 공통으로 설치하여도 좋다.
이하, 상술한 바와 같이 구성된 반도체 기억장치(2)에 있어서 수행되는 프로그램 및 검증 동작의 루틴에 관해 도 3을 참조하여 설명한다. 더욱 구체적으로는,이들 루틴에 대해 메모리 셀이 메모리 상태(R11)로부터 메모리 상태(R10)로 프로그램되는 대표적인 경우를 참조하여 설명한다.
도 3은 도 1에 나타낸 반도체 기억장치(2)에 있어서 수행되는 프로그램 및 검증 동작을 나타내는 플로우차트이다. 이하, "프로그램"이란 비휘발성 가변 저항 소자(23B)의 저항값을 증가시키는 실행처리"를 의미한다. 그러나, 이 정의는 여기에 한정되지 않으며, 저항값을 감소시키는 경우에 적용하여도 본 발명에 영향을 끼치는 문제는 없다.
먼저, 스텝 S11에서, 소정 어드레스에 대응하는 프로그램될 메인 셀(23)의 선택 트랜지스터(23A)의 게이트에 접속되는 워드라인의 워드라인 전압을 검증 전압으로 설정한다. 이 경우, 워드라인 전압은 프로그램 동작시에 선택 트랜지스터(23A)의 "on" 저항의 영향을 방지하기 위해 충분히 고전압으로 설정된다. 예컨대, 약 5∼8V의 전압을 인가하면 그 영향을 거의 무시할 수 있다. 그러나, 전원 전압의 레벨에 상당하는 전압 레벨이 그 문제를 방지하기에 충분한 경우도 있다.
그후, 스텝 S12에서, 처리는 검증 동작을 실행하며, 감지 증폭기(S/A)는 검증 판정 신호(VRFY2)를 프로그램 제어회로(21)에 출력한다. 신호(VRFY2)는 비휘발성 가변 저항 소자(23B)의 저항값이 제1레퍼런스 셀(25)의 하한 설정 저항값(RrefA1) 이상인지의 여부를 판정하는데 사용된다. 신호(VRFY2)에 따라서, 프로그램 제어회로(21)는 비휘발성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(25)의 저항값(RrefA1) 이상인지의 여부를 판정한다. 검증 동작시, 저항소자(23B)의 양단에 약 1∼2V의 전압을 100ns정도 인가한다. 저항 소자(23B)의 양단에 인가되는 전압은 판독 장해(read dustrub)를 야기시키지 않는 레벨로 제어된다. 일반적으로, 그 전압은 프로그램 동작시 저항 소자(23B)의 양단에 인가되는 레벨 보다 낮은 레벨로 제어된다.
그후, 스텝 S12에서 비휘발성 가변 저항 소자(23B)의 저항값이 저항값(RrefA1) 이상으로 판정되면(응답이 "YES"이면), 처리는 스텝 S13으로 진행한다. 그후, 스텝 S13에서, 처리는 저항 소자(23B)의 저항값이 상한 설정 저항값(RrefB1) 이하인지의 여부를 판정한다. 저항 소자(23B)의 저항값이 저항값(RrefB1) 이하이면(응답이 "YES"이면), 스텝 S14에서 처리는 프로그램 정상 종료 처리를 실행한다. 한편, 그러나, 스텝 S13에서 저항 소자(23B)의 저항값이 저항값(RrefB1) 이하가 아니면(응답이 "NO"이면), 스텝 S15에서 처리는 프로그램 강제 종료를 실행한다.
한편, 스텝 S12에서 비휘발성 가변 저항 소자(23B)의 저항값이 레퍼런스 셀(25)의 저항값(RrefA1) 이상이 아니면(응답이 "NO"이면), 처리는 스텝 S16의 이후 처리로 진행한다. 스텝 S16에서, 워드라인 전압을 변화시키지 않고, 메모리 셀(23)에 프로그램 펄스를 인가한다(특히, 저항 소자의 양단에 약 5∼6V의 전압을 100ns 정도 인가한다).
스텝 S17에서, 워드라인 전압을 프로그램 펄스의 인가시에 변화시키지 않고, 검증 동작을 실행한다. 그 결과, 감지 증폭기(S/A)는 검증 판정 신호(VRFY2)를 프로그램 제어회로(21)에 출력한다. 신호(VRFY2)는 비휘발성 가변 저항 소자(23B)의저항값이 하한 설정 저항값(RrefA1) 이상인지의 여부를 판정하는데 사용된다. 신호(VRFY2)에 따라서, 프로그램 제어회로(21)는 저항 소자(23B)의 저항값이 저항값(RrefA1) 이상인지의 여부를 판정한다.
스텝 S17에서, 비휘발성 가변 저항 소자(23B)의 저항값이 저항값(RrefA1) 이상이면(응답이 "YES"이면), 처리는 스텝 S13의 이후 처리로 진행한다. 스텝 S13에서, 처리는 저항 소자(23B)의 저항값이 상한 설정 저항값(RrefB1) 이하인지의 여부를 판정한다. 스텝 S13에서, 저항 소자(23B)의 저항값이 저항값(RrefB1) 이하이면(응답이 "YES"이면), 스텝 S14에서 처리는 프로그램 정상 종료를 실행한다. 한편, 그러나, 스텝 S13에서 저항 소자(23B)의 저항값이 저항값(RrefB1) 이하가 아니면(응답이 "NO"이면), 스텝 S15에서 프로그램 강제 종료 처리를 실행한다(프로그램 실패를 야기시킨다).
스텝 S17에서, 비휘발성 가변 저항 소자(23B)의 저항값이 저항값(RrefA1) 이상이 아니면(응답이 "NO"이면), 처리는 스텝 S18로 진행한다. 스텝 S18에서, 처리는 프로그램 펄스 인가 루틴의 실행 횟수(실행 카운트)를 카운트한다. 그 카운트값이 규정된 상한 설정 카운트값 미만이면(응답이 "YES"이면), 처리는 스텝 S16의 처리로 복귀한다. 한편, 카운트값이 규정된 상한 설정 카운트값 미만이 아니면, 즉, 카운트값이 규정된 상한 설정 카운트값에 도달하면(응답이 "NO"이면), 처리는 프로그램 강제 종료 처리를 실행한다(프로그램 실패를 야기시킨다). 스텝 S18의 처리는 선택된 메모리 셀(23A)이 어떤 이유 때문에 프로그램할 수 없거나 또는 쉽게 프로그램할 수 없을 때, 프로그램 루틴이 무한 반복에 들어가는 것을 방지하기 위해 수행된다.
2진 메모리의 경우, 검증 동작시 스텝 S11 및 S12를 수행하지 않아도 문제가 발생하지 않는다. 그러나, 다치 메모리의 경우, 스텝 S11 및 S12는 오버프로그래밍에 의해 야기되는 상태 변화를 방지하기 위해 필요 불가결하다. 검증 동작시 스텝 S11 및 S12를 생략하면, 프로그램 펄스의 인가 이전에 워드라인 전압을 프로그래밍 전압으로 설정할 필요가 있다. 그러나, 스텝 S11의 실행은 문제를 일으키지 않고 동작을 가능하게 한다. 또한, 입력 저항값이 참조용 상한 설정 저항값 이상인지의 여부를 판정하는 스텝 S13은 2진 메모리의 경우에 필요하지 않다.
이상으로, 실시형태를 예를 들면서 설명하였다. 즉, 입력 어드레스에 대응하는 워드라인 및 비트라인을 선택함으로써 선택되는 소정 메인 셀(23)과 레퍼런스 셀(25 또는 26)에 흐르는 전류값을 감지 증폭기(S/A)에 의해 비교하여, 서로 관련된 전후 단계로 설정된 검증 동작 및 프로그램 동작의 둘 중 적어도 검증 동작을 실행한다. 이 경우, 메인 셀(23)은 선택 트랜지스터(23A)와, 인가 전압에 따라서 저항 상태가 변화하는 비활성 가변 저항 소자(23B)를 갖는 직렬회로로 구성된다. 또한, 메인 셀(23)의 워드라인에 인가되는 전압(워드라인 전압)을 검증 동작 및 프로그램 동작에 있어서 동일한 전압으로 설정한다. 따라서, 검증 동작 또는 프로그램 동작에 따라서 워드라인 전압을 변화시키지 않는다는 사실에 따라서 프로그램 처리 속도가 향상된다. 또한, 워드라인 전압 발생회로 및 제어회로를 생략 또는 간략화할 수 있다는 사실에 따라서 칩 면적이 축소된다. 또한, 이들 회로의 생략 또는 간소화는 이들 회로의 동작 전류를 프로그램 동작시 칩 동작 전류로부터 제거 가능하게 한다. 따라서, 프로그램 동작시 전류를 저감시킬 수 있다.
본 발명을 바람직한 실시형태에 의해 설명하였지만, 본 발명의 사상 및 범위로부터 벗어나지 않게 당업자에 의해 각종 수정 및 변형이 가해질 수 있다.

Claims (9)

  1. 전기적 스트레스의 인가에 따라서 저항값이 변화하는 비휘발성 저항 변화 메모리 소자와, 선택 트랜지스터로 이루어진 메모리 셀; 및
    상기 메모리 셀에 접속되는 워드라인에 워드라인 전압을 공급하는 워드라인 전압 공급수단을 포함하며:
    상기 워드라인 전압 공급수단은 서로 관련된 전후 단계로 설정된 2개의 동작에 대하여, 즉, 상기 메모리 셀에 대해 실행되는 프로그램 동작 및 상기 메모리 셀의 프로그램 상태를 검증하기 위해 실행되는 검증 동작에 대하여, 프로그램 대상으로서 선택된 상기 메모리 셀에 접속되는 상기 워드라인에 동일한 전압 레벨의 워드라인 전압을 공급하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 복수의 메모리 셀은 행 방향 및 열 방향으로 각각 배열되어 메모리 셀 어레이를 형성하며;
    상기 메모리 셀 어레이는 복수의 워드라인 및 복수의 비트라인을 가지며;
    상기 워드라인은 행 방향을 따라서 상기 복수의 메모리 셀에 공통 접속되며;
    상기 비트라인은 열 방향을 따라서 상기 복수의 메모리 셀에 공통 접속되는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 메모리 셀은 상기 비휘발성 저항 변화 메모리 소자와상기 선택 트랜지스터로 이루어진 직렬회로로 구성되며;
    상기 워드라인은 상기 선택 트랜지스터의 게이트에 접속되며;
    상기 비트라인은 상기 직렬회로의 일단에 접속되는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 검증동작은 입력 어드레스에 대응하여 선택되는 워드라인 및 비트라인에 접속되는 메모리 셀과, 레퍼런스 셀에 흐르는 전류값을 비교함으로써 실행되는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 프로그램 동작은,
    입력 어드레스에 대응하여 선택되는 상기 워드라인에 인가되는 워드라인 전압을 사용하여, 프로그램 대상으로서 선택된 상기 메모리 셀내의 상기 선택 트랜지스터를 on상태로 스위칭하고;
    그후 상기 입력 어드레스에 대응하여 선택되는 비트라인을 통해, 프로그램 대상으로서 선택된 상기 메모리 셀의 상기 비휘발성 저항 변화 메모리 소자에 프로그램 펄스를 인가함으로써 실행되는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 비휘발성 저항 변화 메모리 소자는 프로그램 펄스의 인가 상태에 따라서 그 저항 상태가 변화하는 방식으로 다치 데이터를 기억 가능한 것을 특징으로 하는 반도체 기억장치.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 반도체 기억장치의 제어방법으로서,
    입력 어드레스에 대응하여, 프로그램 대상으로서 선택된 상기 메모리 셀에 접속되는 워드라인을 선택하는 단계;
    상기 선택된 워드라인에 대하여 상기 워드라인 전압을 검증 전압으로 설정하는 단계;
    그후 상기 검증 동작을 실행하는 단계; 및
    상기 워드라인 전압을 변화시키지 않고 상기 검증 동작에 이어서 프로그램 동작을 실행하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제어방법.
  8. 제7항에 있어서, 상기 프로그램 동작을 변화시키지 않고 상기 프로그램 동작에 이어서 상기 검증 동작을 실행하는 것을 특징으로 하는 반도체 기억장치의 제어방법.
  9. 제1항 내지 제6항 중 어느 한 항에 기재된 반도체 기억장치의 제어방법으로서,
    입력 어드레스에 대응하여, 프로그램 대상으로서 선택된 상기 메모리 셀에 접속되는 워드라인을 선택하는 단계;
    상기 선택된 워드라인에 대하여 상기 워드라인 전압을 프로그램 전압으로 설정하는 단계;
    그후 프로그램 동작을 실행하는 단계; 및
    상기 워드라인 전압을 변화시키지 않고 상기 프로그램 동작에 이어서 검증 동작을 실행하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제어방법.
KR1020030078731A 2002-11-07 2003-11-07 반도체 기억장치 및 그 제어방법 KR100555243B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002324329A JP4187197B2 (ja) 2002-11-07 2002-11-07 半導体メモリ装置の制御方法
JPJP-P-2002-00324329 2002-11-07

Publications (2)

Publication Number Publication Date
KR20040041069A true KR20040041069A (ko) 2004-05-13
KR100555243B1 KR100555243B1 (ko) 2006-03-03

Family

ID=32105483

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030078731A KR100555243B1 (ko) 2002-11-07 2003-11-07 반도체 기억장치 및 그 제어방법

Country Status (6)

Country Link
US (1) US6862213B2 (ko)
EP (1) EP1418592A1 (ko)
JP (1) JP4187197B2 (ko)
KR (1) KR100555243B1 (ko)
CN (1) CN100446121C (ko)
TW (1) TWI229866B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
US7573758B2 (en) 2006-09-15 2009-08-11 Samsung Electronics Co., Ltd. Phase-change random access memory (PRAM) performing program loop operation and method of programming the same
US9214227B2 (en) 2013-07-30 2015-12-15 SK Hynix Inc. Nonvolatile memory device performing read operation using reference cell array and semiconductor system using the same

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3894030B2 (ja) * 2002-04-17 2007-03-14 ソニー株式会社 抵抗変化記憶素子を用いた記憶装置及び同装置の参照抵抗値決定方法
JP4187148B2 (ja) * 2002-12-03 2008-11-26 シャープ株式会社 半導体記憶装置のデータ書き込み制御方法
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
JP4295680B2 (ja) * 2004-06-15 2009-07-15 シャープ株式会社 半導体記憶装置
JPWO2006098013A1 (ja) * 2005-03-16 2008-08-21 スパンション エルエルシー 記憶装置、および記憶装置の制御方法
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7521705B2 (en) 2005-08-15 2009-04-21 Micron Technology, Inc. Reproducible resistance variable insulating memory devices having a shaped bottom electrode
JP2007058772A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc バンド・ギャップ基準から可変出力電圧を生成する方法及び装置
JP2007059024A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置
JP2007060544A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度係数が小さいパワー・オン・リセットを生成する方法及び装置
JP4828901B2 (ja) * 2005-09-22 2011-11-30 株式会社東芝 半導体集積回路装置
US7489556B2 (en) * 2006-05-12 2009-02-10 Micron Technology, Inc. Method and apparatus for generating read and verify operations in non-volatile memories
US7492630B2 (en) * 2006-07-31 2009-02-17 Sandisk 3D Llc Systems for reverse bias trim operations in non-volatile memory
US7495947B2 (en) * 2006-07-31 2009-02-24 Sandisk 3D Llc Reverse bias trim operations in non-volatile memory
US7499355B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc High bandwidth one time field-programmable memory
US7522448B2 (en) * 2006-07-31 2009-04-21 Sandisk 3D Llc Controlled pulse operations in non-volatile memory
US7719874B2 (en) * 2006-07-31 2010-05-18 Sandisk 3D Llc Systems for controlled pulse operations in non-volatile memory
US7499304B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc Systems for high bandwidth one time field-programmable memory
EP1898426A3 (fr) * 2006-09-05 2008-05-21 Stmicroelectronics Sa Mémoire à changement de phase effacable et programmable au moyen d' un décodeur de ligne
US8116117B2 (en) 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
KR100801082B1 (ko) 2006-11-29 2008-02-05 삼성전자주식회사 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치
JP4791943B2 (ja) * 2006-11-30 2011-10-12 東芝マイクロエレクトロニクス株式会社 半導体装置
KR100868105B1 (ko) * 2006-12-13 2008-11-11 삼성전자주식회사 저항 메모리 장치
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
JP5317420B2 (ja) * 2007-03-14 2013-10-16 富士通株式会社 抵抗変化メモリのフォーミング方法、抵抗変化メモリ、及び、抵抗変化メモリの製造方法
JP4288376B2 (ja) 2007-04-24 2009-07-01 スパンション エルエルシー 不揮発性記憶装置およびその制御方法
JP2008276858A (ja) * 2007-04-27 2008-11-13 Spansion Llc 不揮発性記憶装置及びそのバイアス制御方法
US7609543B2 (en) * 2007-09-27 2009-10-27 Magic Technologies, Inc. Method and implementation of stress test for MRAM
JP5253784B2 (ja) * 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
KR101506655B1 (ko) 2008-05-15 2015-03-30 삼성전자주식회사 메모리 장치 및 메모리 데이터 오류 관리 방법
US7826248B2 (en) 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
US7978507B2 (en) * 2008-06-27 2011-07-12 Sandisk 3D, Llc Pulse reset for non-volatile storage
KR20100035445A (ko) * 2008-09-26 2010-04-05 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
JP2010225221A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
JP5233815B2 (ja) * 2009-04-22 2013-07-10 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
US8331168B2 (en) * 2009-04-30 2012-12-11 International Business Machines Corporation Increased capacity heterogeneous storage elements
JP5044617B2 (ja) * 2009-08-31 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
US8446768B2 (en) * 2009-12-24 2013-05-21 Samsung Electronics Co., Ltd. Control device for nonvolatile memory and method of operating control device
CN102263122B (zh) * 2010-05-28 2012-12-12 旺宏电子股份有限公司 非易失性存储装置
CN101894587A (zh) * 2010-07-23 2010-11-24 上海宏力半导体制造有限公司 相变存储器的自限写入脉冲发生电路
US8547746B2 (en) 2011-02-24 2013-10-01 Micron Technology, Inc. Voltage generation and adjustment in a memory device
JP5853843B2 (ja) * 2012-04-25 2016-02-09 ソニー株式会社 記憶制御装置、記憶装置、および、それらにおける処理方法
JP6425137B2 (ja) * 2014-06-12 2018-11-21 パナソニックＩｐマネジメント株式会社 データ記録方法および不揮発性記憶装置
US9299430B1 (en) * 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
JP6402072B2 (ja) * 2015-06-24 2018-10-10 ルネサスエレクトロニクス株式会社 半導体不揮発性記憶装置及びその動作プログラム
US9437284B1 (en) * 2015-12-02 2016-09-06 Vanguard International Semiconductor Corporation Memory devices and control methods thereof
KR102571185B1 (ko) * 2016-08-25 2023-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
CN110473580B (zh) * 2019-08-21 2021-08-20 南京邮电大学 一种基于忆阻器芯片的可编程电路最小单元及其操作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0773685A (ja) * 1993-09-06 1995-03-17 Hitachi Ltd 半導体不揮発性記憶装置
US5694366A (en) * 1996-05-01 1997-12-02 Micron Quantum Devices, Inc. OP amp circuit with variable resistance and memory system including same
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
US6134141A (en) * 1998-12-31 2000-10-17 Sandisk Corporation Dynamic write process for high bandwidth multi-bit-per-cell and analog/multi-level non-volatile memories
US6259627B1 (en) * 2000-01-27 2001-07-10 Multi Level Memory Technology Read and write operations using constant row line voltage and variable column line load
JP2002083495A (ja) * 2000-06-30 2002-03-22 Seiko Epson Corp 半導体集積回路の情報記憶方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
US7573758B2 (en) 2006-09-15 2009-08-11 Samsung Electronics Co., Ltd. Phase-change random access memory (PRAM) performing program loop operation and method of programming the same
US9214227B2 (en) 2013-07-30 2015-12-15 SK Hynix Inc. Nonvolatile memory device performing read operation using reference cell array and semiconductor system using the same

Also Published As

Publication number Publication date
EP1418592A1 (en) 2004-05-12
CN1499526A (zh) 2004-05-26
JP2004158143A (ja) 2004-06-03
JP4187197B2 (ja) 2008-11-26
KR100555243B1 (ko) 2006-03-03
US20040130938A1 (en) 2004-07-08
TW200414186A (en) 2004-08-01
TWI229866B (en) 2005-03-21
CN100446121C (zh) 2008-12-24
US6862213B2 (en) 2005-03-01

Similar Documents

Publication Publication Date Title
KR100555243B1 (ko) 반도체 기억장치 및 그 제어방법
EP0753859B1 (en) Method for setting the threshold voltage of a reference memory cell
US7006371B2 (en) Semiconductor memory device and method for programming and erasing a memory cell
EP1426971B1 (en) Semiconductor memory device and method for correcting memory cell data
US7952937B2 (en) Wordline driver for a non-volatile memory device, a non-volatile memory device and method
US6621745B1 (en) Row decoder circuit for use in programming a memory device
US20070014157A1 (en) Semiconductor device including memory cells and current limiter
US4408306A (en) Column and row erasable EEPROM
US6661709B2 (en) Nonvolatile semiconductor memory device
EP1020869B1 (en) A sensing apparatus and method for fetching multi-level cell data
KR19980032507A (ko) 저감된 소거 동작 회수를 갖는 멀티레벨 비휘발성 메모리 셀 프로그래밍 방법
EP0992998B1 (en) Nonvolatile memory device and inspection method thereof
JP2919299B2 (ja) 列電圧保持回路を有する集積回路メモリ
US20180082749A1 (en) Eprom device for storing multi-bit data and read circuit of eprom device
JP4564151B2 (ja) 感知増幅器回路
US20100008137A1 (en) Nonvolatile memory device and program or erase method using the same
KR19980057576A (ko) 다중 비트 셀의 데이타 센싱장치 및 방법
US6011729A (en) Multilevel memory devices with multi-bit data latches
KR19980018548A (ko) 비휘발성 메모리
US9312012B2 (en) EEPROM programming with first and second programming modes
US10074424B1 (en) Memory device, system and operating method thereof
JPH10269793A (ja) 不揮発性メモリとその管理方法
CN107393591B (zh) 具有均匀编程特性的电可编程只读存储器件及其编程方法
JPH087585A (ja) 不揮発性メモリ用計数終了検出装置
EP0721188B1 (en) Residual charge elimination for a memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130320

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 10