TWI229866B - Semiconductor memory device and control method thereof - Google Patents

Description

1229866 玖、發明說明： 【發明所屬之技術領域】 本發明係有關進行記憶胞之程式動作，及檢驗記憶胞之 程式狀態之檢驗動作之半導體記憶裝置及其程式及檢驗處 理之控制方法。 【先前技術】 根據圖4〜圖6說明作為以往之半導體記憶裝置之]^〇11型 快閃記憶體及其動作方法。 圖4係表示以往之N〇R型快閃記憶體之主要部分構成例之 電路圖，圖5係表示於i晶胞記憶2位元之圖4之N〇R型快閃 記憶體之臨限值電壓分佈圖。 於圖4，NOR型快閃記憶體i係具有：主晶胞14，其係表 π由程式控制電路11、字元線電壓產生電路丨2、主陣列列 (Row)解碼器丨3及複數之浮閘式電晶體所組成之快閃晶胞陣 列中〈1個者；參考用基準臨限值電壓（下限設定值vtmin) 之參考胞RefA ;參考用基準臨限值電壓（上限設定值vtmax) 之參考胞RefB ;判定用之感測放大器S/A ;主晶胞用之讀出 負載16 ;參考胞用之讀出負載1?;寫入電路18 ;及開關元 件 16A、17A、18A、19、20A、20B。 程式控制電路11係於檢驗動作時，將檢驗執行信號 VRFY1輸出至字元線電壓產生電路12及開關元件μα、 17A，並且將參考胞選擇信號RSA(或RSB)輸出至參考胞 kfA(或者RefB)。又，程式控制電路丨丨係於程式動作時， 將程式執行信號PROG輸出至字元線電壓產生電路12及開關 88746 1229866 元件1 8A。 程式控制電路11根據來自感測放大器S/A之檢驗判定信號 VRFY2，由寫入電路18施加程式脈衝於主晶胞14之後，執 行心驗動作’判定選擇之主晶胞14之臨限值電壓是否在參 考胞RefA之臨限值電壓Vtmin以上，其判定結果若主晶胞14 之臨限值電壓在參考胞RefA之臨限值電壓Vtmin以下，則再 度回到程式，若主晶胞14之臨限值電壓在參考胞RefA之臨 限值電壓Vtmin以上，則判定是否在其他參考胞Reffi之臨限 值電壓Vtmax以下（由參考胞選擇信號RS a切換為參考胞選 擇#號RSB)，若在參考胞RefB之臨限值電壓以下， 則祆式正系結束，又，若不在參考胞RefB之臨限值電壓 Vtmax以下的話，執行控制以強制結束程式（失敗）。 一字元線電壓產生電路12由程式控制電路u接受程式執行 信號PROG，並將程式電壓輸出至主陣列列解碼器㈠及參考 胞列解碼器15 ’由程式控制電路u接受檢驗執行信號 VRFY1，並將檢驗電壓輸出至主陣列列解碼器u及參考胞 列解碼器1 5。 列列解碼器U將輸入之位址信號娜解碼，將檢驗 式電壓輸出至按照位址應選擇之主陣列字元線， 並選擇特定之主晶胞1 4 卜心 如此，王陣列列解碼器13將位址 4就解碼，並兼具為了 供、、，口在子兀線電壓產生電路12做成 足子7C線電壓（檢驗電壓或 動哭心“ “旌式电壓），給選擇之字元線之驅 位址圖不< 行（C〇丨Umn)解碼器亦將輸入之 止4 5虎ADD解碼，並輪+ 、 '丁選擇信號c〇L，按照位址選 88746 1229866 擇應選擇之特定之位元線。 參考胞列解碼器j 5縣鈐 將輸入芡參考胞位址信號ADDREF解 碼，將檢驗電壓輪4ί $ & & 荷出至參考胞用字元線，選擇特定之參考 胞RefA或RefB。如此 4 此，參考胞列解碼器1 5將位址信號 、ref解馬並兼具為了供給在字元線電壓產生電路12做 成之字元線電壓（檢驗電#或程式錢），給選擇之字元線之 驅動器機能。 感測咨S/A係於檢驗動作時，比較並判定選擇主晶胞14之 I限值私壓是否在參考胞以认之臨限值電壓％論以上，作 為其結果k號而將檢驗判定信號·γ2輸出至程式控制電 路11 〇 再者，於圖4,參考胞RefA、Reffi僅表示2個，然而，除 了參考胞RefA、RefB以外，_需要關於各記憶狀態之 參考胞X，藉由參考胞列解碼器i 5，可個別選擇參考胞 RefA、RefB〈竽元線，然而，因為可於參考胞選擇信號 RSA RSB個別選擇行（參考位元線），故參考胞RefA、汉仙 共用字元線亦可。 藉由上述構成，以下參考圖6，說明以往之n〇r型快閃記 f思組之程式動作及檢驗動作之一般程序。 圖6係表示圖4之N〇R型快閃記憶體之程式動作及檢驗動 作I流程圖。再者，在此，所謂程式，其係藉由於主晶胞 14之浮閘财電子，以較高處理作為記憶胞之㈣晶胞之 臨限值電壓。 首先，於步驟S1，程式控制電路u將檢驗執行信號 88746 1229866 VRFY1輸出至字元線電壓產生電路12，字元線電壓產生電 路12將檢驗電壓（5 V程度）輸出至主陣列列解碼器13及參考 胞列解碼器15，主陣列列解碼器13及參考胞列解碼器15將 主陣列晶胞14及參考胞RefA分別設定各字元線電壓為檢驗 電壓（5 V程度）。 並且，於步驟S2執行檢驗，感測放大器S/A藉由比較流入 兩輸入端之電流，比較主晶胞14之臨限值電壓及參考胞 RefA之臨限值電壓Vtmin，將其比較結果作為檢驗判定信號 VRFY2而輸出至程式控制電路11，程式控制電路11根據該 檢驗判定信號VRFY2，判定主晶胞14之臨限值電壓是否在 參考胞RefA之臨限值電壓Vtmin以上。 於步驟S2，若主晶胞14之臨限值電壓在參考胞RefA之臨 限值電壓Vtmin以上（YES :是），則跳至步驟S3之處理，於 步驟S3，判定主晶胞14之臨限值電壓是否在參考胞RefB之 臨限值電壓Vtmax以下。於步驟S2，若主晶胞14之臨限值電 壓在參考胞RefA之臨限值電壓Vtmin以上，並且於步騾S3， 該臨限值電壓在參考胞RefB之臨限值電壓Vtmax以下 (YES)，則於步驟S4，視為程式正常而結束處理。又，於步 驟S2，若主晶胞14之臨限值電壓在參考胞RefA之臨限值電 壓Vtmin以上，並且於步驟S3，該臨限值電壓不在參考胞 RefB之臨限值電壓Vtmax以下（NO :否），則於步騾S5，強 制結束此程式處理（失敗）。 另一方面，於步驟S2，若主晶胞14之臨限值電壓不在參 考胞RefA之臨限值電壓Vtmin以上（NO)，則移動到其次的步 88746 1229866 驟S6之處理，於步㈣，程式控制電和將程式執行 PROG輸出至字元線轉產生電㈣，字元線電壓產生^ ⑽程式電壓（6〜！〇 V程度）輸出至主陣列列解碼哭/ 睁列列解碼器13設定主晶胞14之字元線電壓為Μ電壓（6 〜10 V私度）。在此，於快閃記憶體中，由於快閃晶胞 賴)之臨限值電壓係藉由程式時之字元線電壓而決定，故 必須按照想設定之臨限值電壓，變更字元線電壓。 其次，於步驟S7,由寫入電路18，將程式脈衝，例如.$ 〜6 V之脈衝電壓，施加於主晶胞咐浮閘式電晶體之沒極 僅0·5〜1 #秒之期間（程式時間）。 並且，於步驟S8，將字元線電壓由程式電壓（6〜ι〇从程 度）變更為檢驗電壓（5 ν程度）。 於步驟S9，執行檢驗，判定快閃晶胞（主晶胞⑷之臨限 值電壓是否在參考胞RefA之臨限值電壓Vtmin以i，於步驟 S9，若在臨限值電壓％1^11以上之情況（yes)，於其次接著 的步驟S3 ’爿定該臨限值電壓是否在臨限值電壓力啊以 下。於步驟S9，若該臨限值電壓在臨限值電壓以上， 並且於步驟S3，臨限值電壓在臨限值電壓Vtmax以下（YES) 的話，於步驟S4，正常結束程式。又，於步驟S9，若該臨 限值電壓在臨限值電壓vtmin以上，並且於步驟S3，臨限值 電壓不在臨限值電壓vtmax以下（N〇)，於步驟S5 ,強制結 束程式（失敗）。 另一方面，於步驟S9 ,執行檢驗，若快閃晶胞（主晶胞 14)之臨限值電壓不在臨限值電壓Vtmin以上（N〇),於步驟 88746 -10- 1229866 S10，計數程式脈衝施加程序之執行次數，該計數數若未滿 規足4最大設定次數（YES)，則回到步驟S6之處理，再度進 行程式脈衝施加處理。又，該計數數若達到規定之最大設 足次數（NO)，為了防止於步驟S5陷入無限環路，強制結束 程式（失敗）。 再者，於上述步驟之各處理，2值記憶體之情況，沒有步 驟SI、S2之各處理亦可，然而’多值記憶體之情況，為了 防止過度程式所導致之狀態變化，故S1、S2之處理為必要 且不可欠缺。又，於步_之處理，2值記憶體中不需要判 足是否在臨限值電壓Vtmax以下。並且，步驟川之處 選擇主晶胞U因某種理由而為無法程式化之晶胞，或者難 以程式化之晶胞之情況’為了防止程式程序陷人無限環路 上述以往之職型快閃記憶體係按照程式脈衝施加時 程式檢驗時之記憶體動作狀態而變更字元線電壓。因此 必須於職型快閃記憶體内部設置字元線電壓產生勺 12’並按照記憶體動作狀態而變更字元線電壓。 見 特別是多值記憶體時，此電壓控制變得非常複雜，字； 線電壓係於快閃記憶體之情況，使用6〜i〇 v程度… 使此種高電壓變化時，電壓由轉變至安定為：需：: 二，百ns〜數結果，電路規模增加所導致之面令 曰口及祆式動作時間之延遲遂成為問題" 體的情況，越增加每丨晶胞之資 疋 5己悄 【發明内容】 …里，此問題越明顯。 88746 1229866 本發明係有鐘於上述問題 一種半導體記憶體及其控制 檢驗動作之高速化，並且可 動作電流之減低者。 點而實現者，亦目的在於提供 方法，其係至少可達成程式及 達成晶片面積之縮小化或程式 為了達成上述目的，本發明之半導體記憶裝置，其特徵 在於具備：記憶胞，其係由藉由施加電性應力而電阻值變 '非揮發&私阻邊化$憶元件及選擇電晶體所組成者； 、夺元、泉包壓供給手段，其係供給字^線電壓給連接於前 己憶胞之字元線者；且前述字元線電壓供給手段係對於 )ϋ 口己it胞之彳i式動作，及檢驗前述記憶胞之程式狀態之 ^驗動作之2個互為前後之動作，供給與連接於窝入對象之 丽述記憶胞之前述字元線相同電壓之字元線電壓。 、又，於藉由選擇對應輸入位址之字元線及位元線，比較 说入選擇〈特定之主晶胞及參考胞之電流，進行檢演動作 及程式動作中之至少檢驗動作之情況，本發明之半導體記 L裝置係如述$己憶胞由非揮發性電阻變化記憶元件及選擇 電晶體所構成，施加於前述記憶胞之字元線之電壓於前述 檢驗動作時及前述程式動作時設定為同一電壓。 又，本發明之半導體記憶裝置之記憶胞宜列方向及行方 向分別複數排列而構成記憶胞陣列，前述記憶陣列具有複 數之前述字元線及複數之位元線，前述字元線沿著列方 向’共通連接於複數之前述記憶胞，前述位元線沿著行方 向’共通連接於複數之前述記憶胞。 並且’本發明之半導體記憶裝置宜前述記憶胞以前述非 88746 -12- 1229866 揮發性電阻變化記憶元件及前述 構成，前述字元線連接於前述選擇電之串聯電路所 元線連接”述串聯電路之—者端’前迷位 並且，於本發明之半導 較流入連接於按昭#入彳L、裝置，則述檢驗動作宜比 元線之〜+. /、’、輸人位址所選擇之前述字元線及前述位 則述?己憶胞及參考胞之電流值而執行。 並且，於本發明之半導體記 ^ 由施加於按昭‘、+•弘 " ，則述寫入動作宜藉 、文…、則述輸入位址所選擇之 元線電壓，使耷入斟务、义4、. 、子兀、、泉足則述子 . ..... 《則迟圮憶胞内之前述選擇電晶姆 為開啟狀態，智由接昭許 月豆 線，舰#、 、·由 j述輸入位址所選擇之前述位元 、 將.式脈衝施加於窝入對象 發性電阻變化記憶元件而執行…憶胞之前述非揮 半導體記憶裝置之前述非揮發性電阻變 匕dlSTL件宜藉由按照前述 態變化，從而可記憶多m 施加狀怨而電阻狀 為了達成上述目的，本發明之半導 :係對於上述構成之本發明之半導體記憶；置，：= =擇連，寫入對象之前述記憶胞之前述字元= 換 q切讀，設定前料壓為檢驗電壓 :進::前述檢驗動作，並且不改變前述字元線電墨= 男進仃前述程式動作。 式L本發明之半導體記憶裝置之控制方法宜進行前述程 作。〈後’不改變前述字㈣轉而繼續進行檢驗動 88746 -13 - Ϊ229866 為了達成上目的，本發明之半導體記憶裝置之控制方法 '、對於上述構成之本發明之半導體記憶裝置，按照位址輸 入選擇連接於寫人對象之前述記憶胞之前述字元線，對於 選擇之‘迷字疋線，設定前述字元線電壓為程式電壓後， 執仃則述程式動作，並且不改變前述字元線電壓而繼續進 行如述檢驗動作。 、★，記憶胞係非揮發性電阻變化記憶元件及選擇 電晶體所構成<1T1R型之記憶胞，更具體而言，以非揮發 陡书阻’交化1己憶元件及選擇電晶體之串聯電路所構成，非 揮發丨生屯阻鍵化記憶元件係由按照經由位元線所施加之電 壓而％阻狀怨變化，從而可記憶多值之非揮發可變電阻元 件所構成。又，字㈣連接於選擇電晶體之⑽，可控制 選擇電晶體之導通狀態’位元線連接於前述串聯電路:一 者端，可於非揮發性電阻變化記憶㈣施加寫人用之電壓 而構成I此記‘“之字元線電壓可於檢驗動作時及程式動 作時相Ώ。此乃由於連接於記憶胞之字元線僅利用於藉由 凡件選擇用之選擇電晶體之選擇動作，因此，如快閃^憶 體一般，不因字元轉兩段、办 、 · 壓值之高低造成記憶元件之 电/ <匕。利用此原理’可獲得於程式動作及檢驗動 作時，將字元線電壓控制在—定電I之本發 導 憶裝置之控制方法。 +導肖豆吞己 藉此’使字元線 式切換為檢驗的時 再度切換為程式之 電壓不變化的部分， 間。與此同樣地，亦 時間，其結果可縮短 即可縮短動作由程 可縮短動作由檢驗 包含檢驗之程式的 88746 -14- 1229866 合計時間。又，為了 、 —一 a 、'、不使字元線電壓變化，可削除或簡化 子兀線電壓產生雷3夂—、r 又心 、—t 各或按制電路，因此，町達成晶片面積 〈、、、侣小化。並且，葬士 θ削除或簡化該等電路’該等電路之 式時之晶片的動作電流削滅。此等效果在 二 憶體一般，檢驗次數多而複雜之記憶體中更明 顯0 非揮發性電阻變彳μ ρ _ 姐丄 "己隐70件係於電極間形成薄膜。此薄 膜由含有鐘之約欽礦構造 、 氧化物’例如：Pr〇.7Ca〇 3Μη03 等材料所形成，其係葬由 # 、 #、精由於包極間施加電壓，電阻值變化 之非揮發性之記憶體材料。 【實施方式】 以下，參考圖式說明本發明之半導體記憶裝置之施 型態。 圖1係表示本發明之半導體記憶裝置之實施型態之主要部 分構成例之電路圖，圖2為於胞記憶2位元㈣之非揮發 性電阻變化記憶元件之電阻值分佈圖。再者，與圖4所示之 NOR型快閃記憶體具有相同或類似機能之電路構件、電路 區塊或信號係標示同一符號，並省略重複說明。 於圖1 ’半導體記憶裝置2具有程式控制電路21、主陣列 列解碼器22、表示複數之記憶胞中個的主晶胞23、參考 胞列解碼器24、第一參考胞25、第二參考胞％、判定用之 感測放大器S/A、讀出負載16、17、窝入電路18、及開關元 件 16A、17A、18A、19、20A、20B 〇 在此，主晶胞23係具有作為開關元件之選擇電晶體23a， 88746 -15- 1229866 及相當於臨限值電壓可變化之浮閘式電晶體、按照施加電 壓而電阻值變化之非揮發可變電阻元件23B，以1T1R型之 記憶胞所構成。雖未圖示，此主晶胞23構成列方向及行方 向分別複數配置之矩陣狀之記憶陣列（以下亦適宜稱主陣 列）。延伸於此記憶陣列之列方向之複數字元線係以一定間 隔配設，此字元線係各列分別連接於複數之選擇電晶體23 A 之各閘極。又，配設延伸於記憶胞陣列之行方向（對於列方 向垂直）之複數位元線，此位元線係各行分別連接於複數之 非揮發可變電阻元件23B之各一端，此等非揮發可變電阻元 件23B之各另一端分別連接於各記憶胞之各選擇電晶體之汲 極或源極。 此非揮發可變電阻元件23B係電極間形成薄膜，構成非揮 發性電阻變化記憶元件。又，此薄膜作為強介電體，係由 含有4孟之#5鈥礦構造之氧化物，例如：PrG.7Ca().3Mn〇3等所 構成。再者，非揮發可變電阻元件23B可連結於選擇電晶體 23 A之前段或其後段。亦即，主晶胞23亦可位元線與選擇電 晶體23A之汲極或源極連接，該選擇電晶體23A之源極或汲 極與非揮發可變電阻元件23B之一端連接而構成。 第一參考胞25係由設定為參考用下限設定電阻值RrefAl 之參考電阻25B及參考選擇電晶體晶胞25A所構成，使用於 判定主晶胞23之電阻狀態是否在對應某記憶狀態（本實施型 態中為記憶狀態R10)之電阻值分佈之下限值RrefAl以上。 又，第二參考胞26係由設定為參考用上限設定電阻值 RrefB 1之參考電阻26B及參考選擇電晶體晶胞26A所構成， 88746 -16- 1229866 使用於判定是否在對應某記憶狀態（本實施型態中為記憶狀 態R10)之電阻值分佈之上限值RrefBl以下。再者，參考胞 25、26之各參考電阻25B、26B係由與主晶胞23之非揮發可 變電阻元件23B相同之非揮發可變電阻元件所構成，然而， 電阻值為固定之固定電阻元件亦可。 程式控制電路2 1係於檢驗執行時，將檢驗執行信號 VRFY1輸出至開關元件ΙόΑ、17A，並且將參考胞選擇信號 RSA(或RSB)輸出至參考胞25(或26)。又，程式控制電路21 根據來自感測放大器S/A之檢驗判定信號VRFY2，由寫入電 路18將程式脈衝施加於主晶胞23，執行檢驗動作，判定非 揮發可變電阻元件23B之電阻值是否在參考胞25之下限設定 電阻值（RrefAl)以上，若是非揮發可變電阻元件23B之電阻 值不在該下限設定電阻值（RrefAl)以上之程式時，將程式執 行信號PROG輸出至開關元件18A。此時，選擇之字元線之 電壓係檢驗電壓時設定之電壓亦於程式動作時原樣供給。 程式控制電路2 1根據來自感測放大器S/A之檢驗判定信號 VRFY2，由寫入電路18將程式脈衝施加於主晶胞23後，執 行檢驗動作，判定非揮發可變電阻元件23B之電阻值是否在 參考胞25之參考電阻25B之下限設定電阻值（RrefAl)以上。 其判定結果若非揮發可變電阻元件23B之電阻值不在參考胞 25之下限設定電阻值（RrefAl)以上，則再度回到程式，若非 揮發可變電阻元件23B之電阻值在參考胞25之下限設定電阻 值（RrefAl)以上，則由參考胞選擇信號RSA切換為參考胞選 擇信號RSB，判定非揮發可變電阻元件23B之電阻值是否在 88746 -17- 1229866 參考胞26之參考電阻26B之上限設定電阻值（RrefBl)以下。 其判定結果若非揮發可變電阻元件23B之電阻值在參考胞26 之上限設定電阻值（RrefBl)以下，則正常結束程式，又，若 非揮發可變電阻元件23B之電阻值不在參考胞26之上限設定 電阻值（RrefBl)以下，則進行控制以強制結束程式（失敗）。 若重複以上說明，程式控制電路2 1使用後述之感測放大 器S/A進行檢驗，判定選擇主晶胞23之非揮發可變電阻元件 23B之電阻值是否在參考胞25之參考電阻25B之下限電阻值 以上。若在其以上，則正常結束程式，若不在其以上，則 將程式執行信號PROG輸出至開關元件1 8 A。 主陣列列解碼器22將輸入之位址信號ADD解碼，將同一 字元線電壓（檢驗電壓及程式電壓為同一電壓），輸出至按照 位址應選擇之主陣列之字元線，選擇特定之主晶胞23。再 者，未圖示之列解碼器亦將輸入之位址信號解碼，輸出行 選擇信號COL，按照位址選擇應選擇之特定之位元線。如 此，藉由選擇按照輸入位址之字元線及位元線，選擇特定 之主晶胞23及參考胞25、26。又，圖1中並無如圖4之字元 線電壓產生電路12，若字元線電壓與電源電壓相同，則不 需要字元線電壓產生電路。另一方面，若需要電源電壓以 外之電壓作為字元線電壓之情況，則另外需要字元線電壓 產生電路12，然而，此時即使交互重複程式動作及檢驗動 作，由於不需如快閃記憶體一般，使字元線電壓按照程式 動作及檢驗動作而變化，故電路構成可非常簡化。 參考胞列解碼器24將輸入之參考胞位址信號ADDREF解 88746 -18- 1229866 碼，並將字元線電壓（檢驗電壓）輸出至特定之參考胞用字元 線，選擇特定之參考胞25或26。 感測放大器S/A係於動作時，判定非揮發可變電阻元件 23B之電阻值是否在參考胞25之了限設定電阻值如關以 上，其結果係作為檢驗判定信號VRFY2而輸出至程式控制 電路21。又’於非揮發可變電阻元件23B之電阻值在參考胞 25之下限設定電阻值（RrefA1)以上之情況，感測放大器s/a 比較並判定非揮發可變電阻元件23B之電阻值是否在參考胞 26之上限設定電阻值如叫以了，其肖果信號係作為檢驗 判定信號VRFY2輸出至程式控制電路21。 再者，於圖1僅表示參考胞25、26之2個參考胞，然而， 除了此等參考胞25、26以外，亦另外需要關於各記憶狀態 之參考胞。又，藉由參考胞列解碼器24，可個別選擇2個參 考胞25、26之各j元線，然而，由於在參考胞選擇信號 RSA、RSB，可個別選擇行（參考位元線），故2個參考胞 25、26之字元線亦可共用。 藉由上述構成，以下參考圖3，說明圖丨之半導體記憶裝 置2又糕式及檢驗之程序.在此，說明程式化例如：圖2之 R11之記憶狀態至R10之記憶狀態之情況。 圖3係表示圖1之半導體記憶裝置2之程式動作及檢驗動作 之流程圖。再者，所謂程<，在此係說明使非揮發可變電 阻兀件23B之電阻值高之情況，然而並不限於此，即使該電 阻值低之情況亦作為程式而定彡，於本發明上纟無問題。 首先，於步驟S11，將連接於對應特定位址之寫入對象之 88746 -19- 1229866 主晶胞23之選擇電晶體23A之閘極之字元線之字元線電壓為 檢驗電壓。此時，字元線電壓係較高設定為選擇電晶體23 A 之導通電阻（On-Resistance)不影響程式動作之程度。此字元 線若施加例如：5〜8 V程度之電壓，可幾乎完全忽視其影 響，然而，亦有即使為電源電壓程度但不具問題之情況。 其次，於步騾S 12，執行檢驗動作，將為了藉由感測放大 器S/A，判定非揮發可變電阻元件23B之電阻值是否在參考 胞25之下限設定電阻值（RrefAl)以上之檢驗判定信號 VRF Y2，輸出至程式控制電路2 1。程式控制電路2 1根據此 檢驗判定信號VRFY2，判定非揮發可變電阻元件23B之電阻 值是否在參考胞25之下限設定電阻值（RrefAl)以上。此檢驗 動作之情況，於非揮發可變電阻元件23B兩端施加1〜2 V程 度之電壓100 ns程度。再者，施加於非揮發可變電阻元件 23B兩端之電壓為不引起導線干擾程度之電壓，通常比程式 動作時施加於非揮發可變電阻元件23B兩端之電壓小。 並且，於步驟S12，若非揮發可變電阻元件23B之電阻值 在下限設定電阻值（RrefAl)以上（YES)，則於步驟S13，判 定非揮發可變電阻元件23B之電阻值是否在上限設定電阻值 (RrefBl)以下，若非揮發可變電阻元件23B之電阻值在上限 設定電阻值（RrefBl)以下（YES)，則於步驟S14，進行程式 結束處理。又，於步驟S13，若非揮發可變電阻元件23B之 電阻值不在上限設定電阻值（RrefBl)以下（NO)，於步驟 S 1 5，進行強制結束處理。 另一方面，於步驟S12，若非揮發可變電阻元件23B之電 88746 -20- 1229866 阻值不在下限設定電阻值（RrefA1)以上（N〇)，於步驟， 不又更孚元線之電壓而向主晶胞2 3施加程式脈衝（電阻兩端 施加5〜6 v程度之電壓100 ns之期間程度）。 於步驟S 1 7，不將字元線之電壓由程式脈衝之施加改變， 並執行檢驗動作，將為了藉由感測放大器S/A，判定非揮發 可變電阻元件23B之電阻值是否在下限設定電阻值（RrefAi) 以上之檢驗判定信號VRFY2，輸出至程式控制電路2i。程 式控制電路2 1根據此檢驗判定信號vrFY2，判定非揮發可 變電阻元件23B之電阻值是否在下限設定電阻值（RrefAi)以 上。 於步驟S17，若非揮發可變電阻元件23B之電阻值在下限 設定電阻值（RrefAi)以上之情況（YES)，則於步驟sn，判 定非揮發可變電阻元件23B之電阻值是否在上限設定電阻值 (RrefBl)以下。於步驟§丨3 ,若非揮發可變電阻元件之 電阻值在上限設定電阻值（RrefB1)以下（YES)，則於步驟 S 14，進行正常結束程式之處理。又，於步驟s 3，若非揮 發可變電阻元件23B之電阻值不在上限設定電阻值（RrefB1) 以下的話（NO)，於步驟S15，進行強制結束處理（失敗）。 又，於步驟S17，若非揮發可變電阻元件23B之電阻值不 在下限設定電阻值（RrefA1)以上之情況（N〇)，則於步驟 S18，計數程式脈衝施加程序之執行次數，判定該計數值是 否未滿規定之最大次數。於步驟S18，計數值未滿最大設定 次數之情況（YES)，移動至步驟S16之處理。又，於步驟 s 18，计數值並非未滿最大設定次數之情況，亦即達到最大 88746 -21- 1229866 設定次數之情況（NO)，進行步驟S15之強制結束（失敗）處 理。此步驟S18之處理係於選擇主晶胞23八因某種理由而為 無法程式化之晶胞，或者難以程式化之晶胞之情況，為了 防止程式程序陷入無限環路而進行者。 再者，2值記憶體之情況，沒有步驟su、S12之檢驗處理 亦可，然而，多值記憶體之情況，為了防止過度程式所導 致足狀怨變化’故s 11、S 12之檢驗處理為必要且不可欠 缺。在沒有步驟SU、S12之檢驗處理之情況，施加程式脈 衝之前，必須將字元線之電壓設定為程式電壓。其中，執 仃步驟S11即無問題。並且，2值記憶體中不需要步騾S13之 是否在上限設定電阻值以上之判定。 如以上，根據本發明，在藉由以感測放大器S/A，比較流 入藉由選擇按照輸入位址之字元線及位元線，所選擇之特 疋又王晶胞23及參考胞25或26之電流值，進行檢演動作及 私式動作 < 互為前後之2個動作中之至少檢驗動作之情況， 將此主晶胞23以選擇電晶體23A及按照施加電壓而電阻狀態 $化之非揮發可變電阻元件23B之串聯電路構成，施加於主 叩胞23之孚元線之電壓係於檢驗動作時及程式動作時設定 2同私壓，故使字元線電壓不按照檢驗動作及程式動作 變化的部分，將可達成程式處理之高速化，又，可削減或 簡化竽元線電壓產生電路及控制電路的部分，可達成晶片 面積义縮小化，並且，藉由削除或簡化該等電路，該等電 路之動作電流可由程式時之晶片之動作電流肖〇咸，故可達 成程式動作電流之減低。 88746 -22- 1229866 雖然本發明以較佳之實施型態敘述，然而在不脫離本發 明之精神及範圍下，精通本技藝之人士可做出各種修改及 變更。因此，本發明應以其次之申請專利範圍來衡量。 【圖式簡單說明】 圖1係表示本發明之半導體記憶裝置之實施型態之主要部 分構成例之電路圖。 圖2為於1晶胞記憶2位元（4值）之情況之非揮發性電阻變化 記憶元件之電阻值分佈圖。 圖3係表示本發明之半導體記憶裝置之程式動作及檢驗動 作之流程圖。 圖4係表示以往之N〇R型快閃記憶體之主要部分構成例之 電路圖。 圖5係表示於1晶胞記憶2位元（4值）之n〇Rs快閃記憶體之 $己憶胞電晶體之臨限值電壓分佈圖。 圖6係表示以往之N 〇 R型快閃記憶體之程式動作及檢驗動 作之流程圖。 【囷式代表符號說明】 2 11、21 12 13、 22 14、 23 15、 24 NOR型快閃記憶體 半導體記憶裝置 程式控制電路 字元線電壓產生電路 主陣列列解碼器 主晶胞 參考胞列解碼器 88746 23- 1229866 16、17 16A、17A、18A、19、 20A 、 20B 18

23A

23B 25

25A - 26A 25B 、 26B 26

ADD ADDref

COL

PROG RIO、Rll

RefA、RefB

RrefAl

RrefBl

RSA、RSB

S/A VRFY1 VRFY2

Vtmin、Vtmax 讀出負載 開關元件 程式電路 選擇電晶體 非揮發可變電阻元件 第一參考胞 參考選擇電晶體晶胞 參考電阻 第二參考胞 位址信號 參考胞位址信號 行選擇信號 程式執行信號 記憶狀態 參考胞 (參考用）下限設定電阻值 (參考用）上限設定電阻值 參考胞選擇信號 感測放大器 檢驗執行信號 檢驗判定信號 臨限值電壓 88746 -24-

Claims (1)

1229866 拾、申請專利範圍·· i —種半導體記憶裝置，其係具備·· -己隐胞，其係&藉由施加電應力而電阻值變化之非揮 發性電阻變化記憶元件及選擇電晶體所組成者；及 字元線電壓供給手段，其係供給字元線電壓給連接於 前述記憶胞之字元線者；且 前述字元線電壓供給手段對於前述記憶胞之程式動作 及檢驗前述記憶胞之程式狀態之檢驗動作相繼之2個動 作，供給連接於寫入對象之前述記憶胞之前述字元線相 同電壓之字元線電壓。 2·如申請專利範圍第丨項之半導體記憶裝置，其中 月’J述記憶胞係於列方向及行方向分別排列複數而構成 記憶胞陣列； 則述記憶胞陣列具有複數前述字元線及複數位元線； 前述字元線沿著列方向，共同連接於複數前述記憶 胞·， " 前述位元線沿著行方向，共同連接於複數前述記憶 胞。 3·如申請專利範圍第2項之半導體記憶裝置，其中 如述1己憶胞係以前述非揮發性電阻變化記憶元件及前 述選擇電晶體之串聯電路所構成； 前述字元線連接於前述選擇電晶體之閘極； 前述位元線連接於前述串聯電路之一方端。 4·如申請專利範圍第2項之半導體記憶裝置，其中 88746 1229866 如述檢驗動作係比較流入連接於按照輸入位址所選擇 之前述字元線及前述位元線之前述記憶胞，及參考胞之 電流值而執行。 5 ·如申請專利範圍第3項之半導體記憶裝置，其中 如述‘式動作係藉由施加於按照前述輸入位址所選擇 <前述字元線之前述字元線電壓，使寫入對象之前述記 憶胞内之前述選擇電晶體成為開啟狀態，經由按照前述 輸入位址所選擇之前述位元線，將程式脈衝施加於寫入 對象之前述記憶胞之前述非揮發性電阻變化記憶元件而 執行。 6·如申凊專利範圍第5項之半導體記憶裝置，其中 前述非揮發性電阻變化記憶元件藉由按照前述程式脈 衝<施加狀態而電阻狀態變化，可記憶多值資料。 7·:種半導體記憶裝置之控制方法，其係記載於中請專利 範圍第1至6項中任一項之半導體記憶裝置之控制方法，·且 、、按照位址輸入選擇連接於寫入對象之前述記憶胞之前 逑子το線’ f士於選擇之前述字元、線，設定前述字元線電 壓為檢驗电壓後，執行前述檢驗動作，不改變前述字元 、泉电壓而繼續進行前述程式動作。 8·如申請專觸圍第7項之半導體記憶裝置之控制方法， 不改變前述字元線電壓而繼續 進行前述程式動作後， 進行檢驗動作。 9. 種半導體記憶裝置之控制方法 其係記載於申請專利 88746 1229866 範圍第1至6項中任一項之半導體記憶裝置之控制方法；且 按照位址輸入選擇連接於寫入對象之前述記憶胞之前 述字元線，對於選擇之前述字元線，設定前述字元線電 壓為程式電壓後，執行前述程式動作，不改變前述字元 線電壓而繼續進行前述檢驗動作。 88746