JP7106495B2 - 入力回路 - Google Patents
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Description
以下に、第1実施形態に係る入力回路1について説明する。
図1は、第1実施形態に係る入力回路1の回路構成の一例を示している。図1に示すように、入力回路1は、例えば入力端子T1、電源端子T2、接地線GW、入力部10、電源供給部20、内部回路30、及び調整回路40を備えている。
以下に、第1実施形態に係る入力回路1の動作について説明する。尚、以下の説明において、参照符号のみが示される場合、その参照符号は当該参照符号に対応する構成要素の抵抗値に対応している。例えば、“R1”は、抵抗部R1の抵抗値に対応し、“Q1”は、トランジスタQ1のコレクタ及びエミッタ間の抵抗値、すなわちトランジスタQ1のオン抵抗に対応している。
VA=VIN*(R2+R5)/(R1+R2+R5)…(1)。
VA=VIN*(R2+Q1)/(R1+R2+Q1)…(2)。
VA=VIN*R2/(R1+R2)+Vth(Q1)…(3)。
以上で説明した第1実施形態に係る入力回路1に依れば、入力回路1の温度依存性を抑制すること出来る。以下に、比較例を用いて、第1実施形態に係る入力回路1の詳細な効果について説明する。
第2実施形態に係る入力回路1は、入力端子T1に過電圧が入力された場合に、入力回路1内の回路を保護するための回路を有している。以下に、第2実施形態に係る入力回路1について第1実施形態と異なる点を説明する。
図7は、第2実施形態に係る入力回路1の回路構成の一例を示している。図7に示すように、第2実施形態に係る入力回路1は、第1実施形態に係る入力回路1に対して保護回路50が追加された回路構成を有している。具体的には、保護回路50は、例えば抵抗部R6、ダイオードD2、抵抗部R7、及びトランジスタQ2を含んでいる。
第2実施形態に係る入力回路1において、入力電圧VINが入力閾値よりも低い場合の動作は、第1実施形態と同様である。簡潔に述べると、入力端子T1と接地線GWとの間の主要な電流経路が、例えば抵抗部R6、R1、R2及びR5を介した経路になり、ノードN1の電圧VAがトランジスタM1の閾値電圧Vth(M1)よりも低くなる。この場合、トランジスタM1はオフ状態を維持し、内部回路30はオフ状態を維持する。
入力回路1において、外部接続に使用される入力端子T1及び電源端子T2には、外的要因によって短絡したり、瞬間的な高電圧が印加されたりする状況が想定される。例えば、入力端子T1及び電源端子T2間が短絡した場合には、入力電圧VINよりも高電圧である電源電圧VDDが入力端子T1に印加されることになる。入力電圧VINによってゲート電圧が制御されるトランジスタM1は、電源電圧VDDのような高電圧が印加されると壊れるおそれがある。
第3実施形態に係る入力回路1は、入力端子T1及び電源端子T2に逆接続の電圧が印加された場合に、入力回路1内の回路を保護するための回路を有している。以下に、第3実施形態に係る入力回路1について第1及び第2実施形態と異なる点を説明する。
図10は、第3実施形態に係る入力回路1の回路構成の一例を示している。図10に示すように、第3実施形態に係る入力回路1は、第1実施形態係る入力回路1に対してトランジスタM3が追加された回路構成を有している。
第3実施形態に係る入力回路1において、入力端子T1に正電圧が印加される場合の動作は、第1実施形態と同様である。簡潔に述べると、入力端子T1に正電圧が印加された場合、ノードN7の電圧が“H”レベルになり、N型のトランジスタM3がオン状態になる。これにより、接地線GWとグランドとの間に電流経路が形成される。トランジスタM3は、入力電圧VINがトランジスタM3の閾値電圧Vth(M3)を超えた時点でオン状態になるため、第3実施形態に係る入力回路1は、第1実施形態で説明した動作に対して、トランジスタM3のドレイン-ソース間の寄生ダイオードの影響によりソース電圧が上昇した特性となる。一方で、ノードN1の電圧がトランジスタM1の閾値電圧Vth(M1)付近である場合におけるトランジスタM1のソース電圧は接地電圧とほぼ等しいため、第3実施形態に係る入力回路1の入力閾値は、第1実施形態とほぼ同等になる。
入力回路1において、外部接続に使用される入力端子T1及び電源端子T2には、機器が逆接続される状況が想定される。例えば、逆接続で入力端子T1及び電源端子T2に機器が接続された場合、入力端子T1及び電源端子T2とのそれぞれに大きな負電圧が印加される。このように入力端子T1及び電源端子T2とのそれぞれに負電圧が印加されると、入力回路1内の素子が壊れるおそれがある。
第4実施形態に係る入力回路1は、内部回路30がオンする入力閾値と内部回路30がオフする入力閾値との間をずらすための回路を有している。以下に、第4実施形態に係る入力回路1について第1~第3実施形態と異なる点を説明する。
図12は、第4実施形態に係る入力回路1の回路構成の一例を示している。図12に示すように、第4実施形態に係る入力回路1は、第1実施形態係る入力回路1に対してシュミットトリガ回路60が追加された回路構成を有している。具体的には、シュミットトリガ回路60は、例えば抵抗部R8、並びにトランジスタM4及びM5を含んでいる。
第4実施形態に係る入力回路1における入力閾値は、内部回路30をオンさせる場合とオフさせる場合とで異なっている。具体的には、第4実施形態において、内部回路30をオンさせる場合の入力閾値はトランジスタM1がオンする入力電圧VINに基づいて決定され、内部回路30をオフさせる場合の入力閾値はトランジスタM4がオフする入力電圧VINに基づいて決定される。まず、図13を用いて、内部回路30をオンさせる場合の動作の詳細について説明する。
Von=(Vth(M1)-Vth(Q1))*(R8+R1+R2)/R2+Vth(Q1)…(4)
Voff=(Vth(M4)-Vth(Q1))*(R8+R1+R2)/(R1+R2)+Vth(Q1)。…(5)
尚、上記数式(4)及び(5)では、Vth(M1)=Vth(M4)であるものと仮定している。第4実施形態に係る入力回路1では、Von及びVoffの差分、すなわち内部回路30をオンさせる場合の入力閾値と内部回路30をオフさせる場合の入力閾値との差分が、ヒステリシス幅となる。
以上のように、第4実施形態に係る入力回路1は、入力閾値の特性にヒステリシス幅を有している。これにより、入力電圧VINの揺らぎによって内部回路30がオン状態とオフ状態との間で不安定になることが抑制される。言い換えると、第4実施形態に係る入力回路1は、入力閾値付近におけるチャタリングを抑制することが出来る。従って、第4実施形態に係る入力回路1は、第1実施形態の効果に加えて、さらに動作安定性を向上させることが出来る。
実施形態の入力回路は、入力端子と、電源端子と、接地線と、内部回路と、入力部と、電源供給部と、第1回路と、を含む。接地線<例えば、図1の符号GW>は、グランドに接続される。内部回路<例えば、図1の符号30>は、接地線に接続される。入力部<例えば、図1の符号10>は、一端が入力端子に接続された第1抵抗部と、一端が第1抵抗部の他端に接続された第2抵抗部と、ゲートが第1抵抗部の他端に接続された第1トランジスタと、を含む。電源供給部<例えば、図1の符号20>は、一端が電源端子に接続された第3抵抗部と、一端が第3抵抗部の他端に接続され、他端が第1トランジスタの一端に接続された第4抵抗部と、ゲートが第3抵抗部の他端に接続され、一端が電源端子に接続され、他端が内部回路に接続された第2トランジスタと、を含む。第1回路<例えば、図1の符号40>は、一端が第2抵抗部の他端に接続され、他端が接地線に接続された第5抵抗部と、ゲート及び一端が第2抵抗部の他端に接続され、他端が接地線に接続された第3トランジスタと、を含む。これにより、入力回路の温度依存性を抑制することが出来る。
Claims (8)
- 入力端子と、
電源端子と、
グランドに接続された接地線と、
前記接地線に接続された内部回路と、
一端が前記入力端子に接続された第1抵抗部と、一端が前記第1抵抗部の他端に接続された第2抵抗部と、ゲートが前記第1抵抗部の前記他端に接続された第1トランジスタと、を含む入力部と、
一端が前記電源端子に接続された第3抵抗部と、一端が前記第3抵抗部の他端に接続され、他端が前記第1トランジスタの一端に接続された第4抵抗部と、ゲートが前記第3抵抗部の前記他端に接続され、一端が前記電源端子に接続され、他端が前記内部回路に接続された第2トランジスタと、を含む電源供給部と、
一端が前記第2抵抗部の他端に接続され、他端が前記接地線に接続された第5抵抗部と、ゲート及び一端が前記第2抵抗部の前記他端に接続され、他端が前記接地線に接続された第3トランジスタと、を含む第1回路と、
を備える、入力回路。 - 前記第1トランジスタは、N型のMOSトランジスタであり、
前記第3トランジスタは、NPN型のバイポーラトランジスタである、
請求項1に記載の入力回路。 - 前記第1トランジスタの閾値電圧は、前記第3トランジスタの閾値電圧よりも高い、
請求項1又は請求項2に記載の入力回路。 - 前記第3トランジスタのオン抵抗は、前記第5抵抗部の抵抗値よりも低い、
請求項1乃至請求項3のいずれか一項に記載の入力回路。 - 前記電源供給部は、アノードが前記第2トランジスタの前記ゲートに接続され、カソードが前記電源端子に接続された第1ツェナーダイオードをさらに含む、
請求項1乃至請求項4の何れか一項に記載の入力回路。 - カソードが前記入力端子と前記第1抵抗部との間に接続された第2ツェナーダイオードと、一端が前記第2ツェナーダイオードのアノードに接続され、他端が前記接地線に接続された第6抵抗部と、ゲート及び一端が前記第2ツェナーダイオードの前記アノード及びカソードにそれぞれに接続され、他端が前記接地線に接続された第4トランジスタと、を含む第2回路をさらに備える、
請求項1乃至請求項5の何れか一項に記載の入力回路。 - ゲートが前記入力端子と前記第1抵抗部との間に接続され、一端が前記接地線に接続され、他端が前記グランドに接続された第5トランジスタをさらに備え、
前記接地線と前記グランドとの間は、前記第5トランジスタを介して接続される、
請求項1乃至請求項6の何れか一項に記載の入力回路。 - 前記入力端子と前記第1抵抗部の前記一端との間に接続された第7抵抗部と、ゲートが前記第1抵抗部の前記一端に接続され、一端が前記第4抵抗部の前記他端に接続された第6トランジスタと、ゲートが前記内部回路に接続され、一端が前記第6トランジスタの他端に接続され、他端が前記接地線に接続された第7トランジスタと、を含む第3回路をさらに備え、
前記内部回路は、前記第2トランジスタから電源が供給されていない場合に前記第7トランジスタをオフ状態に制御し、前記第2トランジスタから電源が供給されている場合に、前記第7トランジスタをオン状態に制御する、
請求項1乃至請求項7の何れか一項に記載の入力回路。
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