JPH10302498A - 半導体メモリーのテスト方法およびその装置 - Google Patents
半導体メモリーのテスト方法およびその装置Info
- Publication number
- JPH10302498A JPH10302498A JP11886797A JP11886797A JPH10302498A JP H10302498 A JPH10302498 A JP H10302498A JP 11886797 A JP11886797 A JP 11886797A JP 11886797 A JP11886797 A JP 11886797A JP H10302498 A JPH10302498 A JP H10302498A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory transistor
- semiconductor memory
- memory
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＥＰＲＯＭのテスト時間を短縮する。
【構成】 ビットライン電位測定回路１０を、半導体メ
モリー装置の各メモリートランジスタのドレインに接続
されたビットライン配線１２に接続し、全ビットライン
ＢＬ１〜ＢＬ６に同時に所定の電圧を印加し、またメモ
リートランジスタが選択されないように全ワードライン
ＷＬ１〜ＷＬ４を低電圧に保ち、そのときのビットライ
ンＢＬ１〜ＢＬ６の電圧をビットライン電位測定回路１
０によって測定する。
モリー装置の各メモリートランジスタのドレインに接続
されたビットライン配線１２に接続し、全ビットライン
ＢＬ１〜ＢＬ６に同時に所定の電圧を印加し、またメモ
リートランジスタが選択されないように全ワードライン
ＷＬ１〜ＷＬ４を低電圧に保ち、そのときのビットライ
ンＢＬ１〜ＢＬ６の電圧をビットライン電位測定回路１
０によって測定する。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートをもつメモリートランジスタを備えたＥＰＲＯＭや
ＥＥＰＲＯＭなどの不揮発性半導体メモリー装置とその
テスト方法に関するものである。
ートをもつメモリートランジスタを備えたＥＰＲＯＭや
ＥＥＰＲＯＭなどの不揮発性半導体メモリー装置とその
テスト方法に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭのテストは読み出しに関する
テストと書き込みに関するテストの２つが行なわれ、そ
のうち書き込みに関するテストが全体のテスト時間の大
半を占めているのが現状である。
テストと書き込みに関するテストの２つが行なわれ、そ
のうち書き込みに関するテストが全体のテスト時間の大
半を占めているのが現状である。
【０００３】図１は、従来のＥＰＲＯＭの回路構成例で
ある。図において、Ｍ１１〜Ｍ４６は、フローティング
ゲートを有し、マトリクス状に配置されたメモリートラ
ンジスタであり、各行毎のメモリートランジスタのコン
トロールゲートにはそれぞれワードラインＷＬ１〜ＷＬ
４が接続され、各列毎のメモリートランジスターのドレ
インにはそれぞれビットラインＢＬ１〜ＢＬ６が接続さ
れている。すなわち、各ビットラインＢＬ１〜ＢＬ６に
は複数個のメモリートランジスタが接続されている。ま
た、各ビットラインＢＬ１〜ＢＬ６は選択トランジスタ
ＳＧ１〜ＳＧ６を介してセンスアンプまたは書き込み回
路につながっている。また、各メモリートランジスタの
ソースは共通ソースに接続され、共通ソースを介して接
地されている。
ある。図において、Ｍ１１〜Ｍ４６は、フローティング
ゲートを有し、マトリクス状に配置されたメモリートラ
ンジスタであり、各行毎のメモリートランジスタのコン
トロールゲートにはそれぞれワードラインＷＬ１〜ＷＬ
４が接続され、各列毎のメモリートランジスターのドレ
インにはそれぞれビットラインＢＬ１〜ＢＬ６が接続さ
れている。すなわち、各ビットラインＢＬ１〜ＢＬ６に
は複数個のメモリートランジスタが接続されている。ま
た、各ビットラインＢＬ１〜ＢＬ６は選択トランジスタ
ＳＧ１〜ＳＧ６を介してセンスアンプまたは書き込み回
路につながっている。また、各メモリートランジスタの
ソースは共通ソースに接続され、共通ソースを介して接
地されている。
【０００４】次に動作について説明する。例えば、メモ
リートランジスタＭ１１に情報を書き込む場合を考え
る。メモリートランジスタＭ１１のみを選択するため
に、図示しないローデコーダによってワードラインＷＬ
１のみを選択し、メモリートランジスタＭ１１のコント
ロールゲート（ワードラインＷＬ１）に高電圧を加え
る。このとき、ワードラインＷＬ２〜ＷＬ４は低電圧で
ある。同時に、図示しないカラムデコーダによって選択
トランジスタＳＧ１をオンにすることによって、ビット
ラインＢＬ１を選択し、そのビットラインＢＬ１につな
がるメモリートランジスタＭ１１、Ｍ２１、Ｍ３１、Ｍ
４１のドレイン電極（ビットラインＢＬ１）に高電圧を
加える。このとき、他の選択トランジスタＳＧ２〜ＳＧ
４はオフとなっていて、ビットラインＢＬ２〜ＢＬ４は
低電圧である。このような状態にするとメモリートラン
ジスタＭ１１のみが選択され、メモリートランジスタＭ
１１のドレイン電極のピンチオフ領域において発生した
ホットエレクトロンがメモリートランジスタＭ１１のフ
ローティングゲートに注入され、書き込みが行なわれ
る。
リートランジスタＭ１１に情報を書き込む場合を考え
る。メモリートランジスタＭ１１のみを選択するため
に、図示しないローデコーダによってワードラインＷＬ
１のみを選択し、メモリートランジスタＭ１１のコント
ロールゲート（ワードラインＷＬ１）に高電圧を加え
る。このとき、ワードラインＷＬ２〜ＷＬ４は低電圧で
ある。同時に、図示しないカラムデコーダによって選択
トランジスタＳＧ１をオンにすることによって、ビット
ラインＢＬ１を選択し、そのビットラインＢＬ１につな
がるメモリートランジスタＭ１１、Ｍ２１、Ｍ３１、Ｍ
４１のドレイン電極（ビットラインＢＬ１）に高電圧を
加える。このとき、他の選択トランジスタＳＧ２〜ＳＧ
４はオフとなっていて、ビットラインＢＬ２〜ＢＬ４は
低電圧である。このような状態にするとメモリートラン
ジスタＭ１１のみが選択され、メモリートランジスタＭ
１１のドレイン電極のピンチオフ領域において発生した
ホットエレクトロンがメモリートランジスタＭ１１のフ
ローティングゲートに注入され、書き込みが行なわれ
る。
【０００５】次に選択メモリートランジスタと同一ビッ
トライン上の非選択メモリートランジスタに意図しない
リーク電流が流れ、書き込み不良が生じた場合を考え
る。図１において、メモリートランジスタＭ１１を選択
したとき、例えば非選択メモリートランジスタＭ４１に
リーク電流が流れたとする。リーク電流が流れることで
ビットラインＢＬ１の電位が下がり、選択メモリートラ
ンジスタＭ１１への書き込みが起こりにくくなる。すな
わち、書き込みテストの際、非選択メモリートランジス
タに意図しないリーク電流が流れてしまうと、非選択メ
モリートランジスタと同一ビットライン上にある選択メ
モリートランジスタへの書き込みが正しく行われないこ
とがある。
トライン上の非選択メモリートランジスタに意図しない
リーク電流が流れ、書き込み不良が生じた場合を考え
る。図１において、メモリートランジスタＭ１１を選択
したとき、例えば非選択メモリートランジスタＭ４１に
リーク電流が流れたとする。リーク電流が流れることで
ビットラインＢＬ１の電位が下がり、選択メモリートラ
ンジスタＭ１１への書き込みが起こりにくくなる。すな
わち、書き込みテストの際、非選択メモリートランジス
タに意図しないリーク電流が流れてしまうと、非選択メ
モリートランジスタと同一ビットライン上にある選択メ
モリートランジスタへの書き込みが正しく行われないこ
とがある。
【０００６】従来の書き込みテストのフローチャートを
図２に示す。書き込みテストを実施し判定を行う
（）。選択メモリートランジスタに書き込みが実施さ
れなかった場合、追加書き込みループ（）が働き、書
き込みを繰り返す。設定された最大回数以内で書き込み
ができたメモリートランジスタは良品、最大回数の書き
込みを繰り返しても書き込みができなかったメモリート
ランジスタは不良品として処理される。
図２に示す。書き込みテストを実施し判定を行う
（）。選択メモリートランジスタに書き込みが実施さ
れなかった場合、追加書き込みループ（）が働き、書
き込みを繰り返す。設定された最大回数以内で書き込み
ができたメモリートランジスタは良品、最大回数の書き
込みを繰り返しても書き込みができなかったメモリート
ランジスタは不良品として処理される。
【０００７】
【発明が解決しようとする課題】ＮＯＲ型が主流のＥＰ
ＲＯＭの書き込み方式は、ほとんどがチャネルホットエ
レクトロン注入方式である。この方式では、１ビット当
りの書き込み時間が数十マイクロ秒から数ミリ秒と大き
い上に、電子の注入効率が悪く大電流が必要なために並
列同時書き込みのビット数が制限される。さらに書き込
み効率の若干劣るビットを救済するために追加書き込み
を行なうのが普通であり、このことも書き込みテストに
要する時間を増大させている。
ＲＯＭの書き込み方式は、ほとんどがチャネルホットエ
レクトロン注入方式である。この方式では、１ビット当
りの書き込み時間が数十マイクロ秒から数ミリ秒と大き
い上に、電子の注入効率が悪く大電流が必要なために並
列同時書き込みのビット数が制限される。さらに書き込
み効率の若干劣るビットを救済するために追加書き込み
を行なうのが普通であり、このことも書き込みテストに
要する時間を増大させている。
【０００８】このような事情により、全ビット書き込み
が正常に行なわれることを確認する１００％書き込みテ
ストではメガビット級の集積度で約１０秒程度の時間が
かかるのが現状となっている。テスト時間の増大はその
まま製品コストの上昇につながるので大きな問題になっ
ている。本発明は、不揮発性メモリー、特にＥＰＲＯＭ
のテスト時間の短縮化を目的とするものである。
が正常に行なわれることを確認する１００％書き込みテ
ストではメガビット級の集積度で約１０秒程度の時間が
かかるのが現状となっている。テスト時間の増大はその
まま製品コストの上昇につながるので大きな問題になっ
ている。本発明は、不揮発性メモリー、特にＥＰＲＯＭ
のテスト時間の短縮化を目的とするものである。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために、本発明は、メモリートランジスタへの書き込
み動作を行なう前に、各メモリートランジスタのドレイ
ンに接続されたビットライン配線に所定の電圧を印加
し、その時のビットライン電圧を測定し、その値が予め
定められた基準値以下であれば書き込み動作を実施する
ことなくそのチップを書き込み不良と判断するようにし
たテスト方法である。また、本発明のメモリー装置は、
上記のテスト方法を実行するために、各メモリートラン
ジスタのドレインに接続されたビットライン配線にテス
トモード時にビットライン電位を測定するビットライン
電位測定回路を備えたものである。
るために、本発明は、メモリートランジスタへの書き込
み動作を行なう前に、各メモリートランジスタのドレイ
ンに接続されたビットライン配線に所定の電圧を印加
し、その時のビットライン電圧を測定し、その値が予め
定められた基準値以下であれば書き込み動作を実施する
ことなくそのチップを書き込み不良と判断するようにし
たテスト方法である。また、本発明のメモリー装置は、
上記のテスト方法を実行するために、各メモリートラン
ジスタのドレインに接続されたビットライン配線にテス
トモード時にビットライン電位を測定するビットライン
電位測定回路を備えたものである。
【００１０】本発明においては、書き込みテストを実施
する前にビットラインに所定の電圧を印加し、ビットラ
イン電位測定回路を用いてビットライン電位を測定し、
その結果を用いることによって書き込み不良のチップを
スクリーニングする。ビットライン電位測定回路は、こ
のテストを行なうためにのみ使用する専用の回路であ
り、チップにそのような専用回路を設けておく。しか
し、ビットライン電位測定回路として専用の回路を設け
ていない場合であっても、センスアンプを用いて同じテ
スト方法を実施することもできる。したがって、本発明
のテスト方法は、そのような専用のビットライン電位測
定回路を備えていないチップにも適用されるものであ
る。
する前にビットラインに所定の電圧を印加し、ビットラ
イン電位測定回路を用いてビットライン電位を測定し、
その結果を用いることによって書き込み不良のチップを
スクリーニングする。ビットライン電位測定回路は、こ
のテストを行なうためにのみ使用する専用の回路であ
り、チップにそのような専用回路を設けておく。しか
し、ビットライン電位測定回路として専用の回路を設け
ていない場合であっても、センスアンプを用いて同じテ
スト方法を実施することもできる。したがって、本発明
のテスト方法は、そのような専用のビットライン電位測
定回路を備えていないチップにも適用されるものであ
る。
【００１１】
【実施例】図３に本発明の一実施例を示す。尚、図１と
同じ部分には同一符号を付す。この実施例は、ＥＰＲＯ
Ｍの回路構成例であり、ビットライン電位測定回路以外
は図１と同様の構成よりなっている。ビットライン電位
測定回路１０は、各メモリートランジスタのドレインに
選択トランジスタＳＧ１〜ＳＧ６を介して接続されたビ
ットライン配線１２に接続されている。ビットライン電
位測定回路１０はテストモード時のみに動作するように
なっている。
同じ部分には同一符号を付す。この実施例は、ＥＰＲＯ
Ｍの回路構成例であり、ビットライン電位測定回路以外
は図１と同様の構成よりなっている。ビットライン電位
測定回路１０は、各メモリートランジスタのドレインに
選択トランジスタＳＧ１〜ＳＧ６を介して接続されたビ
ットライン配線１２に接続されている。ビットライン電
位測定回路１０はテストモード時のみに動作するように
なっている。
【００１２】次に動作について説明する。メモリートラ
ンジスタに書き込み動作を行なう前に、メモリートラン
ジスタが選択されないように、ワードラインＷＬ１〜Ｗ
Ｌ４は低電圧に保っておき、全ての選択トランジスタＳ
Ｇ１〜ＳＧ６をオンとして全てのビットラインＢＬ１〜
ＢＬ６に所定の電圧を印加し、その時のビットライン電
位をビットライン電位測定回路１０によって測定する。
このときの電圧値は書き込み電圧Ｖｐｐ（例えばＳ／Ｄ
耐圧を６Ｖとすると５Ｖ程度）を用いると、新たに電圧
を設定する手間が省けるので実現が容易である。また、
判定を行うための基準値は、印加した電圧以下にする必
要があり、例えば３Ｖ程度がよい。チップ上の全てのメ
モリートランジスタが正常であるならば、印加した電圧
と基準値の電圧との間の電圧がビットライン電位測定回
路１０により測定される。
ンジスタに書き込み動作を行なう前に、メモリートラン
ジスタが選択されないように、ワードラインＷＬ１〜Ｗ
Ｌ４は低電圧に保っておき、全ての選択トランジスタＳ
Ｇ１〜ＳＧ６をオンとして全てのビットラインＢＬ１〜
ＢＬ６に所定の電圧を印加し、その時のビットライン電
位をビットライン電位測定回路１０によって測定する。
このときの電圧値は書き込み電圧Ｖｐｐ（例えばＳ／Ｄ
耐圧を６Ｖとすると５Ｖ程度）を用いると、新たに電圧
を設定する手間が省けるので実現が容易である。また、
判定を行うための基準値は、印加した電圧以下にする必
要があり、例えば３Ｖ程度がよい。チップ上の全てのメ
モリートランジスタが正常であるならば、印加した電圧
と基準値の電圧との間の電圧がビットライン電位測定回
路１０により測定される。
【００１３】次にビットラインに所定の電圧を印加した
際に、意図しないリーク電流が流れた場合を考える。図
３に示すように、メモリートランジスタＭ４１が不良ト
ランジスタのために、リーク電流が流れたとする。この
ときビットラインＢＬ１〜ＢＬ６には所定の電圧（５
Ｖ）を印加しており、またメモリートランジスタが選択
されないように、ワードラインＷＬ１〜ＷＬ４を低電圧
に保っている。リーク電流が流れたためにビットライン
ＢＬ１の電位が低下し、ゆえにビットライン全体の電位
も低下する。このときの電位をビットライン電位測定回
路１０によって測定し、電位が予め定められた基準値以
下であれば書き込みテストを実施することなく、このチ
ップを書き込み不良と判定する。
際に、意図しないリーク電流が流れた場合を考える。図
３に示すように、メモリートランジスタＭ４１が不良ト
ランジスタのために、リーク電流が流れたとする。この
ときビットラインＢＬ１〜ＢＬ６には所定の電圧（５
Ｖ）を印加しており、またメモリートランジスタが選択
されないように、ワードラインＷＬ１〜ＷＬ４を低電圧
に保っている。リーク電流が流れたためにビットライン
ＢＬ１の電位が低下し、ゆえにビットライン全体の電位
も低下する。このときの電位をビットライン電位測定回
路１０によって測定し、電位が予め定められた基準値以
下であれば書き込みテストを実施することなく、このチ
ップを書き込み不良と判定する。
【００１４】本発明のテストフローチャートを図４に示
す。書き込みテスト（）を行う前に全ビットラインに
同時に所定の電圧を印加し、ビットライン電位測定回路
１０によってビットライン電位の測定を実施し、チップ
が良品か不良品かの判定を行う（）。測定値が基準値
以下の場合は不良品と判定され、書き込みテストを実施
しない。測定値が基準値を上回る場合は正常と判定して
書き込みテストを実施する。書き込みテストにより、さ
らにメモリートランジスタの良品と不良品の判別を行
う。
す。書き込みテスト（）を行う前に全ビットラインに
同時に所定の電圧を印加し、ビットライン電位測定回路
１０によってビットライン電位の測定を実施し、チップ
が良品か不良品かの判定を行う（）。測定値が基準値
以下の場合は不良品と判定され、書き込みテストを実施
しない。測定値が基準値を上回る場合は正常と判定して
書き込みテストを実施する。書き込みテストにより、さ
らにメモリートランジスタの良品と不良品の判別を行
う。
【００１５】
【発明の効果】書き込みテストを実施する前にビットラ
インに所定の電圧を印加し、ビットライン電位測定回路
によりビットラインの電位の測定を実施することによっ
て、書き込みテストを実施することなく書き込み不良チ
ップの検出ができる。ビットライン電位測定を実施する
ことで、書き込みテスト時に追加書き込みループに入る
確率が減少し、書き込みテストの判定による不良品も減
少する。また、ビットライン電位の測定は数ナノ秒程度
で可能であるので書き込み不良を従来より迅速に検出す
ることができる。このような結果、テスト時間の短縮化
が可能となりコストダウンができる。
インに所定の電圧を印加し、ビットライン電位測定回路
によりビットラインの電位の測定を実施することによっ
て、書き込みテストを実施することなく書き込み不良チ
ップの検出ができる。ビットライン電位測定を実施する
ことで、書き込みテスト時に追加書き込みループに入る
確率が減少し、書き込みテストの判定による不良品も減
少する。また、ビットライン電位の測定は数ナノ秒程度
で可能であるので書き込み不良を従来より迅速に検出す
ることができる。このような結果、テスト時間の短縮化
が可能となりコストダウンができる。
【図１】従来のＥＰＲＯＭの回路構成例である。
【図２】従来の書き込みテストのフローチャートであ
る。
る。
【図３】一実施例のＥＰＲＯＭの回路構成例である。
【図４】一実施例のビットライン電位測定および書き込
みテストのフローチャートである。
みテストのフローチャートである。
Ｍ１１〜Ｍ４６ メモリートランジスタ ＢＬ１〜ＢＬ６ ビットライン ＷＬ１〜ＷＬ４ ワードライン ＳＧ１〜ＳＧ６ 選択トランジスタ
Claims (2)
- 【請求項１】 複数行、複数列にマトリクス状に配置さ
れ、フローティングゲートを持つ複数のメモリートラン
ジスタを備えた不揮発性半導体メモリー装置のテスト方
法において、 メモリートランジスタへの書き込み動作を行なう前に、
各メモリートランジスタのドレインに接続されたビット
ライン配線に所定の電圧を印加し、その時のビットライ
ン電圧を測定し、その値が予め定められた基準値以下で
あれば書き込み動作を実施することなくそのチップを書
き込み不良と判断することを特徴とする不揮発性半導体
メモリーのテスト方法。 - 【請求項２】 複数行、複数列にマトリクス状に配置さ
れ、フローティングゲートを持つ複数のメモリートラン
ジスタを備えた不揮発性半導体メモリー装置において、 各メモリートランジスタのドレインに接続されたビット
ライン配線にテストモード時にビットライン電位を測定
するビットライン電位測定回路を備えたことを特徴とす
る不揮発性半導体メモリー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11886797A JPH10302498A (ja) | 1997-04-21 | 1997-04-21 | 半導体メモリーのテスト方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11886797A JPH10302498A (ja) | 1997-04-21 | 1997-04-21 | 半導体メモリーのテスト方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302498A true JPH10302498A (ja) | 1998-11-13 |
Family
ID=14747095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11886797A Pending JPH10302498A (ja) | 1997-04-21 | 1997-04-21 | 半導体メモリーのテスト方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10302498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075839B2 (en) | 2003-04-17 | 2006-07-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205699A (ja) * | 1990-01-05 | 1991-09-09 | Sharp Corp | 半導体記憶装置 |
| JPH0684387A (ja) * | 1992-09-02 | 1994-03-25 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07201199A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 半導体集積回路 |
-
1997
- 1997-04-21 JP JP11886797A patent/JPH10302498A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205699A (ja) * | 1990-01-05 | 1991-09-09 | Sharp Corp | 半導体記憶装置 |
| JPH0684387A (ja) * | 1992-09-02 | 1994-03-25 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07201199A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075839B2 (en) | 2003-04-17 | 2006-07-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4779272A (en) | Testable variable-threshold non-volatile semiconductor memory | |
| US7248516B2 (en) | Data compression read mode for memory testing | |
| US4999813A (en) | Nonvolatile semiconductor memory having a stress test circuit | |
| US4956816A (en) | Non-volatile semiconductor memory having improved testing circuitry | |
| KR100491912B1 (ko) | 불휘발성 반도체 메모리 | |
| JP2004178724A (ja) | 不揮発性半導体記憶装置及び行線短絡不良検出方法 | |
| KR100457367B1 (ko) | 불휘발성 반도체 기억 장치 및 그 불량 구제 방법 | |
| US4905194A (en) | Semiconductor memory device with a circuit for analyzing defects in word-lines | |
| US6031772A (en) | Semiconductor memory device having floating gate transistors | |
| US6515910B1 (en) | Bit-by-bit Vt-correction operation for nonvolatile semiconductor one-transistor cell, nor-type flash EEPROM | |
| US6480432B1 (en) | Flash memory device having mask ROM cells for self-test | |
| KR0145164B1 (ko) | 워드선 용장 비휘발성 반도체 메모리 | |
| US20050213363A1 (en) | Non-volatile memory device and inspection method for non-volatile memory device | |
| US6845043B2 (en) | Method of verifying a semiconductor integrated circuit apparatus, which can sufficiently evaluate a reliability of a non-destructive fuse module after it is assembled | |
| US6707733B2 (en) | Semiconductor memory device | |
| JPH11120794A (ja) | 半導体記憶装置 | |
| US20020110028A1 (en) | Apparatus and method for refreshing a flash memory unit | |
| JPH10302498A (ja) | 半導体メモリーのテスト方法およびその装置 | |
| JPH10125100A (ja) | 不揮発性半導体メモリ | |
| JP4209598B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH03237699A (ja) | 半導体記憶装置 | |
| JPH06163856A (ja) | 一括消去型不揮発性半導体記憶装置およびその試験方法 | |
| JP2843216B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH10199299A (ja) | 不揮発性半導体記憶装置 | |
| JP2004022013A (ja) | 不揮発性記憶装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060925 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070411 |